JP5738739B2 - 固体撮像装置 - Google Patents
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Description
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まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る固体撮像装置の構成を示している。図1に示す固体撮像装置は、単位画素1を有する画素アレイ2(画素部)、垂直走査回路3、アナログ回路4(アナログ回路41、アナログ回路42、アナログ回路43、アナログ回路44、アナログ回路45、アナログ回路46)、参照信号生成回路5、A/D変換回路6、クロック生成部7、エンコーダ回路8、水平走査回路9、および制御回路10で構成される。
次に、本発明の第2の実施形態を説明する。図7は、本実施形態に係るA/D変換回路6のラッチ回路L_7(ラッチ回路L_7a)の構成を示している。本実施形態では、A/D変換回路6を構成するラッチ回路L_7aの構成以外は、第1の実施形態と同様であるので説明を省略する。
次に、本発明の第3の実施形態を説明する。図10は、本実施形態に係るA/D変換回路6のラッチ回路L_7(ラッチ回路L_7b)の構成を示している。本実施形態では、A/D変換回路6を構成するラッチ回路L_7bの構成以外は、第1の実施形態と同様であるので説明を省略する。
次に、本発明の第4の実施形態を説明する。図11は、本実施形態に係るA/D変換回路6のラッチ回路L_7(ラッチ回路L_7c)の構成を示している。本実施形態では、A/D変換回路6を構成するラッチ回路L_7cの構成以外は、第2の実施形態と同様であるので説明を省略する。
次に、本発明の第5の実施形態を説明する。図12は、本実施形態に係るA/D変換回路6(A/D変換回路6a)の構成を示している。本実施形態では、A/D変換回路6aの構成以外は、第1の実施形態と同様であるので説明を省略する。
次に、本発明の第6の実施形態を説明する。図14は、本実施形態に係るA/D変換回路6のラッチ回路L_7(ラッチ回路L_7d)の構成を示している。本実施形態では、A/D変換回路6を構成するラッチ回路L_7dとカウンタ回路64の構成以外は、第1の実施形態と同様であるので説明を省略する。
Claims (9)
- 入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された画素部と、
入力信号を遅延させて出力する複数の遅延ユニットを有する遅延部と、
前記複数の遅延ユニットのいずれかから出力されるクロックに基づいてカウントを行い、カウント結果をラッチするカウント部と、
前記入力信号が前記複数の遅延ユニットを通過する数が前記画素信号のレベルに応じた数になるタイミングで制御信号を出力するラッチ制御部と、
前記複数の遅延ユニットのいずれかの出力信号の論理状態をラッチするラッチ部と、
を有し、
前記ラッチ部は、
前記複数の遅延ユニットのいずれかに接続され、前記複数の遅延ユニットのいずれかの出力信号に対して論理演算を行う第1の論理ゲートと、
前記制御信号が出力される制御信号出力タイミングまでは停止しており、該制御信号出力タイミングの後は前記第1の論理ゲートの出力信号に対して論理演算を行い、該論理演算の結果を前記第1の論理ゲートに出力する第2の論理ゲートと、
前記第1の論理ゲートの入力端子または出力端子と前記カウント部を接続する信号出力線と、
前記制御信号出力タイミングまでは前記複数の遅延ユニットのいずれかの出力信号を、前記信号出力線を介して前記カウント部に出力し、前記制御信号出力タイミングから所定時間が経過した後のラッチタイミングで前記複数の遅延ユニットのいずれかの出力信号の論理状態を前記第1の論理ゲートおよび前記第2の論理ゲートがラッチするように接続の切替を行う切替回路と、
を有し、
前記遅延部、前記カウント部、前記ラッチ制御部、前記ラッチ部は、前記画素部を構成する前記画素の1列または複数列毎に配置されている、
ことを特徴とする固体撮像装置。 - 前記第1の論理ゲートはNAND回路で構成され、前記制御信号出力タイミングまでは停止しており、
前記第2の論理ゲートはインバータ回路で構成され、
前記信号出力線は前記第1の論理ゲートの入力端子に接続されている、
ことを特徴とする請求項1に記載の固体撮像装置。 - 前記第1の論理ゲートはインバータ回路で構成され、
前記第2の論理ゲートはNAND回路で構成され、
前記信号出力線は前記第1の論理ゲートの出力端子に接続されている、
ことを特徴とする請求項1に記載の固体撮像装置。 - 前記第1の論理ゲートはNOR回路で構成され、前記制御信号出力タイミングまでは停止しており、
前記第2の論理ゲートはインバータ回路で構成され、
前記信号出力線は前記第1の論理ゲートの入力端子に接続されている、
ことを特徴とする請求項1に記載の固体撮像装置。 - 前記第1の論理ゲートはインバータ回路で構成され、
前記第2の論理ゲートはNOR回路で構成され、
前記信号出力線は前記第1の論理ゲートの出力端子に接続されている、
ことを特徴とする請求項1に記載の固体撮像装置。 - 前記切替回路は、
一端が前記ラッチ部の入力端子に接続され、他端が前記第1の論理ゲートの入力端子に接続された第1のスイッチと、
一端が前記第1の論理ゲートの入力端子に接続され、他端が前記第2の論理ゲートの出力端子に接続された第2のスイッチと、
を有することを特徴とする請求項1〜請求項5のいずれか一項に記載の固体撮像装置。 - 前記切替回路は、前記第1のスイッチが前記ラッチ部の入力端子と前記第1の論理ゲートの入力端子との間を開放してから所定時間が経過した後に、前記第2のスイッチが前記第1の論理ゲートの入力端子と前記第2の論理ゲートの出力端子との間を接続するように前記第2のスイッチを制御するスイッチ制御回路をさらに有することを特徴とする請求項6に記載の固体撮像装置。
- 前記ラッチ部の出力端子と前記カウント部の入力端子との間に、ヒステリシス特性を持つバッファを有することを特徴とする請求項1〜請求項7のいずれか一項に記載の固体撮像装置。
- 前記インバータ回路はヒステリシス特性を持つことを特徴とする請求項3または請求項5に記載の固体撮像装置。
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