CN116794962A - 一种大动态测量范围高分辨率多用途时间数字转换器电路 - Google Patents

一种大动态测量范围高分辨率多用途时间数字转换器电路 Download PDF

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CN116794962A CN202210920968.0A CN202210920968A CN116794962A CN 116794962 A CN116794962 A CN 116794962A CN 202210920968 A CN202210920968 A CN 202210920968A CN 116794962 A CN116794962 A CN 116794962A
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刘晨
刘明明
赵宏宇
王化方
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    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]

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Abstract

本发明公开了一种大动态测量范围高分辨率多用途时间数字转换器电路，其包括控制信号产生模块、第一频率合成器FS1、细时间数字转换器模块、粗时间数字转换器模块、参考时钟计数器模块以及数据处理校准模块。参考时钟计数器模块中的高段插值器用于扩展最大测量动态范围，其量化单位为一个参考时钟周期；粗时间数字转换器模块中的中段插值器对不足一个参考时钟周期，但又大于一个中段插值器中基本延时单元时长的时间进行粗量化；细时间数字转换器模块中的低段插值器则对不足一个中段插值器中基本延时单元时长的时间进行细量化，以实现高测量分辨率。

Description

一种大动态测量范围高分辨率多用途时间数字转换器电路
技术领域
本发明涉及数模混合集成电路领域，具体是涉及一种大动态测量范围高分辨率多用途时间数字转换器电路。
背景技术
光信号在无法通过物理接触和传统方法进行距离测量的地方发挥着重要作用。基于飞行时间的时间测量技术在高能物理、医学影像、射频信号相位差检测、流量监测等领域有着十分重要的作用，这其中就需要用到时间数字转换器(TDC)。高精度时间数字转换器是一种分辨率可达到皮秒级的高精密时间测量仪，具有高分辨率、低功耗、低延时等优点，可广泛应用于以上场景。
传统的TDC中多采用模拟方法，需要模数转换，而模拟电路往往具有较大的功耗，且对漏电流比较敏感，且其性能随供电电压的降低而下降，而这些对于数字电路的影响是远远小于模拟电路的。在激光测距应用场景中，由于物体表面的反射率和物体的方向，测量精度会有所降低，且动态测量范围也有所不足。
一种现有的三段式高精度时间数字转换器结构如图1所示，开始信号Start输入至初相调整电路，可实现Start信号与外部输入时钟CLK上升沿之间的同步；线性反馈移位寄存器可根据停止信号Stop和同步后的开始信号Start，通过外部输入时钟对待测时间进行计数式高段位量化；双环延迟锁相环分别提供采用抽头延迟线法进行中段位量化的延迟单元时间和采用差分延迟法进行低段位量化的差分延迟单元时间；边沿检测电路可检测Stop信号并将其作为低段位量化的起始时刻输入至环形游标型时间数字转换单元，该模块对中段量化残余进行低段量化。三段量化数据送入译码单元进行译码，然后通过数据读出单元将三段量化值顺序串联拼接后输出时间数字转换结果。该架构TDC通常需要高频参考时钟，难以实现较大的测量范围。
另一种现有的三段式高精度时间数字转换器结构如图2所示，该结构与上述结构相比，高段位量化方法相同，只不过中段位和低段位量化都采用环形振荡式TDC，两位二进制同步计数器将中段位量化值输入直接译码锁存电路，串行数据输出电路将三段量化值按顺序串行输出。该结构由于低段位量化采用的是环形振荡式TDC，难以实现较高的测量分辨率。
发明内容
针对现有技术的不足，本发明公开了一种大动态测量范围高分辨率多用途时间数字转换器电路，以解决上述技术中的问题。
为实现上述目的，本发明包括：控制信号产生模块1、第一频率合成器FS12、细时间数字转换器模块3、粗时间数字转换器模块4、参考时钟计数器模块5、数据处理校准模块6；
所述控制信号产生模块1用来产生电路正常工作所需的控制信号，其有两个输入端和一个输出端，第一输入端连接开始信号Start，第二输入端连接停止信号Stop；输出端输出使能信号en1并同时连接至细时间数字转换器模块3和粗时间数字转换器模块4；
所述第一频率合成器FS12有一个输入端和一个输出端，输入端连接外部输入参考时钟Ref_clk，输出端输出第二控制信号Vctr2并连接至细时间数字转换器模块3；
所述细时间数字转换器模块3主要完成时间数字转换的低段位量化，有四个输入端和一个输出端，第一输入端连接控制信号产生模块1输出的使能信号en1，第二输入端连接第一频率合成器FS12输出的第二控制信号Vctr2，第三输入端连接粗时间数字转换器模块4输出的第一控制信号Vctr1，第四输入端连接粗时间数字转换器模块4输出的使能信号en2；输出端输出低段位量化结果D1并连接至数据处理校准模块6；
所述粗时间数字转换器模块4主要完成时间数字转换的中段位量化，有三个输入端和三个输出端，第一输入端连接控制信号产生模块1输出的使能信号en1，第二输入端连接外部输入参考时钟Ref_clk，第三输入端连接参考时钟计数器模块5输出的禁能信号disen2；第一输出端输出第一控制信号Vctr1并连接至细时间数字转换器模块3，第二输出端输出使能信号en2并连接至细时间数字转换器模块3和参考时钟计数器模块5，第三输出端输出中段位量化结果D2并连接至数据处理校准模块6；
所述参考时钟计数器模块5有两个输入端和两个输出端，第一输入端连接粗时间数字转换器模块4输出的使能信号en2，第二输入端连接外部输入参考时钟Ref_clk；第一输出端输出禁能信号disen2并连接至粗时间数字转换器模块4，第二输出端输出高段位量化结果D3并连接至数据处理校准模块6；
所述数据处理校准模块6主要用来完成最终测量结果的校准与合并，并最终以二进制码的形式输出，其有三个输入端和一个输出端，第一输入端连接细时间数字转换器模块3输出的低段位量化结果D1，第二输入端连接粗时间数字转换器模块4输出的中段位量化结果D2，第三输入端连接参考时钟计数器模块5的高段位量化结果D3；输出端用于输出测量结果的二进制码。
上述细时间数字转换器模块3包括低段插值器和低段数据处理器，其中：所述低段插值器设有四个输入端和一个输出端，第一输入端连接控制信号产生模块1输出的使能信号en1；第二输入端连接第一频率合成器FS12输出的第二控制信号Vctr2；第三输入端连接粗时间数字转换器模块4输出的第一控制信号Vctr1；第四输入端连接粗时间数字转换器模块4输出的使能信号en2；输出端输出M位的二进制字符串DM至低段数据处理器；所述低段数据处理器主要用来对低段插值器输出的M位二进制字符串DM进行预处理，以实现低段插值器量化时间量的换算，其有一个输入端和一个输出端，输入端连接低段插值器输出的M位的二进制字符串DM，输出端输出低段位量化结果D1并连接至数据处理校准模块6。
上述低段插值器是一二维游标延时链型TDC，其组成包括第一延时链、第二延时链和一个M*M维的采样D触发器阵列，M>1；所述第一延时链是由M个压控延时单元1组成，单个延时单元的延时时长为τ1，τ1＞0，该延时时长τ1与第一控制信号Vctr1的电压值成正比，使能信号en1用于使能第一延时链；所述第二延时链是由M个压控延时单元2组成，单个延时单元的延时时长为τ2，τ2＞0，该延时时长τ2与第二控制信号Vctr2的电压值成正比，使能信号en2用于使能第二延时链；由于第一延时链中延时单元的时延τ1大于第二延时链中延时单元的时延τ2，因此第一延时链又叫慢延时链，第二延时链又叫快延时链；所述M*M的D触发器阵列用于采样所述两条延时链中信号传输的相对位置，其输出为一M^2位的二进制字符串，并传输至低段数据处理器。
上述粗时间数字转换器模块4包括中段插值器、第一相位检测器PD1和中段数据处理器，其中：所述中段插值器为一基于频率合成器的环形振荡式TDC，其有两个输入端和三个输出端，第一输入端连接外部输入参考时钟Ref_clk，第二输入端连接控制信号产生模块1输出器的使能信号en1；其第一输出端输出代表中段插值器中环形振荡器的输出振荡周期脉冲信号Clk，并连接至中段数据处理器，第二输出端输出代表中段插值器中环形振荡器上各延时单元输出相位状态的N位二进制字符串，并连接至中断数据处理器和第一相位检测器PD1，第三输出端输出第一控制信号Vctr1并连接至细时间数字转换器模块3；所述第一相位检测器PD1设有一个输入端和一个输出端，其输入端连接中段插值器输出的代表中段插值器中环形振荡器上相位传输信息的N位二进制字符串DN，用来检测中段插值器中环形振荡器各抽头输出电平跳变；其输出端输出使能信号en2并连接至细时间数字转换器模块3、参考时钟计数器模块5和中段数据处理器；所述中段数据处理器主要用来对中段插值器——环形振荡器量化结果进行相应的处理，以实现中段插值器量化时间量的换算，其设有四个输入端和一个输出端，第一输入端连接代表中段插值器中环形振荡器输出振荡周期整数部分的周期信号Clk，第二输入端连接代表中段插值器中环形振荡器上的相位传输信息，也即不足一个振荡周期的周期分数部分的信号DN，第三输入端连接使能信号en2，第四输入端连接参考时钟计数器模块5输出的禁能信号disen2；其输出端输出中段位量化结果D2并连接至数据处理校准模块6。
上述中段插值器采用基于频率合成器的压控环形振荡器结构，其输出包括两部分，一部分为代表完成整数个振荡周期的周期信号，一部分为不足一个振荡周期的分数部分；分数部分表现为环形振荡器中各延时单元抽头的输出相位信息；所述中段插值器包括频率控制器、N个压控延时单元和N个D触发器；所述N个压控延时单元首尾相连构成环形振荡器，该环形振荡器中第N个延时单元作为环形振荡器的输出端输出代表中段插值器振荡周期整数部分的周期信号Clk，所述频率控制器结合外部输入参考时钟Ref_clk和环形振荡器输出信号Clk得到频率控制信号Vctrl，以控制环形振荡器的输出使其与参考时钟Ref_clk成整数倍关系；N个D触发器分别对N个压控延时单元的输出进行锁存处理，使能信号en1用于控制N个D触发器的工作时机。
上述中段数据处理器具体包括中段计数器、状态译码器、组合译码器功能模块；当第一相位检测器PD1输出的使能信号en2高电平时，所述计数器开始对代表中段插值器中环形振荡器振荡周期的整数部分的信号Clk进行计数，状态译码器则根据输入的代表中段插值器中环形振荡器上相位传输状态信息的信号DN来对环形振荡器延时链上个抽头相位状态进行译码，得到不足一个振荡周期的周期分数部分；组合译码器则完成对中段计数器记得的整数部分和译码器译得的分数部分进行再次组合译码，以得到中段位量化结果D2。
上述参考时钟计数器模块5包括高段插值器、二选一控制选择器和第二相位检测器PD2，其中：所述高段插值器由一个带使能控制端的参考时钟计数器构成，设有两个输入端和一个输出端，其第一输入端接收外部输入参考时钟Ref_clk，作为该计数器的时钟控制端；第二输入端连接二选一控制选择器输出的控制信号ctrl，该控制信号可以使能参考时钟计数器开始计数，也可以锁定参考时钟停止计数；其输出端输出高段位量化结果D3并连接输出至数据处理校准模块6；所述二选一控制选择器设有三个输入端和一个输出端，其第一输入端连接高电平，第二输入端连接低电平，第三输入端连接第二相位检测器PD2输出的控制信号Sel；其输出端输出控制信号ctrl至高段插值器，用于控制高段插值器中参考时钟计数器的开始或停止；所述第二相位检测器PD2设有两个输入端和两个输出端，第一输入端连接粗时间数字转换器模块4输出的使能信号en2，第二输入端连接外部输入参考时钟Ref_clk，用于检测Ref_clk的相位；其第一输出端输出控制信号Sel并连接至二选一控制选择器，第二输出端输出禁能信号disen2并连接至粗时间数字转换器模块4，用于结束中段量化过程。
本发明与现有技术相比，有以下几个优点：
1.不同于传统的三段式TDC，本发明对外接参考时钟的频率要求不是很高，通过其内部的倍频器，可以灵活地实现所需的内部高频时钟，并作为延时锁相环的参考基准时钟。一方面降低了成本，另一方面较低的外部参考时钟可以更容易的扩展最大测量范围。
2.不同于传统的延时链型TDC和时钟计数型TDC，本发明中的TDC电路包括低段插值器单元——二维延时链型时间数字转换器，其可突破由工艺决定的最小门延迟对TDC测量分辨率的限制，进而极大地提高测量分辨率。
3.不同于传统的逐次逼近型TDC和游标延时链型TDC，本发明中的TDC电路包括高段插值器，使得其测量时间范围也即动态测量范围可得到极大的扩展，并保持很高的线性度。
4.本发明中的三段式TDC具有连续接收处理多个stop信号的功能，从而拓展了该TDC的工作范围和应用场景。
5.本发明可以根据测量需要，同时使用高段插值器、中段插值器和低段插值器；也可以根据需要，只选用高段插值器和中段插值器，以牺牲测量分辨率换取更大的测量动态范围，同时降低测量动态功耗；也可以根据测量需要，只选用中段插值器和低段插值器，以牺牲测量动态范围换取高测量分辨率，同时提高***的测量转换速率，因而具有很高的使用灵活性。
附图说明
图1为一种现有的三段式TDC电路框图
图2为另一种现有的三段式TDC电路框图
图3为本发明TDC***的功能模块框图
图4为本发明TDC***的结构框图
图5为本发明TDC***的测量原理信号时序图
图6为本发明TDC***中基于环形振荡式TDC的中段插值器
图7为本发明TDC***中基于二维游标延时链型TDC的低段插值器
具体实施方式
以下参照说明书附图对本发明的具体实施方式作进一步说明。
参照图3，本发明包括：控制信号产生模块1、第一频率合成器FS12、细时间数字转换器模块3、粗时间数字转换器模块4、参考时钟计数器模块5、数据处理校准模块6；其中：所述控制信号产生模块1用来产生电路正常工作所需的控制信号，其有两个输入端和一个输出端，第一输入端连接开始信号Start，第二输入端连接停止信号Stop；输出端输出使能信号en1并同时连接至细时间数字转换器模块3和粗时间数字转换器模块4；所述第一频率合成器FS12有一个输入端和一个输出端，输入端连接外部输入参考时钟Ref_clk，输出端输出第二控制信号Vctr2并连接至细时间数字转换器模块3；所述细时间数字转换器模块3主要完成时间数字转换的低段位量化，有四个输入端和一个输出端，第一输入端连接控制信号产生模块1输出的使能信号en1，第二输入端连接第一频率合成器FS1输出的第二控制信号Vctr2，第三输入端连接粗时间数字转换器模块4输出的第一控制信号Vctr1，第四输入端连接粗时间数字转换器模块4输出的使能信号en2；输出端输出低段位量化结果D1并连接至数据处理校准模块6；所述粗时间数字转换器模块4主要完成时间数字转换的中段位量化，有三个输入端和三个输出端，第一输入端连接控制信号产生模块1输出的使能信号en1，第二输入端连接外部输入参考时钟Ref_clk，第三输入端连接参考时钟计数器模块5输出的禁能信号disen2；第一输出端输出第一控制信号Vctr1并连接至细时间数字转换器模块3，第二输出端输出使能信号en2并连接至细时间数字转换器模块3和参考时钟计数器模块5，第三输出端输出中段位量化结果D2并连接至数据处理校准模块6；所述参考时钟计数器模块5有两个输入端和两个输出端，第一输入端连接粗时间数字转换器模块4输出的使能信号en2，第二输入端连接外部输入参考时钟Ref_clk；第一输出端输出禁能信号disen2并连接至粗时间数字转换器模块4，第二输出端输出高段位量化结果D3并连接至数据处理校准模块6；所述数据处理校准模块6主要用来完成最终测量结果的校准与合并，并最终以二进制码的形式输出，其有三个输入端和一个输出端，第一输入端连接细时间数字转换器模块3输出的低段位量化结果D1，第二输入端连接粗时间数字转换器模块4输出的中段位量化结果D2，第三输入端连接参考时钟计数器模块5的高段位量化结果D3；输出端用于输出测量结果的二进制码。
参照图4，所述细时间数字转换器模块3包括低段插值器和低段数据处理器，其中：所述低段插值器设有四个输入端和一个输出端，第一输入端连接控制信号产生模块1输出的使能信号en1；第二输入端连接第一频率合成器FS12输出的第二控制信号Vctr2；第三输入端连接粗时间数字转换器模块4输出的第一控制信号Vctr1；第四输入端连接粗时间数字转换器模块4输出的使能信号en2；输出端输出M^2位的二进制字符串DM至低段数据处理器；所述低段数据处理器主要用来对低段插值器输出的M^2位二进制字符串DM进行预处理，以实现低段插值器量化时间量的换算，其有一个输入端和一个输出端，输入端连接低段插值器输出的M^2位的二进制字符串DM，输出端输出低段位量化结果D1并连接至数据处理校准模块6。
所述粗时间数字转换器模块4包括中段插值器、第一相位检测器PD1和中段数据处理器，其中：所述中段插值器为一基于频率合成器的压控环形振荡式TDC，其有两个输入端和三个输出端，第一输入端连接外部输入参考时钟Ref_clk，第二输入端连接控制信号产生模块1输出的使能信号en1；其第一输出端输出代表中段插值器中环形振荡器输出的振荡周期信号Clk，并连接至中段数据处理器，第二输出端输出代表中段插值器中环形振荡器上不足一个振荡周期的相位传输状态信号的信号DN，并连接至中段数据处理器和第一相位检测器PD1，第三输出端输出第一控制信号Vctr1，并连接至细时间数字转换器模块3；所述第一相位检测器PD1设有一个输入端和一个输出端，其输入端连接中段插值器输出的代表环形振荡器上相位传输状态的信号DN，用来检测中段插值器中环形振荡器抽头输出电平跳变；其输出端输出使能信号en2并连接至细时间数字转换器模块3、参考时钟计数器模块5和中段数据处理器；所述中段数据处理器主要用来对中段插值器——环形振荡器量化结果进行相应的处理，以实现中段插值器量化时间量的换算，其设有四个输入端和一个输出端，第一输入端连接代表中段插值器输出的振周期荡信号Clk，第二输入端连接代表中段插值器中环形振荡器不足一个振荡周期的分数部分输出信号DN，第三输入端连接使能信号en2，第四输入端连接参考时钟计数器模块5输出的禁能信号disen2；其输出端输出中段位量化结果D2并连接至数据处理校准模块6。
所述参考时钟计数器模块5包括高段插值器、二选一控制选择器和第二相位检测器PD2，其中：所述高段插值器由一个带使能控制端的参考时钟计数器构成，设有两个输入端和一个输出端，其第一输入端接收外部输入参考时钟Ref_clk，作为该计数器的时钟控制端；第二输入端连接二选一控制选择器输出的控制信号ctrl，该控制信号可以使能参考时钟计数器开始计数，也可以锁定参考时钟停止计数；其输出端输出高段位量化结果D3并连接输出至数据处理校准模块6；所述二选一控制选择器设有三个输入端和一个输出端，其第一输入端连接高电平，第二输入端连接低电平，第三输入端连接第二相位检测器PD2输出的控制信号Sel；其输出端输出控制信号ctrl至高段插值器，用于控制高段插值器中参考时钟计数器的开始或停止；所述第二相位检测器PD2设有两个输入端和两个输出端，第一输入端连接粗时间数字转换器模块4输出的使能信号en2，第二输入端连接外部输入参考时钟Ref_clk，用于检测Ref_clk的相位；其第一输出端输出控制信号Sel并连接至二选一控制选择器，第二输出端输出禁能信号disen2并连接至粗时间数字转换器模块4，用于结束中段量化过程。
参照图6，中段插值器采用基于频率合成器的压控环形振荡器结构，其输出包括两部分，一部分为代表整数振荡周期的周期信号，一部分为不足一个振荡周期的分数部分；分数部分表现为环形振荡器中各延时单元抽头的当前输出相位信息；所述中段插值器包括频率控制器、N个压控延时单元和N个D触发器,N>1；所述N个压控延时单元首尾相连构成环形振荡器，该环形振荡器中第N个延时单元作为环形振荡器的输出端输出代表中段插值器中环形振荡器振荡振荡周期整数部分的周期信号Clk，所述频率控制器结合外部输入参考时钟Ref_clk和环形振荡器输出信号Clk得到频率控制信号Vctrl，以控制环形振荡器的输出使其与参考时钟Ref_clk成整数倍关系；N个D触发器分别对N个压控延时单元的输出进行锁存处理，并得到代表中段差值器分数部分的信号DN；使能信号en1用于控制N个D触发器的工作时机。中段数据处理器具体包括中段计数器、状态译码器、组合译码器功能模块；当第一相位检测器PD1检测到代表中段插值器中环形振荡器各抽头输出电平状态信息的信号DN中出现第一个1时，输出使能信号en2为高电平，此时所述计数器开始对代表中段插值器输出的周期方波信号Clk进行计数。状态译码器则根据代表中段插值器中环形振荡器不足一个振荡周期的分数部分信号DN，对环形振荡器延时链上个抽头相位状态进行译码，得到不足一个振荡周期的分数部分；组合译码器则完成对计数器记得的整数部分和译码器译得的分数部分进行再次组合译码，以得到中段位量化结果D2。
参照图7，低段插值器为以二维游标延时链型TDC，其组成包括第一延时链、第二延时链和M*M维的采样D触发器阵列，M>1；所述第一延时链是由M个压控延时单元1组成，单个延时单元的延时时长为τ1，τ1＞0，该延时时长τ1与第一控制信号Vctr1的电压值成正比，使能信号en1用于使能第一延时链；所述第二延时链是由M个压控延时单元2组成，单个延时单元的延时时长为τ2，τ2＞0，该延时时长τ2与第二控制信号Vctr2的电压值成正比，使能信号en2用于使能第二延时链；由于第一延时链中延时单元的时延τ1大于第二延时链中延时单元的时延τ2，因此第一延时链又叫慢延时链，第二延时链又叫快延时链；所述M*M维的采样D触发器阵列用于采样所述两条延时链中信号传输的相对位置，其输出为一M^2位的二进制字符串，并传输至低段数据处理器。
参照图4～图7本发明的工作原理是：外部输入参考时钟Ref_clk经过中段差值器中的频率控制器后得到第一控制信号Vctrl1，经过第一频率合成器FS12得到第二控制信号Vctrl2；其中，第一控制信号Vctrl1控制低段插值器中的第一延时链的振荡频率，第二控制信号Vctrl2控制低段插值器中第二延时链的频率。当Start信号到来后，控制信号产生模块1输出的en1变为高电平，低段插值器中的第一延时链(慢链)开始工作，中值插值器中的N个D触发器使能，当第一相位检测器PD1检测到代表中段插值器中环形振荡器上相位传输状态信息的信号DN中出现第一个1时，输出使能信号en2为高电平，低段差值器中的第二延时链(快链)开始工作，当快链追赶上慢链时，意味着低段位量化结束，量化结果由低段数据处理器记录，并发送至数据处理校准单元6，低段插值器测量结果为t1；同时，当使能信号en2为高电平，此时中段数据处理器中的计数器开始对代表中段插值器中环形振荡器振荡周期整数部分的周期信号Clk进行计数，状态译码器则根据代表中段插值器中环形振荡器初始相位状态的分数周期信号DN，来对环形振荡器延时链上各抽头相位状态进行译码，得到不足一个振荡周期的分数部分；组合译码器则完成对计数器记得的整数部分和译码器译得的分数部分进行再次组合译码，以得到中段位量化结果D2；同时，当使能信号en2为高电平时，第二相位检测器PD2开始工作，当检测到外部参考时钟Ref_clk的第一个上升沿后，控制信号Sel为高电平，二选一控制选择器会输出高电平到高段插值器，于是高段插值器开始对Ref_clk计数，同时第二相位检测器PD2输出的禁能信号disen2有效，于是中段数据处理器停止接收中段插值器的输出，也就意味着中段插值器量化结束，其量结果为t2。
当Stop信号到来时，控制信号产生模块1同样会产生使能信号en1，低段插值器中的第一延时链(慢链)开始工作，中值插值器中的N个D触发器使能，当第一相位检测器PD1检测到代表中段插值器中环形振荡器上相位传输状态信息的信号DN中出现第一个1时，输出使能信号en2为高电平，低段差值器中的第二延时链(快链)开始工作，当快链追赶上慢链时，意味着低段位量化结束，量化结果由低段数据处理器记录，并发送至数据处理校准单元6，低段差值器测量结果为t4；同时，当使能信号en2为高电平，此时中段数据处理器中的计数器开始对代表中段插值器中环形振荡器输出振荡周期整数部分的周期信号Clk进行计数，状态译码器则根据代表中段插值器中环形振荡器初始相位状态的分数周期信号DN，来对环形振荡器延时链上个抽头相位状态进行译码，得到不足一个振荡周期的分数部分；组合译码器则完成对计数器计得的整数部分和译码器译得的分数部分进行再次组合译码，以得到中段位量化结果D2；同时，当使能信号en2为高电平时，第二相位检测器PD2开始工作，当检测到外部参考时钟Ref_clk的第一个上升沿后，控制信号Sel为低电平，二选一控制选择器会输出低电平到高段插值器，于是高段插值器停止工作，高段位量化结束，高段位量化结果为t3；同时第二相位检测器PD2输出的禁能信号disen2有效，于是中段数据处理器停止接收中段插值器的输出，也就意味着中段插值器量化结束，其量结果为t5。每一段量化结果都输入至数据处理校准模块6，该模块用来完成最终测量结果的校准与合并，并以二进制码的形式输出。图5示出了上述低段插值器、中段插值器以及高段插值器之间的时间量化关系，相应的测量时间与各段插值器测量的时间关系，可表示为T＝t1+t2+t3-t4-t5。
以上描述仅是本发明的一个具体实例，不构成对本发明的任何限制，显然对于本领域的技术人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (7)

1.一种大动态测量范围高分辨率多用途时间数字转换器电路，其电路组成主要包括：控制信号产生模块(1)、第一频率合成器FS1(2)、细时间数字转换器模块(3)、粗时间数字转换器模块(4)、参考时钟计数器模块(5)、数据处理校准模块(6)；其特征在于：
所述控制信号产生模块(1)用来产生电路正常工作所需的控制信号，其有两个输入端和一个输出端，第一输入端连接开始信号Start，第二输入端连接停止信号Stop；输出端输出使能信号en1并同时连接至细时间数字转换器模块(3)和粗时间数字转换器模块(4)；
所述第一频率合成器FS1(2)有一个输入端和一个输出端，输入端连接外部输入参考时钟Ref_clk，输出端输出第二控制信号Vctr2并连接至细时间数字转换器模块(3)；
所述细时间数字转换器模块(3)主要完成时间数字转换的低段位量化，有四个输入端和一个输出端，第一输入端连接控制信号产生模块(1)输出的使能信号en1，第二输入端连接第一频率合成器FS1(2)输出的第二控制信号Vctr2，第三输入端连接粗时间数字转换器模块(4)输出的第一控制信号Vctr1，第四输入端连接粗时间数字转换器模块(4)输出的使能信号en2；输出端输出低段位量化结果D1并连接至数据处理校准模块(6)；
所述粗时间数字转换器模块(4)主要完成时间数字转换的中段位量化，有三个输入端和三个输出端，第一输入端连接控制信号产生模块(1)输出的使能信号en1，第二输入端连接外部输入参考时钟Ref_clk，第三输入端连接参考时钟计数器模块(5)输出的禁能信号disen2；第一输出端输出第一控制信号Vctr1并连接至细时间数字转换器模块(3)，第二输出端输出使能信号en2并连接至细时间数字转换器模块(3)和参考时钟计数器模块(5)，第三输出端输出中段位量化结果D2并连接至数据处理校准模块(6)；
所述参考时钟计数器模块(5)有两个输入端和两个输出端，第一输入端连接粗时间数字转换器模块(4)输出的使能信号en2，第二输入端连接外部输入参考时钟Ref_clk；第一输出端输出禁能信号disen2并连接至粗时间数字转换器模块(4)，第二输出端输出高段位量化结果D3并连接至数据处理校准模块(6)；
所述数据处理校准模块(6)主要用来完成最终测量结果的校准与合并，并最终以二进制码的形式输出，其有三个输入端和一个输出端，第一输入端连接细时间数字转换器模块(3)输出的低段位量化结果D1，第二输入端连接粗时间数字转换器模块(4)输出的中段位量化结果D2，第三输入端连接参考时钟计数器模块(5)的高段位量化结果D3；输出端用于输出测量结果的二进制码。
2.根据权利要求1所述的大动态测量范围高分辨率多用途TDC电路，其特征在于，所述细时间数字转换器模块(3)包括低段插值器和低段数据处理器，其中：
所述低段插值器设有四个输入端和一个输出端，第一输入端连接控制信号产生模块(1)输出的使能信号en1；第二输入端连接第一频率合成器FS1(2)输出的第二控制信号Vctr2；第三输入端连接粗时间数字转换器模块(4)输出的第一控制信号Vctr1；第四输入端连接粗时间数字转换器模块(4)输出的使能信号en2；输出端输出M位的二进制字符串DM至低段数据处理器；
所述低段数据处理器主要用来对低段插值器输出的M位二进制字符串DM进行预处理，以实现低段插值器量化时间量的换算，其有一个输入端和一个输出端，输入端连接低段插值器输出的M位的二进制字符串DM，输出端输出低段位量化结果D1并连接至数据处理校准模块(6)。
3.根据权利要求1所述的大动态测量范围高分辨率多用途时间数字转换器电路，其特征在于，所述粗时间数字转换器模块(4)包括中段插值器、第一相位检测器PD1和中段数据处理器，其中：
所述中段插值器为一基于频率合成器的环形振荡式时间数字转换器，其有两个输入端和三个输出端，第一输入端连接外部输入参考时钟Ref_clk，第二输入端连接控制信号产生模块(1)输出的使能信号en1；其第一输出端输出代表中段差值器中环形振荡器的周期振荡信号Clk并连接至中段数据处理器，第二输出端输出代表中段插值器中环形振荡器上各延时单元输出相位状态的N位二进制字符串DN，它同时也代表不足一个振荡周期的分数部分，并连接至中断数据处理器和第一相位检测器PD1，第三输出端输出第一控制信号Vctr1并连接至细时间数字转换器模块(3)；
所述第一相位检测器PD1设有一个输入端和一个输出端，其输入端连接中段插值器输出的代表中段插值器中环形振荡器输出振荡周期分数部分的N位二进制字符串DN，用来检测中段插值器中环形振荡器抽头输出电平跳变；其输出端输出使能信号en2并连接至细时间数字转换器模块(3)、参考时钟计数器模块(5)和中段数据处理器；
所述中段数据处理器主要用来对中段插值器——环形振荡器量化结果进行相应的处理，以实现中段插值器量化时间量的换算，其设有四个输入端和一个输出端，第一输入端连接代表中段插值器中环形振荡器的输出周期振荡信号Clk，第二输入端连接代表中段插值器中环形振荡器上各延时单元输出相位状态的N位二进制字符串DN，第三输入端连接使能信号en2，第四输入端连接参考时钟计数器模块(5)输出的禁能信号disen2；其输出端输出中段位量化结果D2并连接至数据处理校准模块(6)。
4.根据权利要求1所述的大动态测量范围高分辨率多用途时间数字转换器电路，其特征在于，所述参考时钟计数器模块(5)包括高段插值器、二选一控制选择器和第二相位检测器PD2，其中：
所述高段插值器由一个带使能控制端的参考时钟计数器构成，设有两个输入端和一个输出端，其第一输入端接收外部输入参考时钟Ref_clk，作为该计数器的时钟控制端；第二输入端连接二选一控制选择器输出的控制信号ctrl，该控制信号可以使能参考时钟计数器开始计数，也可以锁定参考时钟停止计数；其输出端输出高段位量化结果D3并连接输出至数据处理校准模块(6)；
所述二选一控制选择器设有三个输入端和一个输出端，其第一输入端连接高电平，第二输入端连接低电平，第三输入端连接第二相位检测器PD2输出的控制信号Sel；其输出端输出控制信号ctrl至高段插值器，用于控制高段插值器中参考时钟计数器的开始或停止；
所述第二相位检测器PD2设有两个输入端和两个输出端，第一输入端连接粗时间数字转换器模块(4)输出的使能信号en2，第二输入端连接外部输入参考时钟Ref_clk，用于检测Ref_clk的相位；其第一输出端输出控制信号Sel并连接至二选一控制选择器，第二输出端输出禁能信号disen2并连接至粗时间数字转换器模块(4)，用于结束中段量化过程。
5.根据权利要求2所述的大动态测量范围高分辨率多用途时间数字转换器电路，其特征在于：所述低段插值器是一二维游标延时链型时间数字转换器，其包括第一延时链、第二延时链和一个M*M维的采样D触发器阵列，M>1；所述第一延时链是由M个压控延时单元1组成，单个延时单元的延时时长为τ1，τ1＞0，该延时时长τ1与第一控制信号Vctr1 的电压值成正比，使能信号en1用于使能第一延时链；所述第二延时链是由M个压控延时单元2组成，单个延时单元的延时时长为τ2，τ2＞0，该延时时长τ2与第二控制信号Vctr2的电压值成正比，使能信号en2用于使能第二延时链；由于第一延时链中延时单元的时延τ1大于第二延时链中延时单元的时延τ2，因此第一延时链又叫慢延时链，第二延时链又叫快延时链；所述M*M维的采样D触发器阵列用于采样所述两条延时链中信号传输的相对位置，其输出为一M^2位的二进制字符串，并传输至低段数据处理器进行预处理。
6.根据权利要求3所述的大动态测量范围高分辨率多用途时间数字转换器电路，其特征在于：中段插值器采用基于环形振荡器结构的频率合成器来实现粗量化时间数字转换器，其输出包括两部分，一部分为环形振荡器的输出振荡周期，一部分为不足一个振荡周期的分数部分；分数部分表现为环形振荡器各延时单元抽头的当前输出相位信息；所述中段插值器包括频率控制器、N个压控延时单元和N个D触发器，N>1；所述N个压控延时单元首尾相连构成环形振荡器，该环形振荡器中第N个延时单元作为环形振荡器的输出端输出代表中段插值器振荡周期整数部分的信号Clk，所述频率控制器结合外部输入参考时钟Ref_clk和环形振荡器输出信号Clk得到第一控制信号Vctrl1，以控制环形振荡器的输出使其与参考时钟Ref_clk成整数倍关系，同时也控制着低段插值器中第一延时链中各延时单元的延时时长；N个D触发器分别对N个压控延时单元的输出进行锁存处理，使能信号en1用于控制N个D触发器的工作时机。
7.根据权利要求3所述的大动态测量范围高分辨率多用途时间数字转换器电路，其特征在于：中段数据处理器具体包括中段计数器、状态译码器、组合译码器功能模块；当第一相位检测器PD1检测到代表中段插值器分数部分的信号DN中出现第一个1时，输出使能信号en2为高电平，此时所述中段计数器开始对代表中段插值器整数部分的信号Clk进行计数，状态译码器则根据代表中段插值器输出振荡周期分数部分的信号DN来对环形振荡器延时链上个抽头相位状态进行采样译码，得到不足一个振荡周期的分数部分；组合译码器则完成对计数器记得的整数部分和译码器译得的分数部分进行再次组合译码，以得到中段位量化结果D2。
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