JP2006303979A - A/d変換回路の試験方法、及びa/d変換回路 - Google Patents
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Abstract
【解決手段】 A/D変換回路1では、パルス遅延回路10を構成する遅延ユニットDUとして、一定間隔毎に、前段の遅延ユニットDUの出力又は外部から直接印加される入力パルスPinを入力とする二入力の遅延ユニットDUが挿入されており、この二入力の遅延ユニットDUが挿入された位置から入力パルスPinを入力することができるようにされている。このA/D変換回路1の試験を行う時には、初段の遅延ユニットDU(1)及び二入力の遅延ユニットDU(i×2p +1)の全てに同時に入力パルスPinを入力し、且つ、サンプリング周期TSが実モード(実使用)時より短いテストモードでA/D変換回路1を動作させる。
【選択図】図1
Description
つまり、逐次比較型A/D変換回路102では、比較動作を、A/D変換データを表すビット数と同じ回数だけ繰り返す必要がある。また、スイッチ部122の設定に要する時間と、比較回路124で入力が設定されてから出力が確定するまでの時間とを加えたものが、1回の比較動作に要する比較時間となるため、この比較時間に比較動作の繰り返し回数を乗じたものが、1回のA/D変換に要する時間(サンプリング周期の下限値)となる。
CQ出版社、コンピュータ用語の基礎知識、[online][平成17年4月11日検索]、インターネット<URL:http://www.cqpub.co.jp/try/kijidb/yougo/ju.htm>
また、A/D変換データ(パルス信号が通過した遅延ユニットの段数)をDT,測定時間(サンプリング周期)をTS(=1/fs)とすると、A/D変換データDTは(2)式で表される。
このように、パルス遅延回路の代わりにリング遅延回路と周回数カウンタとを備えたパルス遅延型A/D変換回路では、A/D変換データのビット数を一定とした場合、周回数カウンタのビット数を1ビット増やす毎に、リング遅延回路を構成する遅延ユニットの数を1/2に減らすことができ、パルス遅延回路と比較して、遅延ユニットの数を格段に少なくすることができる。しかも、試験時の測定時間であるテストモード設定値は、パルス信号がリング遅延回路を1周できる長さがあれば良い。
請求項4に記載の発明は、請求項2又は請求項3に記載のA/D変換回路の試験方法において、前記周回数カウンタ及び前記符号化回路を構成する各フリップフロップを直列接続してなるスキャンパスにより、該フリップフロップの値を外部から所望の値に設定して、前記A/D変換回路を動作させることで取得したA/D変換データに基づいて、前記周回数カウンタ及び前記符号化回路の良,不良を判断することを特徴とする。
請求項6に記載の発明は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段リング状に接続してなるリング遅延回路と、予め設定された測定時間の間に前記パルス信号が前記リング遅延回路を周回した回数をカウントする周回数カウンタと、前記測定時間の終了時に前記リング遅延回路を構成する各遅延ユニットの出力をラッチすることで前記リング遅延回路内でのパルス位置を特定し、該パルス位置に対応した数値データをA/D変換データの下位データとして出力すると共に、前記測定時間の終了時に前記周回数カウンタの出力をラッチしてA/D変換データの上位データとして出力する符号化回路とを備えたA/D変換回路において、前記リング遅延回路からのクロックの代わりに、外部からのテストクロックを前記周回数カウンタに供給するテストクロック供給回路を備えることを特徴とする。
請求項7に記載の発明は、請求項6に記載のA/D変換回路において、前記周回数カウンタ及び前記符号化回路に、該周回数カウンタ及び符号化回路を構成するフリップフロップを直列接続してなるスキャンパスを設けたことを特徴とする。
[第1実施形態]
図1は、本発明が適用されたA/D変換回路1の全体構成図である。
但し、実際の使用時に設定されるサンプリング周期TSを実モード設定値TSr、この実モード設定値TSrにてA/D変換回路1を動作させるモードを実モードと呼ぶ。また、試験時に設定されるサンプリング周期TSをテストモード設定値TSt、このテストモード設定値TStにてA/D変換回路1を動作させるモードをテストモードと呼ぶ。
そして、ラッチ&エンコーダ12の出力として得られるデジタルデータDTを、各遅延ブロックBiに対応したpビット毎のN個のデータに区分けし、そのpビットのN個のデータが、いずれも評価装置にて発生させたテスト電圧の大きさと一致していれば(或いは、そのテスト電圧の大きさに対して所定の期待値幅内に含まれていれば)、そのテスト電圧でのA/D変換回路1の動作は良好であると判断する。
以上説明したように、本実施形態のA/D変換回路1では、パルス遅延回路10を構成する遅延ユニットDUとして、一定間隔毎に、前段の遅延ユニットDUの出力又は外部から直接印加される入力パルスPinを入力とする二入力の遅延ユニットDUが挿入されており、この二入力の遅延ユニットDUが挿入された位置から入力パルスPinを入力することができるようにされている。
[第2実施形態]
次に、第2実施形態について説明する。
図3に示すように、A/D変換回路3は、入力パルスPinを所定の遅延時間だけ遅延させて出力する2a 個(aは3〜10程度の整数)の遅延ユニットDUをリング状に連結することにより、入力パルスPinを周回させることができるリングディレイライン(RDL)として構成されたリング遅延回路30と、サンプリングクロックCKSの立ち上がりタイミングで、リング遅延回路30内での入力パルスPinの到達位置を検出(ラッチ)し、その検出結果を、入力パルスPinが通過した遅延ユニットDUが先頭から何段目にあるかを表すaビットのデジタルデータに変換して出力するラッチ&エンコーダ32とを備えている。
このように構成されたA/D変換回路3では、実際の使用時には、カウンタ36は、動作クロックとしてリング遅延回路30からの周回クロックが供給され、リング遅延回路30内での入力パルスPinの周回回数をカウントする。
但し、実際の使用時に設定されるサンプリング周期TSを実モード設定値TSr、この実モード設定値TSrにてA/D変換回路3を動作させるモードを実モードと呼ぶ。また、試験時に設定されるサンプリング周期TSをテストモード設定値TSt、このテストモード設定値TStにてA/D変換回路3を動作させるモードをテストモードと呼ぶ。
[第3実施形態]
次に第3実施形態について説明する。
なお、本実施形態のA/D変換回路3aは、第2実施形態のA/D変換回路3とは、ラッチ&エンコーダ32,カウンタ26,ラッチ回路38の構成が一部異なるだけであるため、この相違する部分を中心に説明する。
まず、スキャンパスを介してラッチ&エンコーダ32a,ラッチ回路38aのフリップフロップ回路に任意の値を設定し、その設定値と、これらラッチ&エンコーダ32a,ラッチ回路38aの出力であるデジタルデータDTとを比較することで、ラッチ&エンコーダ32a,ラッチ回路38aの動作を確認する。
つまり、本実施形態のA/D変換回路3aでは、スキャンパスを設けたことにより、ラッチ&エンコーダ32aやラッチ回路38aを、リング遅延回路30やカウンタ36aの動作に依存することなく、単体で試験することができるため、試験の信頼性をより向上させることができる。
Claims (7)
- 入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データをA/D変換データとして出力する符号化回路とを備えたAD変換回路の試験方法であって、
前記測定時間を、実使用時に設定される実モード設定値よりも短いテストモード設定値に設定すると共に、前記パルス遅延回路を構成する遅延ユニットの中で前記パルス信号が最初に入力される遅延ユニットを設定して前記AD変換回路を動作させ、該A/D変換回路から取得したA/D変換データに基づいて、前記A/D変換回路の良,不良を判断することを特徴とするA/D変換回路の試験方法。 - 入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段リング状に接続してなるリング遅延回路と、予め設定された測定時間の間に前記パルス信号が前記リング遅延回路を周回した回数をカウントする周回数カウンタと、前記測定時間の終了時に前記リング遅延回路を構成する各遅延ユニットの出力をラッチすることで前記リング遅延回路内でのパルス位置を特定し、該パルス位置に対応した数値データをA/D変換データの下位データとして出力すると共に、前記測定時間の終了時に前記周回数カウンタの出力をラッチしてA/D変換データの上位データとして出力する符号化回路とを備えたAD変換回路の試験方法であって、
前記測定時間を、実使用時に設定される実モード設定値よりも短いテストモード設定値に設定して前記AD変換回路を動作させることで取得したA/D変換データに基づいて、前記リング遅延回路の良,不良を判断することを特徴とするA/D変換回路の試験方法。 - 前記リング遅延回路からのクロックとは異なるテストクロックによって前記周回数カウンタを動作させることで、前記周回数カウンタの良,不良を判断することを特徴とする請求項2に記載のA/D変換回路の試験方法。
- 前記周回数カウンタ及び前記符号化回路を構成する各フリップフロップを直列接続してなるスキャンパスにより、該フリップフロップの値を外部から所望の値に設定して、前記A/D変換回路を動作させることで取得したA/D変換データに基づいて、前記周回数カウンタ及び前記符号化回路の良,不良を判断することを特徴とする請求項2又は請求項3に記載のAD変換回路の試験方法。
- 入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データをA/D変換データとして出力する符号化回路と、
を備えたA/D変換回路において、
前記パルス遅延回路を構成する遅延ユニットとして、一定間隔毎に、前段の出力又は外部から直接印加されるパルス信号のいずれかを遅延させる二入力の遅延ユニットが挿入されていることを特徴とするA/D変換回路。 - 入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段リング状に接続してなるリング遅延回路と、
予め設定された測定時間の間に前記パルス信号が前記リング遅延回路を周回した回数をカウントする周回数カウンタと、
前記測定時間の終了時に前記リング遅延回路を構成する各遅延ユニットの出力をラッチすることで前記リング遅延回路内でのパルス位置を特定し、該パルス位置に対応した数値データをA/D変換データの下位データとして出力すると共に、前記測定時間の終了時に前記周回数カウンタの出力をラッチしてA/D変換データの上位データとして出力する符号化回路と、
を備えたA/D変換回路において、
前記リング遅延回路からのクロックの代わりに、外部からのテストクロックを前記周回数カウンタに供給するテストクロック供給回路を備えることを特徴とするA/D変換回路。 - 前記周回数カウンタ及び前記符号化回路に、該周回数カウンタ及び符号化回路を構成するフリップフロップを直列接続してなるスキャンパスを設けたことを特徴とする請求項6に記載のA/D変換回路。
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