JP5417640B2 - 信号発生装置 - Google Patents
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Description
図16(A)に示すように、ディジタルコンパレータ9は、アナログ量/ディジタル量変換回路91と、ディレイ回路92と、第1積分回路93と、第2積分回路94と、目的信号出力回路95とからなる。
第1積分回路93は、参照信号Rを入力してその積分値S1を出力する。第2積分回路94は、第2アナログ量A2を入力してその積分値S2を出力する。信号比較回路95は、1積分回路93と第2積分回路94とがそれぞれしきい値に達するまでの時間を比較し目的信号Stgtを生成する。
ディジタルコンパレータ9では、第1積分回路93の前段にディレイ回路92が設けられているため、第1積分回路93および第2積分回路94に入力される信号に時間差が生じる。
また、第1積分回路3や第2積分回路4の特性に温度誤差が生じたり製品誤差があるような場合には、各積分回路間の補正や校正が容易ではない。
本発明の他の目的は、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることである。
(1)
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する2つ以上の積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記2つ以上の積分回路のうち少なくとも2つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
ことを備えたことを特徴とするディジタルコンパレータ。
それぞれがパルス信号を発生する2以上の発振回路と、
前記2つ以上の発振回路のうち少なくとも2つの発振回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの発振回路の発振動作の開始タイミングと異なるタイミングで発振動作を開始させる遅延回路と、
前記各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
少なくとも1つのアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも1つの発振回路と、
前記前記少なくとも1つの積分回路および少なくとも1つの発振回路のうち少なくとも1つ回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路または発振回路の動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各積分信号および各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも1つの信号を選んで出力することを特徴とする(1)から(3)の何れかに記載の信号発生装置。
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする(1)から(3)の何れかに記載の信号発生装置。
本発明の信号発生装置では、積分回路や発振回路の補正や校正を容易に行なうことができる。
本発明の信号発生装置では、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることができる。
図1において、信号発生装置1は、2つの積分回路111,112と、2つの比較回路121,122と、2つの遅延回路131,132と、信号処理回路14とを備えている。
遅延回路131,132には、遅延時間DT1,DT2がプログラマブルにセットされる。遅延回路131は、積分回路111の駆動タイミングCA1を入力し、これを遅延時間DT1遅延して出力し、遅延回路132は、積分回路112の駆動タイミングCA2を入力し、これを遅延時間DT2遅延して出力する。
比較回路121は、積分出力SDA1がしきい値TH1達したときに比較信号SCDA1を出力し、比較回路122は、積分出力SDA2がしきい値TH2達したときに比較信号SCDA2を出力する。
図3(A)では、遅延回路81は複数(ここでは10個)の遅延回路素子eDLY1,eDLY2,・・・,eDLY10の直列接続からなり、直列接続の前後、および遅延回路素子間からの信号は選択回路80に入力されている。選択回路80には選択信号SLCTが入力され、選択回路80は選択信号SLCTに応じて、入力信号を所定時間遅延させ、遅延信号として出力する。
図5において、信号発生装置2は、2つの遅延回路231,232と2つの発振回路211,212と、信号処理回路22とを備えている。
遅延回路231,232は、発振回路211,212の駆動タイミングCA1,CA2を入力し、これを所定時間DT1,DT2遅延する。
発振回路211,212は、ディジタルセット値SETDATAを入力し、これに応じた周期信号を出力する。発振回路211,212の駆動は、遅延した駆動タイミングCA1,CA2に応じて開始される。
遅延回路231,232として、図3(A),(B)に示した、遅延回路81,82と同様の構成の回路を使用することができる。
図8において、信号処理回路3は、積分回路311と、比較回路321と、発振回路312と、遅延回路331,332と、信号処理回路34とを備えている。
積分回路311は、測定アナログ信号Aを入力し、これを積分して積分信号SAを出力する。発振回路312は、基準セット値SETREFに基づき、周期TREFのパルスSPLSを出力する。
遅延回路331,332として、図3(A),(B)に示した、遅延回路81,82と同様の構成の回路を使用することができる。
積分回路411,412、比較回路421,422、遅延回路431,432は、図1における積分回路111,112、比較回路121,122、遅延回路131,132と同じである。
信号処理回路44は、2つのカウンタ441,442と、デジタル差分器443とを備えている。
デジタル差分器443は、計数値n1と計数値n2と差を演算し、演算結果をディジタル値DVとしで出力する。本実施形態では、デジタル差分器443は、n2−n2を演算し、t2−t2 に対応する時間をディジタル値DVとしで出力する。
遅延回路431,432として図3(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
遅延回路511,512および遅延回路531,532は、図6の遅延回路211,212および遅延回路231,232と同じである。
信号処理回路54は、2つのカウンタ541,542と、デジタル差分器543とを備えている。
その他、カウンタ541,542およびデジタル差分器543の動作は、基本的には、図10に示した カウンタ441,442およびデジタル差分器443の動作と同じである。
遅延回路531,532として、図3(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
図13に、遅延信号SDPLS1,SDPLS2とディジタル値DVとの関係を示す。
積分回路611、比較回路621、発振回路612および遅延回路631,632は、図8の積分回路311、比較回路321、発振回路312とおよび遅延回路331,332同じである。
信号処理回路64は、2つのカウンタ641,642と、デジタル差分器643とを備えている。
その他、カウンタ641,642およびデジタル差分器543の動作は、基本的には、図11に示したカウンタ441,442およびデジタル差分器443の動作と同じである。。
図15に、積分信号SDAと、比較信号SCDAと、遅延信号SDPLSと、クロックclkと、ディジタル値DV(t1,t2)との関係を示す。
14,24,34,44,54,64 信号処理回路
111,112,113,311,411,412,611 積分回路
121,122,123,321,421,422,621 比較回路
131,132,133,231,232,331,332,431,432,531,532,631,632 遅延回路
211,212,213,,312,511,512,513,612 発振回路
Claims (5)
- 複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する2つ以上の積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記2つ以上の積分回路のうち少なくとも2つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
ことを備えたことを特徴とする信号発生装置。 - それぞれがパルス信号を発生する2以上の発振回路と、
前記2つ以上の発振回路のうち少なくとも2つの発振回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの発振回路の発振動作の開始タイミングと異なるタイミングで発振動作を開始させる遅延回路と、
前記各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。 - 少なくとも1つのアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも1つの発振回路と、
前記前記少なくとも1つの積分回路および少なくとも1つの発振回路のうち少なくとも1つ回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも1つの積分回路または発振回路の動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各積分信号および各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。 - 前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも1つの信号を選んで出力することを特徴とする請求項1から3の何れかに記載の信号発生装置。 - 前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする請求項1から3の何れかに記載の信号発生装置。
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