JP2016129369A - 改善された分解能を有する時間デジタル変換器(tdc:time−to−digitalconverter) - Google Patents
改善された分解能を有する時間デジタル変換器(tdc:time−to−digitalconverter) Download PDFInfo
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Abstract
Description
)を計測する。
1.第1の遅延パスからの出力信号、及び第2の遅延パスからの出力信号を記録し、
2.第1の遅延パスからの次の出力信号を反転するまで、Ref1信号の遅延を増加し、
3.Ref1信号の遅延W1を記録し、
4.第2の遅延パスからの次の出力信号を反転するまで、Ref2信号の遅延を増加し、
3.Ref2信号の遅延W2を記録し、
6.更に第2の遅延パスからの次の出力信号を反転するまで、Ref2信号の遅延を増加し、
7.追加のインバータ遅延を含むRef2信号の遅延W2fullを記録し、
8.二つの遅延パス間の遅延オフセットについて計算し、Ref2信号についての半分のインバータ遅延を得るために、遅延W2halfを算出し、
9.Ref1及びRef2信号について、それぞれ遅延W1及びW2halfを適応する。
1.第1の遅延パスからの出力信号、及び第2の遅延パスからの出力信号を記録し、
2.第1の遅延パスからの次の出力信号を反転するまで、Ref1信号の遅延を増加し、
3.Ref1信号の遅延W1を記録し、
4.第2の遅延パスからの次の出力信号を反転するまで、Ref2信号の遅延を増加し、
5.Ref2信号の遅延W2を記録し、
6.更に第2の遅延パスからの次の出力信号を反転するまで、Ref2信号の遅延を増加し、
7.追加のインバータ遅延を含むRef2信号の遅延W2fullを記録し、
8.二つの遅延パス間の遅延オフセットについて計算し、Ref2信号についての半分のインバータ遅延を得るために、遅延W2halfを算出し、
9.Ref1及びRef2信号について、それぞれ遅延W1及びW2halfを適応する。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]第1の入力信号及び第1の参照信号を受信し、前記第1の入力信号及び前記第1の参照信号間の位相差(phase difference)を示す第1の出力を供給するように構成される第1の遅延パスと、
第2の入力信号及び第2の参照信号を受信し、前記第2の入力信号及び前記第2の参照信号間の位相差を示す第2の出力を供給するように構成される第2の遅延パスと、
前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延するように構成される遅延ユニットと、
を備える装置。
[2]前記遅延ユニットは、前記第1の参照信号を受信し、前記第2の参照信号として遅延された第1の参照信号を供給するように構成され、
前記第2の遅延パスは、前記第2の入力信号として前記第1の入力信号を受信するように構成される
[1]の装置。
[3]前記遅延ユニットは、前記第1の入力信号を受信し、前記第2の入力信号として遅延された第1の入力信号を供給するように構成され、
前記第2の遅延パスは、前記第2の参照信号として前記第1の参照信号を受信するように構成される
[1]の装置。
[4]前記遅延ユニットは、参照信号を受信し、前記第1の参照信号として第1の量によって遅延される参照信号を供給し、前記第2の参照信号として第2の量によって遅延される参照信号を供給するように構成され得る
[1]の装置。
[5]前記遅延ユニットは、前記第1の参照信号に対して半分のインバータ遅延(one half inverter delay)で前記第2の参照信号を遅延するように構成される
[1]の装置。
[6]前記遅延ユニットは、
前記第1の入力信号または前記第1の参照信号に固定遅延を供給し、前記第2の入力信号または前記第2の参照信号に可変遅延を供給するように構成される第1の遅延ブロックを備える
[1]の装置。
[7]前記遅延ユニットは、
前記第1の遅延ブロックに結合され、前記第1の入力信号または前記第1の参照信号に可変遅延を供給し、前記第2の入力信号または前記第2の参照信号に固定遅延を供給するように構成される第2の遅延ブロックを更に備える
[6]の装置。
[8]前記遅延ユニットは、
並列に結合される複数の遅延セルを備え、各遅延セルは第1の信号パス及び第2の信号パスを含み、前記複数の遅延セルについての第1の信号パスは均等な遅延を供給し、前記複数の遅延セルについての第2の信号パスは種々の遅延を供給し、前記複数の遅延セルの一つは、前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延するように選択される
[1]の装置。
[9]前記第1の遅延パスは、
直列に結合され、前記第1の入力信号を受信するように構成されるインバータの第1のセットと、
前記インバータの第1のセットに結合され、前記第1の参照信号を受信し、前記第1の出力についての出力信号のセットを供給するフリップ・フロップのセットと、
を備える
[1]の装置。
[10]前記第1の遅延パスは、直列に結合され、反転された第1の入力信号を受信するように構成されるインバータの第2のセットを更に備え、前記フリップ・フロップのセットは、更に前記インバータの第2のセットに結合され、各フリップ・フロップは前記インバータの第1及び第2のセットからそれぞれの差動入力信号を受信する
[9]の装置。
[11]前記第1及び第2の遅延パスから前記第1及び第2の出力を受信し、入力信号及び参照信号間の位相差を供給するように構成される位相演算ユニットを更に備え、
前記第1及び第2の入力信号は前記入力信号に基づいて導出され、前記第1及び第2の参照信号は、前記参照信号に基づいて導出される
[1]の装置。
[12]前記第1及び第2の遅延パスからの前記第1及び第2の出力は、一つのインバータ遅延(one inverter delay)の分解能を有し、前記位相演算ユニットからの前記位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有する
[11]の装置。
[13]入力信号及び参照信号を受信し、前記入力信号及び前記参照信号間の位相差(phase difference)を供給するように構成される時間デジタル変換器(TDC:time-to-digital converter)であって、前記位相差は一つのインバータ遅延(one inverter delay)よりも小さいインバータ遅延の分解能を有する、前記時間デジタル変換器と、
前記TDCからの前記位相差に基づいて導出されるエラー信号を受信し、オシレータについての制御信号を供給するように構成されるループ・フィルタと、
を備えるデジタル位相ロック・ループ(DPLL:digital phase locked loop)
を備える装置。
[14]前記TDCは、
第1の入力信号及び第1の参照信号を受信し、前記第1の入力信号及び前記第1の参照信号間の位相差を表す第1の出力を供給するように構成される第1の遅延パスと、
第2の入力信号及び第2の参照信号を受信し、前記第2の入力信号及び前記第2の参照信号間の位相差を表す第2の出力を供給するように構成される第2の遅延パスと、
前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延するように構成される遅延ユニットと、
前記第1及び第2の遅延パスから前記第1及び第2の出力を受信し、前記入力信号及び前記参照信号間の前記位相差を供給するように構成される位相演算ユニットであって、前記第1及び第2の入力信号は、前記入力信号に基づいて導出され、前記第1及び第2の参照信号は、前記参照信号に基づいて導出される、前記位相演算ユニットと、
を備える
[13]の装置。
[15]前記DPLLは、前記オシレータからオシレータ信号を受信し、一つのオシレータ信号サイクル(one oscillator signal cycle)の分解能を有する粗い位相差(coarse phase difference)を供給するように構成される積算器(accumulator)を更に備え、前記エラー信号は、前記粗い位相差に更に基づいて導出される
[13]の装置。
[16]前記DPLLは、
前記オシレータからオシレータ信号に基づいて導出されるフィードバック信号及びクロック信号を受信し、前記入力信号として、前記フィードバック信号及び前記クロック信号の一方を前記TDCに供給し、前記参照信号として、前記フィードバック信号及び前記クロック信号の他方を前記TDCに供給するように構成される信号マルチプレクサ(signal multiplexer)を更に備える
[13]の装置。
[17]固定周波数を有するマスタ・クロックを生成するように構成されるマスタ・オシレータと、
前記マスタ・クロックを受信し、前記マスタ・クロックの固定周波数に基づいて決定されるコンフィギュラブル周波数(configurable frequency)を有するオシレータ信号を供給するように構成されたデジタル位相ロック・ループ(DPLL:digital phase locked loop)であって、前記DPLLは、入力信号及び参照信号を受信し、前記入力信号及び前記参照信号間の位相差(phase difference)を供給するように構成される時間デジタル変換器(TDC:time-to-digital converter)を備え、前記入力信号または前記参照信号は、前記マスタ・クロックに基づいて導出され、前記位相差は、一つのインバータ遅延(one inverter delay)よりも小さいインバータ遅延の分解能を有する、前記DPLLと、
を備えるワイヤレス・デバイス。
[18]前記DPLLから前記オシレータ信号で受信信号を受信し、ダウンコンバートするように構成されるレシーバを更に備える
[17]のワイヤレス・デバイス。
[19]前記DPLLから前記オシレータ信号でベースバンド信号を受信し、アップコンバートするように構成されるトランスミッタを更に備える
[17]のワイヤレス・デバイス。
[20]第1及び第2の遅延パスを有する時間デジタル変換器(TDC:time-to-digital converter)を動作する方法であって、
前記TDCの前記第1の遅延パスについて、第1の入力信号及び第1の参照信号間の位相差(phase difference)を表す第1の出力を生成することと、
前記TDCの前記第2の遅延パスについて、第2の入力信号及び第2の参照信号間の位相差を表す第2の出力を生成することと、
前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延することと、
を備える方法。
[21]前記遅延することは、
前記第1の参照信号に対して半分のインバータ遅延(one half inverter delay)で前記第2の参照信号を遅延することを備える
[20]の方法。
[22]前記遅延することは、
前記第1及び第2の参照信号を時間整列(time align)するために、第1の量で前記第1の参照信号を遅延することと、第2の量で前記第2の参照信号を遅延することと、
前記第1の参照信号に対して半分のインバータ遅延で前記第2の参照信号を遅延することと、
を備えている
[20]の方法。
[23]前記第1の出力を生成することは、
遅延入力信号のセットを得るために種々の量で前記第1の入力信号を遅延することと、
前記第1の出力についての出力信号のセットを得るために、前記第1の参照信号で遅延入力信号の前記セットをラッチすることと、
を備える
[20]の方法。
[24]前記第1及び第2の出力に基づいて、入力信号及び参照信号間の位相差を決定することを更に備え、
前記第1及び第2の入力信号は前記入力信号に基づいて導出され、前記第1及び第2の参照信号は前記参照信号に基づいて導出される
[20]の方法。
[25]前記第1及び第2の出力は、一つのインバータ遅延の分解能を有し、前記入力信号及び前記参照信号間の前記位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有する
[24]の装置。
[26]時間デジタル変換器(TDC:time-to-digital converter)の第1の遅延パスについて、第1の入力信号及び第1の参照信号間の位相差(phase difference)を表す第1の出力を生成する手段と、
前記TDCの第2の遅延パスについて、第2の入力信号及び第2の参照信号間の位相差を表す第2の出力を生成する手段と、
前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延する手段と、
を備える装置。
[27]遅延する手段は、前記第1の参照信号に対して、半分のインバータ遅延(one half inverter delay)で、前記第2の参照信号を遅延することを備える
[26]の装置。
[28]前記第1及び第2の出力に基づいて入力信号及び参照信号間の位相差を決定することを更に備え、
前記第1及び第2の入力信号は、前記入力信号に基づいて導出され、前記第1及び第2の参照信号は、前記参照信号に基づいて導出される
[26]の装置。
[29]前記第1及び第2の出力は、一つのインバータ遅延の分解能を有し、
前記入力信号及び前記参照信号間の前記位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有する
[28]の装置。
[30]第1及び第2の遅延パスを有する時間デジタル変換器(TDC:time-to-digital converter)を校正する方法であって、
前記第1の遅延パスについて、第1の入力信号で第1の参照信号を時間整列(time align)するために、前記第1の遅延パスについて、前記第1の参照信号の遅延を調整することと、
前記第2の遅延パスについて、第2の入力信号で第2の参照信号を時間整列するために、前記第2の遅延パスについて、前記第2の参照信号の遅延を調整することと、
を備える方法。
[31]前記第1及び第2の参照信号のそれぞれの前記遅延は、一つのインバータ遅延(one inverter delay)よりも少ない単位で調整される
[30]の方法。
[32]前記第2の参照信号についての一つの追加インバータ遅延(one additional inverter delay)を得るために、前記第2の参照信号の前記遅延を更に調整することと、
前記第2の入力信号で前記第2の参照信号を時間整列するための前記遅延、及び前記第2の参照信号について一つの追加インバータ遅延を得る為の前記遅延に基づいて、前記第2の参照信号について、半分のインバータ遅延(one half inverter delay)を決定することと、
前記第1の参照信号に対して半分のインバータ遅延で、前記第2の参照信号を遅延するために、前記TDCを構成することと、
を更に備える[30]の方法。
[33]前記第2の参照信号の前記遅延を調整することは、
前記第2の遅延パスから1よりも大きいN個の出力信号を受信することと、
1またはそれ以上のL個の連続した出力信号を識別し、第1の出力信号で開始し、第1の論理値を有することと、
第(L+1)番目の出力信号が第2の論理値から前記第1の論理値に反転するまで、前記第2の参照信号の前記遅延を調整することと、
を備える
[32]の方法。
[34]前記第2の参照信号の前記遅延を更に調整することは、
第(L+2)番目の出力信号が前記第2の論理値から前記第1の論理値に反転するまで、前記第2の参照信号の前記遅延を更に調整することを備える
[33]の方法。
[35]第1の遅延パスについて、第1の入力信号で第1の参照信号を時間整列(time align)するために、時間デジタル変換器(TDC:time-to-digital converter)の前記第1の遅延パスについて、第1の参照信号間の遅延を調整する手段と、
第2の遅延パスについて、第2の入力信号で第2の参照信号を時間整列するために、前記TDCの前記第2の遅延パスについて、第2の参照信号間の遅延を調整する手段と、
を備える装置。
[36]前記第2の参照信号についての一つの追加インバータ遅延(one additional inverter delay)を得るために、前記第2の参照信号の前記遅延を更に調整する手段と、
前記第2の入力信号で前記第2の参照信号を時間整列するための前記遅延、及び前記第2の参照信号について一つの追加インバータ遅延を得る為の前記遅延に基づいて、前記第2の参照信号について、半分のインバータ遅延(one half inverter delay)を決定する手段と、
前記第1の参照信号に対して半分のインバータ遅延で、前記第2の参照信号を遅延するために、前記TDCを構成する手段と、
を更に備える[35]の装置。
[37]前記第2の参照信号の前記遅延を調整する手段は、
前記第2の遅延パスから1よりも大きいN個の出力信号を受信する手段と、
1またはそれ以上のL個の連続した出力信号を識別し、第1の出力信号で開始し、第1の論理値を有する手段と、
第(L+1)番目の出力信号が第2の論理値から前記第1の論理値に反転するまで、前記第2の参照信号の前記遅延を調整する手段と、
を備える
[36]の装置。
[38]前記第2の参照信号の前記遅延を更に調整する手段は、
第(L+2)番目の出力信号が前記第2の論理値から前記第1の論理値に反転するまで、前記第2の参照信号の前記遅延を更に調整する手段を備える
[37]の装置。
[39]コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、
コンピュータ読み取り可能な媒体は、
第1の遅延パスについて、第1の入力信号で第1の参照信号を時間整列(time align)するために、少なくとも一つのコンピュータに、時間デジタル変換器(TDC:time-to-digital converter)の前記第1の遅延パスについての第1の参照信号の遅延を調整させるコードと、
第2の遅延パスについて、第2の入力信号で第2の参照信号を時間整列するために、前記少なくとも一つのコンピュータに、前記TDCの前記第2の遅延パスについての第2の参照信号の遅延を調整させるコードと、
前記第2の参照信号について一つの追加のインバータ遅延を得る為に、前記少なくとも一つのコンピュータに、前記第2の参照信号の前記遅延を更に調整させるコードと、
前記少なくとも一つのコンピュータに、第2の入力信号で第2の参照信号を時間整列(time align)するための前記遅延、及び前記第2の参照信号についての一つの追加のインバータ遅延を得るための前記遅延に基づいて前記第2の参照信号についての半分のインバータ遅延(one half inverter delay)を決定させるコードと、
前記少なくとも一つのコンピュータに、前記第1の参照信号に対して半分のインバータ遅延によって前記第2の参照信号を遅延するようにTDCを構成させるコード
を備えるコンピュータ・プログラム製品。
Claims (39)
- 第1の入力信号及び第1の参照信号を受信し、前記第1の入力信号及び前記第1の参照信号間の位相差(phase difference)を示す第1の出力を供給するように構成される第1の遅延パスと、
第2の入力信号及び第2の参照信号を受信し、前記第2の入力信号及び前記第2の参照信号間の位相差を示す第2の出力を供給するように構成される第2の遅延パスと、
前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延するように構成される遅延ユニットと、
を備える装置。 - 前記遅延ユニットは、前記第1の参照信号を受信し、前記第2の参照信号として遅延された第1の参照信号を供給するように構成され、
前記第2の遅延パスは、前記第2の入力信号として前記第1の入力信号を受信するように構成される
請求項1の装置。 - 前記遅延ユニットは、前記第1の入力信号を受信し、前記第2の入力信号として遅延された第1の入力信号を供給するように構成され、
前記第2の遅延パスは、前記第2の参照信号として前記第1の参照信号を受信するように構成される
請求項1の装置。 - 前記遅延ユニットは、参照信号を受信し、前記第1の参照信号として第1の量によって遅延される参照信号を供給し、前記第2の参照信号として第2の量によって遅延される参照信号を供給するように構成され得る
請求項1の装置。 - 前記遅延ユニットは、前記第1の参照信号に対して半分のインバータ遅延(one half inverter delay)で前記第2の参照信号を遅延するように構成される
請求項1の装置。 - 前記遅延ユニットは、
前記第1の入力信号または前記第1の参照信号に固定遅延を供給し、前記第2の入力信号または前記第2の参照信号に可変遅延を供給するように構成される第1の遅延ブロックを備える
請求項1の装置。 - 前記遅延ユニットは、
前記第1の遅延ブロックに結合され、前記第1の入力信号または前記第1の参照信号に可変遅延を供給し、前記第2の入力信号または前記第2の参照信号に固定遅延を供給するように構成される第2の遅延ブロックを更に備える
請求項6の装置。 - 前記遅延ユニットは、
並列に結合される複数の遅延セルを備え、各遅延セルは第1の信号パス及び第2の信号パスを含み、前記複数の遅延セルについての第1の信号パスは均等な遅延を供給し、前記複数の遅延セルについての第2の信号パスは種々の遅延を供給し、前記複数の遅延セルの一つは、前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延するように選択される
請求項1の装置。 - 前記第1の遅延パスは、
直列に結合され、前記第1の入力信号を受信するように構成されるインバータの第1のセットと、
前記インバータの第1のセットに結合され、前記第1の参照信号を受信し、前記第1の出力についての出力信号のセットを供給するフリップ・フロップのセットと、
を備える
請求項1の装置。 - 前記第1の遅延パスは、直列に結合され、反転された第1の入力信号を受信するように構成されるインバータの第2のセットを更に備え、前記フリップ・フロップのセットは、更に前記インバータの第2のセットに結合され、各フリップ・フロップは前記インバータの第1及び第2のセットからそれぞれの差動入力信号を受信する
請求項9の装置。 - 前記第1及び第2の遅延パスから前記第1及び第2の出力を受信し、入力信号及び参照信号間の位相差を供給するように構成される位相演算ユニットを更に備え、
前記第1及び第2の入力信号は前記入力信号に基づいて導出され、前記第1及び第2の参照信号は、前記参照信号に基づいて導出される
請求項1の装置。 - 前記第1及び第2の遅延パスからの前記第1及び第2の出力は、一つのインバータ遅延(one inverter delay)の分解能を有し、前記位相演算ユニットからの前記位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有する
請求項11の装置。 - 入力信号及び参照信号を受信し、前記入力信号及び前記参照信号間の位相差(phase difference)を供給するように構成される時間デジタル変換器(TDC:time-to-digital converter)であって、前記位相差は一つのインバータ遅延(one inverter delay)よりも小さいインバータ遅延の分解能を有する、前記時間デジタル変換器と、
前記TDCからの前記位相差に基づいて導出されるエラー信号を受信し、オシレータについての制御信号を供給するように構成されるループ・フィルタと、
を備えるデジタル位相ロック・ループ(DPLL:digital phase locked loop)
を備える装置。 - 前記TDCは、
第1の入力信号及び第1の参照信号を受信し、前記第1の入力信号及び前記第1の参照信号間の位相差を表す第1の出力を供給するように構成される第1の遅延パスと、
第2の入力信号及び第2の参照信号を受信し、前記第2の入力信号及び前記第2の参照信号間の位相差を表す第2の出力を供給するように構成される第2の遅延パスと、
前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延するように構成される遅延ユニットと、
前記第1及び第2の遅延パスから前記第1及び第2の出力を受信し、前記入力信号及び前記参照信号間の前記位相差を供給するように構成される位相演算ユニットであって、前記第1及び第2の入力信号は、前記入力信号に基づいて導出され、前記第1及び第2の参照信号は、前記参照信号に基づいて導出される、前記位相演算ユニットと、
を備える
請求項13の装置。 - 前記DPLLは、前記オシレータからオシレータ信号を受信し、一つのオシレータ信号サイクル(one oscillator signal cycle)の分解能を有する粗い位相差(coarse phase difference)を供給するように構成される積算器(accumulator)を更に備え、前記エラー信号は、前記粗い位相差に更に基づいて導出される
請求項13の装置。 - 前記DPLLは、
前記オシレータからオシレータ信号に基づいて導出されるフィードバック信号及びクロック信号を受信し、前記入力信号として、前記フィードバック信号及び前記クロック信号の一方を前記TDCに供給し、前記参照信号として、前記フィードバック信号及び前記クロック信号の他方を前記TDCに供給するように構成される信号マルチプレクサ(signal multiplexer)を更に備える
請求項13の装置。 - 固定周波数を有するマスタ・クロックを生成するように構成されるマスタ・オシレータと、
前記マスタ・クロックを受信し、前記マスタ・クロックの固定周波数に基づいて決定されるコンフィギュラブル周波数(configurable frequency)を有するオシレータ信号を供給するように構成されたデジタル位相ロック・ループ(DPLL:digital phase locked loop)であって、前記DPLLは、入力信号及び参照信号を受信し、前記入力信号及び前記参照信号間の位相差(phase difference)を供給するように構成される時間デジタル変換器(TDC:time-to-digital converter)を備え、前記入力信号または前記参照信号は、前記マスタ・クロックに基づいて導出され、前記位相差は、一つのインバータ遅延(one inverter delay)よりも小さいインバータ遅延の分解能を有する、前記DPLLと、
を備えるワイヤレス・デバイス。 - 前記DPLLから前記オシレータ信号で受信信号を受信し、ダウンコンバートするように構成されるレシーバを更に備える
請求項17のワイヤレス・デバイス。 - 前記DPLLから前記オシレータ信号でベースバンド信号を受信し、アップコンバートするように構成されるトランスミッタを更に備える
請求項17のワイヤレス・デバイス。 - 第1及び第2の遅延パスを有する時間デジタル変換器(TDC:time-to-digital converter)を動作する方法であって、
前記TDCの前記第1の遅延パスについて、第1の入力信号及び第1の参照信号間の位相差(phase difference)を表す第1の出力を生成することと、
前記TDCの前記第2の遅延パスについて、第2の入力信号及び第2の参照信号間の位相差を表す第2の出力を生成することと、
前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延することと、
を備える方法。 - 前記遅延することは、
前記第1の参照信号に対して半分のインバータ遅延(one half inverter delay)で前記第2の参照信号を遅延することを備える
請求項20の方法。 - 前記遅延することは、
前記第1及び第2の参照信号を時間整列(time align)するために、第1の量で前記第1の参照信号を遅延することと、第2の量で前記第2の参照信号を遅延することと、
前記第1の参照信号に対して半分のインバータ遅延で前記第2の参照信号を遅延することと、
を備えている
請求項20の方法。 - 前記第1の出力を生成することは、
遅延入力信号のセットを得るために種々の量で前記第1の入力信号を遅延することと、
前記第1の出力についての出力信号のセットを得るために、前記第1の参照信号で遅延入力信号の前記セットをラッチすることと、
を備える
請求項20の方法。 - 前記第1及び第2の出力に基づいて、入力信号及び参照信号間の位相差を決定することを更に備え、
前記第1及び第2の入力信号は前記入力信号に基づいて導出され、前記第1及び第2の参照信号は前記参照信号に基づいて導出される
請求項20の方法。 - 前記第1及び第2の出力は、一つのインバータ遅延の分解能を有し、前記入力信号及び前記参照信号間の前記位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有する
請求項24の装置。 - 時間デジタル変換器(TDC:time-to-digital converter)の第1の遅延パスについて、第1の入力信号及び第1の参照信号間の位相差(phase difference)を表す第1の出力を生成する手段と、
前記TDCの第2の遅延パスについて、第2の入力信号及び第2の参照信号間の位相差を表す第2の出力を生成する手段と、
前記第1の入力信号に対して前記第2の入力信号を遅延する、または前記第1の参照信号に対して前記第2の参照信号を遅延する手段と、
を備える装置。 - 遅延する手段は、前記第1の参照信号に対して、半分のインバータ遅延(one half inverter delay)で、前記第2の参照信号を遅延することを備える
請求項26の装置。 - 前記第1及び第2の出力に基づいて入力信号及び参照信号間の位相差を決定することを更に備え、
前記第1及び第2の入力信号は、前記入力信号に基づいて導出され、前記第1及び第2の参照信号は、前記参照信号に基づいて導出される
請求項26の装置。 - 前記第1及び第2の出力は、一つのインバータ遅延の分解能を有し、
前記入力信号及び前記参照信号間の前記位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有する
請求項28の装置。 - 第1及び第2の遅延パスを有する時間デジタル変換器(TDC:time-to-digital converter)を校正する方法であって、
前記第1の遅延パスについて、第1の入力信号で第1の参照信号を時間整列(time align)するために、前記第1の遅延パスについて、前記第1の参照信号の遅延を調整することと、
前記第2の遅延パスについて、第2の入力信号で第2の参照信号を時間整列するために、前記第2の遅延パスについて、前記第2の参照信号の遅延を調整することと、
を備える方法。 - 前記第1及び第2の参照信号のそれぞれの前記遅延は、一つのインバータ遅延(one inverter delay)よりも少ない単位で調整される
請求項30の方法。 - 前記第2の参照信号についての一つの追加インバータ遅延(one additional inverter delay)を得るために、前記第2の参照信号の前記遅延を更に調整することと、
前記第2の入力信号で前記第2の参照信号を時間整列するための前記遅延、及び前記第2の参照信号について一つの追加インバータ遅延を得る為の前記遅延に基づいて、前記第2の参照信号について、半分のインバータ遅延(one half inverter delay)を決定することと、
前記第1の参照信号に対して半分のインバータ遅延で、前記第2の参照信号を遅延するために、前記TDCを構成することと、
を更に備える請求項30の方法。 - 前記第2の参照信号の前記遅延を調整することは、
前記第2の遅延パスから1よりも大きいN個の出力信号を受信することと、
1またはそれ以上のL個の連続した出力信号を識別し、第1の出力信号で開始し、第1の論理値を有することと、
第(L+1)番目の出力信号が第2の論理値から前記第1の論理値に反転するまで、前記第2の参照信号の前記遅延を調整することと、
を備える
請求項32の方法。 - 前記第2の参照信号の前記遅延を更に調整することは、
第(L+2)番目の出力信号が前記第2の論理値から前記第1の論理値に反転するまで、前記第2の参照信号の前記遅延を更に調整することを備える
請求項33の方法。 - 第1の遅延パスについて、第1の入力信号で第1の参照信号を時間整列(time align)するために、時間デジタル変換器(TDC:time-to-digital converter)の前記第1の遅延パスについて、第1の参照信号間の遅延を調整する手段と、
第2の遅延パスについて、第2の入力信号で第2の参照信号を時間整列するために、前記TDCの前記第2の遅延パスについて、第2の参照信号間の遅延を調整する手段と、
を備える装置。 - 前記第2の参照信号についての一つの追加インバータ遅延(one additional inverter delay)を得るために、前記第2の参照信号の前記遅延を更に調整する手段と、
前記第2の入力信号で前記第2の参照信号を時間整列するための前記遅延、及び前記第2の参照信号について一つの追加インバータ遅延を得る為の前記遅延に基づいて、前記第2の参照信号について、半分のインバータ遅延(one half inverter delay)を決定する手段と、
前記第1の参照信号に対して半分のインバータ遅延で、前記第2の参照信号を遅延するために、前記TDCを構成する手段と、
を更に備える請求項35の装置。 - 前記第2の参照信号の前記遅延を調整する手段は、
前記第2の遅延パスから1よりも大きいN個の出力信号を受信する手段と、
1またはそれ以上のL個の連続した出力信号を識別し、第1の出力信号で開始し、第1の論理値を有する手段と、
第(L+1)番目の出力信号が第2の論理値から前記第1の論理値に反転するまで、前記第2の参照信号の前記遅延を調整する手段と、
を備える
請求項36の装置。 - 前記第2の参照信号の前記遅延を更に調整する手段は、
第(L+2)番目の出力信号が前記第2の論理値から前記第1の論理値に反転するまで、前記第2の参照信号の前記遅延を更に調整する手段を備える
請求項37の装置。 - コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、
コンピュータ読み取り可能な媒体は、
第1の遅延パスについて、第1の入力信号で第1の参照信号を時間整列(time align)するために、少なくとも一つのコンピュータに、時間デジタル変換器(TDC:time-to-digital converter)の前記第1の遅延パスについての第1の参照信号の遅延を調整させるコードと、
第2の遅延パスについて、第2の入力信号で第2の参照信号を時間整列するために、前記少なくとも一つのコンピュータに、前記TDCの前記第2の遅延パスについての第2の参照信号の遅延を調整させるコードと、
前記第2の参照信号について一つの追加のインバータ遅延を得る為に、前記少なくとも一つのコンピュータに、前記第2の参照信号の前記遅延を更に調整させるコードと、
前記少なくとも一つのコンピュータに、第2の入力信号で第2の参照信号を時間整列(time align)するための前記遅延、及び前記第2の参照信号についての一つの追加のインバータ遅延を得るための前記遅延に基づいて前記第2の参照信号についての半分のインバータ遅延(one half inverter delay)を決定させるコードと、
前記少なくとも一つのコンピュータに、前記第1の参照信号に対して半分のインバータ遅延によって前記第2の参照信号を遅延するようにTDCを構成させるコード
を備えるコンピュータ・プログラム製品。
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