JP2010050529A - パルス位相差検出回路及びこれを用いたa/d変換回路 - Google Patents
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Abstract
【解決手段】本発明の一態様は、それぞれが等しい遅延量を有する複数の遅延ユニットが直列接続され、入力された第1のパルス信号を遅延して第2のパルス信号として出力する第1の遅延回路と、それぞれが前記遅延量を有する複数の遅延ユニットが直列接続され、且つ、第2のパルス信号が入力される第2の遅延回路と、前記第2のパルス信号に対する遅延量を調整して第3のパルス信号として前記第1の遅延回路に再度入力する第1の遅延調整回路と、前記第3のパルス信号が伝送する前記第1の遅延回路の各遅延ユニットの出力と前記第2のパルス信号が伝送する前記第2の遅延回路の各遅延ユニットの出力とに基づいて、前記第1のパルス信号のパルス到達位置を検出するパルス到達位置検出回路と、を備えることを特徴とするパルス位相差検出回路である。
【選択図】図1
Description
それぞれが等しい遅延量を有する複数の遅延ユニットが直列接続され、入力された第1のパルス信号を遅延して第2のパルス信号として出力する第1の遅延回路と、
それぞれが前記遅延量を有する複数の遅延ユニットが直列接続され、且つ、第2のパルス信号が入力される第2の遅延回路と、
前記第2のパルス信号に対する遅延量を調整して第3のパルス信号として前記第1の遅延回路に再度入力する第1の遅延調整回路と、
前記第3のパルス信号が伝送する前記第1の遅延回路の各遅延ユニットの出力と前記第2のパルス信号が伝送する前記第2の遅延回路の各遅延ユニットの出力とに基づいて、前記第1のパルス信号のパルス到達位置を検出するパルス到達位置検出回路と、を備えることを特徴とするパルス位相差検出回路である。
本発明では、第1の遅延回路を、遅延時間を稼ぐための遅延ユニットとして利用するとともに、パルス位相差検出用の遅延ユニットとしても利用することができる。そのため、ADCのサンプリング時間が短くなり、高ビットであっても高速動作が可能となる。
アナログ入力信号の電圧レベルに応じて変化する等しい遅延量を有する複数の遅延ユニットが直列接続され、且つ、入力された第1のパルス信号を遅延して第2のパルス信号として出力する第1の遅延回路と、
前記第1の遅延回路の遅延ユニットと等しい遅延量を有する複数の遅延ユニットが直列接続され、且つ、前記第1の遅延回路を伝送した前記第1のパルス信号を第2のパルス信号として入力する第2の遅延回路と、
前記第2のパルス信号に対する遅延量を調整して第3のパルス信号として前記第1の遅延回路に再度入力する第1の遅延調整回路と、
前記第3のパルス信号が伝送する前記第1の遅延回路の各遅延ユニットの出力と前記第2のパルス信号が伝送する前記第2の遅延回路の各遅延ユニットの出力とに基づいて、前記第1のパルス信号のパルス到達位置を検出する第1のパルス到達位置検出回路と、
前記第1のパルス信号のパルス到達位置に基づき前記アナログ入力信号を示すデジタルデータを生成するデジタルデータ生成回路と、を備えることを特徴とするA/D変換回路である。
以下、図面を参照して本発明の実施形態について説明する。図1は、実施の形態1に係るパルス位相差検出回路を用いたADCの回路図である。図1に示すように、実施の形態1に係るADCは、パルス位相差検出回路101、レベルシフト回路102、パルスエッジ検出回路103、バイナリ・エンコーダ104を備える。
最後に、パルス信号PinをHighに戻して動作を停止させる。
次に、他の実施の形態について説明する。図4に本発明の実施の形態2に係るADCの回路図である。実施の形態1と同一の構成要素は、同一の符号を付し、適宜その説明を省略する。図4に示すように、実施の形態2に係るADCでは、図1におけるANDゲートを、NORゲートと置換したパルスエッジ検出回路203を備える。その他の構成は、実施の形態1と同様である。
次に、他の実施の形態について説明する。図5及び6は、本発明の実施の形態3に係るパルス位相差検出回路の回路図及びこれを用いたADCのブロック図である。実施の形態1と同一の構成要素は、同一の符号を付し、適宜その説明を省略する。
また、デジタルデータMは演算器1に入力される。演算器1は、レジスタに格納されているデータaに基づいて、H+M−2aを計算し、その結果をデータAとして出力する。ここで、データaはM=Nとなる場合の値、Hは高電位測定用ADC及び低電位測定用ADC入力電圧の上限値である。
また、デジタルデータNは演算器2に入力される。演算器2はH−Nを計算し、その結果をデータCとして出力する。
102、102L、102H レベルシフト回路
103、103L、103H パルスエッジ検出回路
104、104L、104H バイナリ・エンコーダ
105 遅延調整回路
I0〜I2x+1 インバータ
FF0〜FFx Dフリップフロップ
AG0〜AGx−1 ANDゲート
NG、NG0〜NGx−1 NORゲート
DU 遅延ユニット
DC1、DC2 遅延回路
Claims (13)
- それぞれが等しい遅延量を有する複数の遅延ユニットが直列接続され、入力された第1のパルス信号を遅延して第2のパルス信号として出力する第1の遅延回路と、
それぞれが前記遅延量を有する複数の遅延ユニットが直列接続され、且つ、第2のパルス信号が入力される第2の遅延回路と、
前記第2のパルス信号に対する遅延量を調整して第3のパルス信号として前記第1の遅延回路に再度入力する第1の遅延調整回路と、
前記第3のパルス信号が伝送する前記第1の遅延回路の各遅延ユニットの出力と前記第2のパルス信号が伝送する前記第2の遅延回路の各遅延ユニットの出力とに基づいて、前記第1のパルス信号のパルス到達位置を検出するパルス到達位置検出回路と、を備えることを特徴とするパルス位相差検出回路。 - 前記第3のパルス信号が伝送する前記第1の遅延回路の所定の遅延ユニットの出力と、前記第2のパルス信号が伝送する前記第2の遅延回路の所定の遅延ユニットの出力との遅延差は、前記遅延ユニットの遅延量の半分であることを特徴とする請求項1に記載のパルス位相差検出回路。
- 前記パルス到達位置検出回路は、位置検出用パルスに応じて、前記第1および第2の遅延回路の各遅延ユニットの出力をラッチする複数のラッチ回路からなることを特徴とする請求項1又は2に記載のパルス位相差検出回路。
- アナログ入力信号の電圧レベルに応じて変化する等しい遅延量を有する複数の遅延ユニットが直列接続され、且つ、入力された第1のパルス信号を遅延して第2のパルス信号として出力する第1の遅延回路と、
前記第1の遅延回路の遅延ユニットと等しい遅延量を有する複数の遅延ユニットが直列接続され、且つ、前記第1の遅延回路を伝送した前記第1のパルス信号を第2のパルス信号として入力する第2の遅延回路と、
前記第2のパルス信号に対する遅延量を調整して第3のパルス信号として前記第1の遅延回路に再度入力する第1の遅延調整回路と、
前記第3のパルス信号が伝送する前記第1の遅延回路の各遅延ユニットの出力と前記第2のパルス信号が伝送する前記第2の遅延回路の各遅延ユニットの出力とに基づいて、前記第1のパルス信号のパルス到達位置を検出する第1のパルス到達位置検出回路と、
前記第1のパルス信号のパルス到達位置に基づき前記アナログ入力信号を示すデジタルデータを生成するデジタルデータ生成回路と、を備えることを特徴とするA/D変換回路。 - 前記第3のパルス信号が伝送する前記第1の遅延回路の所定の遅延ユニットの出力と、前記第2のパルス信号が伝送する前記第2の遅延回路の所定の遅延ユニットの出力との遅延差は、前記遅延ユニットの遅延量の半分であることを特徴とする請求項4に記載のA/D変換回路。
- 前記第1のパルス到達位置検出回路は、位置検出用パルスに応じて、前記第1および第2の遅延回路の各遅延ユニットの出力をラッチする複数のラッチ回路からなることを特徴とする請求項4又は5に記載のA/D変換回路。
- 前記第1の遅延回路の遅延ユニットと等しい遅延量を有する複数の遅延ユニットを直列接続し、且つ、前記第1のパルス信号を遅延して第4のパルス信号として出力する第3の遅延回路と、
前記第1の遅延回路の遅延ユニットと等しい遅延量を有する複数の遅延ユニットを直列接続し、且つ、前記第4のパルス信号が入力される第4の遅延回路と、
前記第4のパルス信号に対する遅延量を調整して第5のパルス信号として前記第3の遅延回路に再度入力する第2の遅延調整回路と、
前記第5のパルス信号が伝送する前記第3の遅延回路の各遅延ユニットの出力と前記第4のパルス信号が伝送する前記第4の遅延回路の各遅延ユニットの出力とに基づいて前記第1のパルス信号のパルス到達位置を検出する第2のパルス到達位置検出回路と、を備え、
前記第1および第2の遅延回路の遅延ユニットの遅延量は前記アナログ入力信号と第1の基準電圧信号との電位差に基づいて決定され、前記第3および第4の遅延回路の遅延ユニットの遅延量は前記第1の基準信号とは異なる第2の基準信号と前記アナログ入力信号との電位差に基づいて決定されることを特徴とする請求項4〜6のいずれか一項に記載のA/D変換回路。 - 前記ラッチ回路がフリップフロップであることを特徴とする請求項6に記載のA/D変換回路。
- 前記第1のパルス到達位置検出回路は、異なる2つのフリップフロップのそれぞれから出力された2つの信号が入力される複数のANDゲートを備えることを特徴とする請求項8に記載のA/D変換回路。
- 前記第1のパルス到達位置検出回路は、異なる2つのフリップフロップからそれぞれから出力された2つの信号が入力される複数のNORゲートを備えることを特徴とする請求項8に記載のA/D変換回路。
- 前記遅延ユニットは、直列に接続された2つのインバータからなることを特徴とする請求項4〜10のいずれか一項に記載のA/D変換回路。
- 前記遅延ユニットを構成する2つのインバータの遅延量が互いに等しいことを特徴とする請求項11に記載のA/D変換回路。
- 前記第2の遅延回路の最後端にダミーのインバータを備えることを特徴とする請求項4〜12のいずれか一項に記載のA/D変換回路。
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