JP2000243089A - デコーダ回路及びデコード方法 - Google Patents

Abstract

(57)【要約】 【課題】 デコーダ回路選択信号線にかかる負荷を低減
し、更にデコーダ回路を構成する論理回路の段数を削減
するデコーダ回路及びデコード方法を提供することを目
的とする。 【解決手段】 デコーダ回路を選択する選択信号を検出
する検出手段４１と、クロック信号を供給するクロック
信号供給手段４２と、検出手段４１が選択信号を検出す
ると、クロック信号のタイミングでワード線信号を出力
するワード線信号出力手段４３，４４，４８，４９と、
その検出手段が選択信号を検出しないと、ワード線信号
を所定のレベルに調整する調整手段５０とを有すること
により、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デコーダ回路及び
デコード方法に係り、特に、半導体集積回路に含まれる
デコーダ回路及びデコード方法に関する。

【０００２】

【従来の技術】近年、半導体記憶装置等の半導体集積回
路はデバイスが微細化され、搭載されるメモリの記憶容
量は年々増加している。したがって、半導体集積回路は
更なる高速化を実現するために、メモリセル（Ｍｅｍｏ
ｒｙ Ｃｅｌｌ：以下、ＭＣという）の縮小化と共にＭ
Ｃ周辺の回路の縮小化及び高速化が必要である。

【０００３】例えば、ＭＣ周辺の回路の一例について図
１を利用して説明する。図１は、ＭＣ周辺の回路の一例
の説明図を示す。図１のデコーダ回路３０−１〜３０−
ｎは、アドレスデコーダ１０から供給されるデコーダ回
路選択信号とクロックバッファ２０から供給されるクロ
ック信号とに基づいて選択され、ワード線信号ＷＬ０〜
ＷＬｎを発生する。

【０００４】アドレスデコーダ１０は、図示しない外部
から供給されるメモリアドレス信号Ａ０〜Ａｍを供給さ
れ、そのメモリアドレス信号Ａ０〜Ａｍに基づいてデコ
ーダ回路選択信号を生成する。例えば、メモリアドレス
信号がデコーダ回路３０−１から出力されるワード線Ｗ
Ｌ０により制御されるメモリアドレスを示す場合、デコ
ーダ回路３０−１を選択するデコーダ回路選択信号を生
成する。

【０００５】次に、デコーダ回路３０−１〜３０−ｎに
ついて図２を利用して説明する。図２は、デコ−ダ回路
の一例の構成図を示す。デコーダ回路３０−１〜３０−
ｎは、ＮＡＮＤ回路３１，ＮＯＴ回路３２〜３４を含む
構成である。ＮＡＮＤ回路３１は二つのデコーダ回路選
択信号とクロック信号とを供給され、例えばその供給さ
れる信号が全てＨｉｇｈのときＮＯＴ回路３４からＨｉ
ｇｈのワード線信号を出力していた。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
デコーダ回路はＭＣ容量の増加に伴い、そのデコーダ回
路を選択するデコーダ回路選択信号線にかかる負荷が増
大するという問題があった。さらに、半導体集積回路は
更なる高速化を実現するために、ＭＣの縮小化と共にＭ
Ｃ周辺の回路の縮小化及び高速化が必要であり、特にデ
コーダ回路の縮小か望まれる。

【０００７】本発明は、上記の点に鑑みなされたもの
で、デコーダ回路選択信号線にかかる負荷を低減し、更
にデコーダ回路を構成する論理回路の段数を削減するデ
コーダ回路及びデコード方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１記載の本発明は、半導体集積回路を
構成するデコーダ回路において、そのデコーダ回路を選
択する選択信号を検出する検出手段と、クロック信号を
供給するクロック信号供給手段と、前記検出手段が前記
選択信号を検出すると、前記クロック信号のタイミング
でワード線信号を出力するワード線信号出力手段とを有
することを特徴とする。

【０００９】このように、検出手段及びクロック信号供
給手段を別々に設けることにより、デコーダ回路にかか
る負荷を減少することが可能となる。また、請求項２記
載の本発明は、前記ワード線信号出力手段は、Ｐ型ＭＯ
ＳトランジスタとＮ型ＭＯＳトランジスタとを含み、そ
のＰ型ＭＯＳトランジスタを制御する制御信号とＮ型Ｍ
ＯＳトランジスタを制御する制御信号とが分離されてい
ることを特徴とする。

【００１０】このように、Ｐ型ＭＯＳトランジスタを制
御する制御信号とＮ型ＭＯＳトランジスタを制御する制
御信号とが分離されていることにより、Ｐ型ＭＯＳトラ
ンジスタで駆動することが可能となる。したがって、ワ
ード線信号の選択処理を高速化することが可能となる。
また、請求項３記載の本発明は、前記検出手段は、ＮＯ
Ｒ論理回路で構成されることを特徴とする。

【００１１】このように、前記検出手段をＮＯＲ論理回
路で構成することにより、微小トランジスタで構成され
るＮＯＲ論理回路を利用することが可能となり、デコー
ダ回路にかかる負荷を減少することが可能となる。した
がって、デコーダ回路を構成する論理回路の段数を削減
することが可能となる。また、請求項４記載の本発明
は、前記ワード線信号出力手段は、前記検出手段がその
デコーダ回路を選択する選択信号を検出すると、前記ワ
ード線信号の出力を指示する第一制御手段と、前記クロ
ック信号のタイミングで前記ワード線信号の出力を指示
する第二制御手段と、前記第一制御手段及び第二制御手
段の指示に基づいて前記ワード線信号を出力する出力手
段とを有することを特徴とする。

【００１２】このように、ワード線信号出力手段は、選
択信号の検出時に、ワード線信号の出力を指示する第一
制御手段と、クロック信号のタイミングでワード線信号
の出力を指示する第二制御手段と、第一制御手段及び第
二制御手段の指示に基づいてワード線信号を出力する出
力手段とを有することにより、デコーダ回路にかかる負
荷を減少しつつ、適切なワード線信号を出力することが
可能となる。

【００１３】また、請求項５記載の本発明は、前記調整
手段は第一のＮ型ＭＯＳトランジスタで構成されること
を特徴とする。このように、調整手段をＮ型ＭＯＳトラ
ンジスタで構成することにより、デコーダ回路が選択さ
れていないときに、ワード線信号出力手段から出力され
る信号がフローティング状態にならないようにＬｏｗの
信号に調整することが可能である。

【００１４】例えば、デコーダ回路が選択されていない
とき、ワード線信号出力手段から出力される信号が所定
のレベルとなるようにＮ型ＭＯＳトランジスタの状態を
制御することが可能である。また、同じ回路内で使用さ
れる他のＮ型又はＰ型ＭＯＳトランジスタより小さいサ
イズのＮ型ＭＯＳトランジスタを調整手段として使用す
れば、常にワード線信号出力手段から出力される信号を
調整していたとしても問題が生じない。

【００１５】また、請求項６記載の本発明は、前記検出
手段が前記選択信号を検出しないと、前記ワード線信号
を所定のレベルに調整する調整手段を更に有することを
特徴とする。このように、検出手段が選択信号を検出し
ていないとき、すなわちデコーダ回路が選択されていな
いときに、調整手段によりワード線信号出力手段から出
力される信号がフローティング状態にならないように調
整することが可能である。

【００１６】また、請求項７記載の本発明は、半導体集
積回路を構成するデコーダ回路において、そのデコーダ
回路を選択する選択信号を検出するＮＯＲ論理回路と、
供給されるクロック信号を反転して出力するＮＯＴ論理
回路と、前記選択信号が検出されると、動作状態となる
第一のＰ型ＭＯＳトランジスタと、前記ＮＯＴ論理回路
から出力されるクロック信号のタイミングで動作状態又
は停止状態となる第二のＮ型ＭＯＳトランジスタとで構
成され、前記選択信号が検出されると、前記第一のＰ型
ＭＯＳトランジスタ及び第二のＮ型ＭＯＳトランジスタ
の状態に基づいてワード線信号を出力することを特徴と
する。

【００１７】このように、ＮＯＲ論理回路，ＮＯＴ論理
回路，第一のＰ型ＭＯＳトランジスタ，及び第二のＮ型
ＭＯＳトランジスタを別々に設けることで、デコーダ回
路にかかる負荷を減少することが可能となる。また、Ｎ
ＯＲ論理回路で構成することにより、微小トランジスタ
で構成されるＮＯＲ論理回路を利用することが可能とな
り、デコーダ回路にかかる負荷を減少することが可能と
なる。したがって、デコーダ回路を構成する論理回路の
段数を削減することが可能となる。

【００１８】また、請求項８記載の本発明は、前記選択
信号が検出されないときに、ワード線信号を所定のレベ
ルに調整する第一のＮ型ＭＯＳトランジスタを更に有す
ることを特徴とする。このように、ＮＯＲ論理回路が選
択信号を検出していないとき、すなわちデコーダ回路が
選択されていないときに、第一のＮ型ＭＯＳトランジス
タによりワード線信号がフローティング状態にならない
ように調整することが可能である。

【００１９】また、請求項９記載の本発明は、半導体集
積回路を構成するデコーダ回路において、そのデコーダ
回路を選択する選択信号を検出する第二のＰ型ＭＯＳト
ランジスタ及び第三のＮ型ＭＯＳトランジスタと、供給
されるクロック信号を反転して出力するＮＯＴ論理回路
と、前記選択信号が検出されると、動作状態となる第一
のＰ型ＭＯＳトランジスタと、前記ＮＯＴ論理回路から
出力されるクロック信号のタイミングで動作状態又は停
止状態となる第二のＮ型ＭＯＳトランジスタとで構成さ
れ、前記選択信号が検出されると、前記第一のＰ型ＭＯ
Ｓトランジスタ及び第二のＮ型ＭＯＳトランジスタの状
態に基づいてワード線信号を出力することを特徴とす
る。

【００２０】このように、第二のＰ型ＭＯＳトランジス
タ及び第三のＮ型ＭＯＳトランジスタ，ＮＯＴ論理回
路，第一のＰ型ＭＯＳトランジスタ，及び第二のＮ型Ｍ
ＯＳトランジスタを別々に設けることで、デコーダ回路
にかかる負荷を減少することが可能となる。また、第二
のＰ型ＭＯＳトランジスタ及び第三のＮ型ＭＯＳトラン
ジスタで構成することにより、デコーダ回路にかかる負
荷を減少することが可能となる。

【００２１】また、請求項１０記載の本発明は、前記選
択信号が検出されないときに、ワード線信号を所定のレ
ベルに調整する第一のＮ型ＭＯＳトランジスタを更に有
することを特徴とする。このように、選択信号が検出さ
れていないとき、すなわちデコーダ回路が選択されてい
ないときに、第一のＮ型ＭＯＳトランジスタによりワー
ド線信号がフローティング状態にならないように調整す
ることが可能である。

【００２２】また、請求項１１記載の本発明は、半導体
集積回路を構成するデコ−ダ回路で使用されるデコード
方法において、そのデコーダ回路を選択する選択信号を
検出する段階と、クロック信号を供給する段階と、前記
選択信号を検出すると、前記クロック信号のタイミング
でワード線信号を出力する段階とを有することを特徴と
する。

【００２３】このように、選択信号を検出する段階と、
クロック信号を供給する段階と、選択信号を検出する
と、クロック信号のタイミングでワード線信号を出力す
る段階とを有することにより、デコーダ回路にかかる負
荷を減少することが可能となる。また、請求項１２記載
の本発明は、前記選択信号を検出しないと、前記ワード
線信号を所定のレベルに調整しておく段階を更に有する
ことを特徴とする。

【００２４】このように、選択信号を検出していない場
合、すなわちデコーダ回路が選択されていないときに、
ワード線信号がフローティング状態にならないように調
整しておくことが可能である。また、請求項１３記載の
本発明は、半導体集積回路を構成するデコ−ダ回路で使
用されるデコード方法において、そのデコーダ回路を選
択する選択信号を検出する段階と、供給されるクロック
信号を反転して出力する段階と、前記選択信号が検出さ
れ、第一のＰ型ＭＯＳトランジスタが動作状態となる段
階と、前記クロック信号のタイミングで第二のＮ型ＭＯ
Ｓトランジスタを動作状態又は停止状態となる段階とで
構成され、前記選択信号が検出されると、前記第一のＰ
型ＭＯＳトランジスタ及び第二のＮ型ＭＯＳトランジス
タの状態に基づいてワード線信号を出力することを特徴
とする。

【００２５】このように、選択信号を検出する段階と、
クロック信号を反転して出力する段階と、第一のＰ型Ｍ
ＯＳトランジスタを動作状態とする段階と、第二のＮ型
ＭＯＳトランジスタを動作状態又は停止状態とする段階
とを別々に設けることで、デコーダ回路にかかる負荷を
減少することが可能となる。また、請求項１４記載の本
発明は、前記選択信号が検出されないときに、ワード線
信号を所定のレベルに調整する段階を更に有することを
特徴とするデコード方法。

【００２６】このように、選択信号を検出していないと
き、すなわちデコーダ回路が選択されていないときに、
ワード線信号を所定のレベルに調整し、ワード線信号が
フローティング状態にならないように調整することが可
能である。

【００２７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面に基づいて説明する。図３は、本発明のデコーダ
回路の第一実施例の構成図を示す。図３のデコーダ回路
４０−１〜４０−ｎは同様の構成であるので、デコーダ
回路４０−１を例に説明する。なお、デコーダ回路４０
−１は図１のデコーダ回路３０−１に相当する回路であ
る。

【００２８】デコーダ回路４０−１は、ＮＯＲ回路４
１，ＮＯＴ回路４２，４７，ＰＭＯＳトランジスタ４
３，４４，４８，及びＮＭＯＳトランジスタ４５，４
６，４９，５０を含む構成である。ここで、図４のタイ
ミング図を利用して図３のデコーダ回路４０−１の動作
について説明する。図４は、第一実施例のデコーダ回路
の一例のタイミング図を示す。ＮＯＲ回路４１はアドレ
スデコーダ１０から二つのデコーダ回路選択信号を供給
されており、そのデコーダ回路４０−１が選択される
と、図４（Ａ）に示すように二つのデコーダ回路選択信
号がＨｉｇｈからＬｏｗに変化する。また、ＮＯＴ回路
４２はクロックバッファ２０から図４（Ｂ）に示すよう
にクロック信号が供給される。

【００２９】ＮＯＲ回路４１は、供給される二つのデコ
ーダ回路選択信号がＬＯＷになると図４（Ｃ）に示すよ
うにＨｉｇｈの信号をＰＭＯＳトランジスタ４３及びＮ
ＭＯＳトランジスタ４６に供給する。また、ＮＯＴ回路
４２は図４（Ｃ）に示すようにクロック信号を反転して
ＰＭＯＳトランジスタ４４，ＮＭＯＳトランジスタ４
５，及びＮＯＴ回路４７に供給する。

【００３０】図４（Ｃ）に示すようなＨｉｇｈの信号が
ＰＭＯＳトランジスタ４３，４４に供給されると、ＰＭ
ＯＳトランジスタ４３，４４はＯＦＦ状態となる。ま
た、図４（Ｃ）に示すようなＨｉｇｈの信号がＮＭＯＳ
トランジスタ４５，４６に供給されると、ＮＭＯＳトラ
ンジスタ４５，４６はＯＮ状態となる。したがって、図
４（Ｄ）に示すようなＬｏｗの信号がＰＭＯＳトランジ
スタ４８及びＮＭＯＳトランジスタ４９に供給される。

【００３１】ＰＭＯＳトランジスタ４８は、図４（Ｄ）
に示すようなＬｏｗの信号を供給されるとＯＮ状態とな
る。また、ＮＭＯＳトランジスタ４９は図４（Ｄ）に示
すようなＬｏｗの信号を供給されるとＯＦＦ状態とな
る。したがって、図４（Ｅ）に示すようなＨｉｇｈのワ
ード線信号ＷＬ１が出力される。なお、デコーダ回路４
０−１は最終段にＮＭＯＳトランジスタ５０が設けられ
ている。このＮＭＯＳトランジスタ５０は、デコーダ回
路４０−１で他に使用されているＮＭＯＳトランジスタ
より小サイズのＮＭＯＳトランジスタであり、ゲートが
電源に接続されている。したがって、デコーダ回路４０
−１が選択されていない非選択時にもフローティング状
態となることがなく、安定した動作を確保することがで
きる。また、小サイズのＮＭＯＳトランジスタであるた
め、デコーダ回路４０−１が選択されている選択時の処
理には影響を与えない。

【００３２】以上のように、本願発明の第一実施例のデ
コーダ回路は、微小トランジスタで構成されたＮＯＲ回
路４１を利用することによりデコーダ回路選択信号線に
かかる負荷を低減し、更にデコーダ回路を構成する論理
回路の段数を削減することが可能となる。したがって、
デコーダ回路の縮小化が可能となる。また、デコーダ回
路はＰＭＯＳトランジスタの信号とＮＭＯＳトランジス
タの信号とが分離されるように構成され、ＰＭＯＳトラ
ンジスタで駆動することによりワード線信号の選択処理
を高速化することが可能となる。

【００３３】次に、本発明のデコーダ回路の第二実施例
について図５を利用して説明する。図５は、本発明のデ
コーダ回路の第二実施例の構成図を示す。なお、図５の
デコーダ回路は一部が図３のデコーダ回路と同一であ
り、同一部分には同一符号を付し説明を省略する。ま
た、図５のデコーダ回路５０−１〜５０−ｎは同様の構
成であるので、デコーダ回路５０−１を例に説明する。

【００３４】デコーダ回路５０−１は、ＮＯＲ回路４
１，ＮＯＴ回路４２，５５，５６，５７，ＰＭＯＳトラ
ンジスタ５１，５４，及びＮＭＯＳトランジスタ５２，
５３を含む構成である。図５のデコーダ回路は、図３の
デコーダ回路のＮＯＲ回路４１の出力をＮＭＯＳトラン
ジスタ５２に接続した点と、ＰＭＯＳトランジスタ５４
のゲートが次段のＮＯＴ回路５５の出力に接続されてい
る点とを特徴とする。

【００３５】ＮＯＲ回路４１はアドレスデコーダ１０か
ら二つのデコーダ回路選択信号を供給されており、その
デコーダ回路５０−１が選択されると、二つのデコーダ
回路選択信号がＨｉｇｈからＬｏｗに変化する。また、
ＮＯＴ回路４２はクロックバッファ２０からクロック信
号が供給される。ＮＯＲ回路４１は、供給される二つの
デコーダ回路選択信号がＬＯＷになるとＨｉｇｈの信号
をＮＯＴ回路５７に供給する。ＮＯＴ回路５７は、供給
されたＨｉｇｈの信号を反転してＰＭＯＳトランジスタ
５１及びＮＭＯＳトランジスタ５２に供給する。また、
ＮＯＴ回路４２はクロック信号を反転してＮＭＯＳトラ
ンジスタ５３に供給する。

【００３６】ＬＯＷの信号がＰＭＯＳトランジスタ５１
に供給されると、ＰＭＯＳトランジスタ５１はＯＮ状態
となる。また、ＬＯＷの信号がＮＭＯＳトランジスタ５
２，５３に供給されると、ＮＭＯＳトランジスタ５２，
５３はＯＦＦ状態となる。したがって、Ｈｉｇｈの信号
がＮＯＴ回路５５に供給される。ＮＯＴ回路５５は、Ｈ
ｉｇｈの信号を供給されるとＬｏｗの信号をＰＭＯＳト
ランジスタ５４及びＮＯＴ回路５６に供給する。Ｌｏｗ
の信号がＰＭＯＳトランジスタ５４に供給されると、Ｐ
ＭＯＳトランジスタ５４はＯＮ状態とり、ＮＯＴ回路５
６からＨｉｇｈの信号が出力される。したがって、Ｈｉ
ｇｈのワード線信号ＷＬ１が出力される。

【００３７】以上のように、本願発明の第二実施例のデ
コーダ回路は、ＰＭＯＳトランジスタ５４のゲートが次
段のＮＯＴ回路５５の出力に接続されていることによ
り、信号の伝搬速度を上げることが可能となり、ワード
線信号の選択処理を高速化することが可能となる。次
に、本発明のデコーダ回路の第三実施例について図６を
利用して説明する。図６は、本発明のデコーダ回路の第
三実施例の構成図を示す。なお、図６のデコーダ回路は
一部が図５のデコーダ回路と同一であり、同一部分には
同一符号を付し説明を省略する。また、図６のデコーダ
回路６０−１〜６０−ｎは同様の構成であるので、デコ
ーダ回路６０−１を例に説明する。

【００３８】デコーダ回路６０−１は、ＮＯＲ回路４
１，ＮＯＴ回路４２，５５，５６，５７，ＰＭＯＳトラ
ンジスタ５１，５４，６１，及びＮＭＯＳトランジスタ
６２，６３を含む構成である。図６のデコーダ回路は、
図５のＮＯＴ回路４２の出力をクロックドインバータ回
路に接続した点を特徴とする。ＮＯＲ回路４１はアドレ
スデコーダ１０から二つのデコーダ回路選択信号を供給
されており、そのデコーダ回路６０−１が選択される
と、二つのデコーダ回路選択信号がＨｉｇｈからＬｏｗ
に変化する。また、ＮＯＴ回路４２はクロックバッファ
２０からクロック信号が供給される。

【００３９】ＮＯＲ回路４１は、供給される二つのデコ
ーダ回路選択信号がＬＯＷになるとＨｉｇｈの信号をＮ
ＯＴ回路５７に供給する。ＮＯＴ回路５７は、供給され
たＨｉｇｈの信号を反転してＰＭＯＳトランジスタ５１
及びＮＭＯＳトランジスタ６３に供給する。また、ＮＯ
Ｔ回路４２はクロック信号を反転してＰＭＯＳトランジ
スタ６１及びＮＭＯＳトランジスタ６２により構成され
るクロックドインバータ回路に供給する。

【００４０】ＬＯＷの信号がＰＭＯＳトランジスタ５１
に供給されると、ＰＭＯＳトランジスタ５１はＯＮ状態
となる。また、ＬＯＷの信号がＮＭＯＳトランジスタ６
３に供給されると、ＮＭＯＳトランジスタ６３はＯＦＦ
状態となる。したがって、Ｈｉｇｈの信号がＮＯＴ回路
５５に供給される。ＮＯＴ回路５５は、Ｈｉｇｈの信号
を供給されるとＬｏｗの信号をＰＭＯＳトランジスタ５
４及びＮＯＴ回路５６に供給する。Ｌｏｗの信号がＰＭ
ＯＳトランジスタ５４に供給されると、ＰＭＯＳトラン
ジスタ５４はＯＮ状態とり、ＮＯＴ回路５６からＨｉｇ
ｈの信号が出力される。したがって、Ｈｉｇｈのワード
線信号ＷＬ１が出力される。

【００４１】以上のように、本願発明の第三実施例のデ
コーダ回路は、ＰＭＯＳトランジスタ５４のゲートが次
段のＮＯＴ回路５５の出力に接続されていることによ
り、信号の伝搬速度を上げることが可能となり、ワード
線信号の選択処理を高速化することが可能となる。次
に、本発明のデコーダ回路の第四実施例について図７を
利用して説明する。図７は、本発明のデコーダ回路の第
四実施例の構成図を示す。なお、図７のデコーダ回路は
一部が図６のデコーダ回路と同一であり、同一部分には
同一符号を付し説明を省略する。また、図７のデコーダ
回路７０−１〜７０−ｎは同様の構成であるので、デコ
ーダ回路７０−１を例に説明する。

【００４２】デコーダ回路７０−１は、ＮＯＲ回路４
１，ＮＯＴ回路４２，５５，５６，７２，ＰＭＯＳトラ
ンジスタ５４，及びトランスファスイッチ７１を含む構
成である。図７のデコーダ回路は、図６のクロックドイ
ンバータ回路をトランスファスイッチ７１に置き換えた
点を特徴とする。ＮＯＲ回路４１はアドレスデコーダ１
０から二つのデコーダ回路選択信号を供給されており、
そのデコーダ回路７０−１が選択されると、二つのデコ
ーダ回路選択信号がＨｉｇｈからＬｏｗに変化する。ま
た、ＮＯＴ回路４２はクロックバッファ２０からクロッ
ク信号が供給される。

【００４３】ＮＯＲ回路４１は、供給される二つのデコ
ーダ回路選択信号がＬＯＷになるとＨｉｇｈの信号をト
ランスファスイッチ７１のＮｃｈ側及びＮＯＴ回路７２
に供給する。ＮＯＴ回路７２は、供給されたＨｉｇｈの
信号を反転してトランスファスイッチ７１のＰｃｈ側に
供給する。したがって、ＮＯＲ回路４１からＨｉｇｈの
信号が出力されているときにＮＯＴ回路４２がクロック
信号を反転してトランスファスイッチに供給すると、そ
の反転したクロック信号がＮＯＴ回路５５に供給され
る。

【００４４】ＮＯＴ回路５５は、Ｈｉｇｈの信号を供給
されるとＬｏｗの信号をＰＭＯＳトランジスタ５４及び
ＮＯＴ回路５６に供給する。Ｌｏｗの信号がＰＭＯＳト
ランジスタ５４に供給されると、ＰＭＯＳトランジスタ
５４はＯＮ状態とり、ＮＯＴ回路５６からＨｉｇｈの信
号が出力される。したがって、Ｈｉｇｈのワード線信号
ＷＬ１が出力される。

【００４５】以上のように、本願発明の第四実施例のデ
コーダ回路は、ＰＭＯＳトランジスタ５４のゲートが次
段のＮＯＴ回路５５の出力に接続されていることによ
り、信号の伝搬速度を上げることが可能となり、ワード
線信号の選択処理を高速化することが可能となる。次
に、本発明のデコーダ回路の第五実施例について図８を
利用して説明する。図８は、本発明のデコーダ回路の第
五実施例の構成図を示す。なお、図８のデコーダ回路は
一部が図３のデコーダ回路と同一であり、同一部分には
同一符号を付し説明を省略する。また、図８のデコーダ
回路８０−１〜８０−ｎは同様の構成であるので、デコ
ーダ回路８０−１を例に説明する。

【００４６】デコーダ回路８０−１は、ＮＯＴ回路４
２，８３，ＰＭＯＳトランジスタ４３，４４，４８，８
１，及びＮＭＯＳトランジスタ４５，４６，４９，５
０，８２を含む構成である。図８のデコーダ回路は、図
３のＮＯＲ回路４１をＰＭＯＳトランジスタ８１及びＮ
ＭＯＳトランジスタ８２に置き換えた点を特徴とする。
ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８
２はアドレスデコーダ１０から夫々デコーダ回路選択信
号を供給されており、そのデコーダ回路８０−１が選択
されると、ＰＭＯＳトランジスタ８１及びＮＭＯＳトラ
ンジスタ８２に供給されているデコーダ回路選択信号が
ＨｉｇｈからＬｏｗに変化する。また、ＮＯＴ回路４２
はクロックバッファ２０からクロック信号が供給され
る。

【００４７】ＰＭＯＳトランジスタ８１は、供給される
デコーダ回路選択信号がＬＯＷになるとＯＮ状態とな
る。また、ＮＭＯＳトランジスタ８２は供給されるデコ
ーダ回路選択信号がＬＯＷになるとＯＦＦ状態となる。
したがって、ＰＭＯＳトランジスタ８１及びＮＭＯＳト
ランジスタ８２にＨｉｇｈのデコーダ回路選択信号が供
給されると、ＰＭＯＳトランジスタ４３及びＮＭＯＳト
ランジスタ４６にＨｉｇｈの信号が供給される。一方、
ＮＯＴ回路４２はクロック信号を反転してＰＭＯＳトラ
ンジスタ４４及びＮＭＯＳトランジスタ４５，４９，及
びＮＯＴ回路８３に供給する。

【００４８】Ｈｉｇｈの信号がＰＭＯＳトランジスタ４
３，４４に供給されると、ＰＭＯＳトランジスタ４３，
４４はＯＦＦ状態となる。また、Ｈｉｇｈの信号がＮＭ
ＯＳトランジスタ４５，４６に供給されると、ＮＭＯＳ
トランジスタ４５，４６はＯＮ状態となる。したがっ
て、Ｌｏｗの信号がＰＭＯＳトランジスタ４８に供給さ
れると供に、Ｌｏｗの信号がＮＯＴ回路８３を介してＮ
ＭＯＳトランジスタ４９に供給される。

【００４９】ＰＭＯＳトランジスタ４８は、Ｌｏｗの信
号を供給されるとＯＮ状態となる。また、ＮＭＯＳトラ
ンジスタ４９はＬｏｗの信号を供給されるとＯＦＦ状態
となる。したがって、Ｈｉｇｈのワード線信号ＷＬ１が
出力される。なお、デコーダ回路８０−１は第一実施例
と同様に、最終段にＮＭＯＳトランジスタ５０が設けら
れている。したがって、デコーダ回路８０−１が選択さ
れていない非選択時にもフローティング状態となること
がなく、安定した動作を確保することができる。

【００５０】以上のように、本願発明の第五実施例のデ
コーダ回路は、ＰＭＯＳトランジスタ８１及びＮＭＯＳ
トランジスタ８２を利用することによりデコーダ回路選
択信号線にかかる負荷を低減し、更にデコーダ回路を構
成する論理回路の段数を削減することが可能となる。し
たがって、デコーダ回路の縮小化が可能となる。また、
デコーダ回路はＰＭＯＳトランジスタの信号とＮＭＯＳ
トランジスタの信号とが分離されるように構成され、Ｐ
ＭＯＳトランジスタで駆動することによりワード線信号
の選択処理を高速化することが可能となる。

【００５１】次に、本発明のデコーダ回路の第六実施例
について図９を利用して説明する。図９は、本発明のデ
コーダ回路の第六実施例の構成図を示す。なお、図９の
デコーダ回路は一部を除いて図３のデコーダ回路と同一
であり、同一部分には同一符号を付し説明を省略する。
また、図９のデコーダ回路９０−１〜９０−ｎは同様の
構成であるので、デコーダ回路９０−１を例に説明す
る。

【００５２】デコーダ回路９０−１は、ＮＯＲ回路４
１，ＮＯＴ回路４２，４７，ＰＭＯＳトランジスタ４
３，４４，４８，及びＮＭＯＳトランジスタ４５，４
６，４９，５０を含む構成である。図９のデコーダ回路
は、図３のＮＭＯＳトランジスタ５０のゲートをＮＯＴ
回路４７の出力と接続した点を特徴とする。このＮＭＯ
Ｓトランジスタ５０は、デコーダ回路９０−１が選択さ
れていない非選択時、すなわち、ＮＯＴ回路４７の出力
がＨｉｇｈの信号である時にＯＮ状態となり、フローテ
ィング状態を防止して安定した動作を確保することがで
きる。

【００５３】以上、本発明のデコーダ回路は、例えば図
１０に示すような半導体集積回路を構成する。したがっ
て、本発明のデコーダ回路の縮小化という優れた効果に
よりＭＣの小型化が可能となり、その結果、半導体集積
回路は更なる高速化を実現することが可能となる。な
お、特許請求の範囲に記載した検出手段はＮＯＲ回路４
１，ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジス
タ８２に対応し、クロック信号供給手段はＮＯＴ回路４
２に対応し、ワード線信号出力手段はＰＭＯＳトランジ
スタ４３，４４，４８に対応し、調整手段はＮＭＯＳト
ランジスタ５０に対応し、第一制御手段はＰＭＯＳトラ
ンジスタ４３に対応し、第二制御手段はＰＭＯＳトラン
ジスタ４４に対応し、出力手段はＰＭＯＳトランジスタ
４８に対応し、第一のＮ型ＭＯＳトランジスタはＮＭＯ
Ｓトランジスタ５０に対応し、第一のＰ型ＭＯＳトラン
ジスタはＰＭＯＳトランジスタ４８に対応し、第二のＮ
型ＭＯＳトランジスタはＮＭＯＳトランジスタ４９に対
応し、第二のＰ型ＭＯＳトランジスタはＰＭＯＳトラン
ジスタ８１に対応し、第三のＮ型ＭＯＳトランジスタは
ＮＭＯＳトランジスタ８２に対応する。

【００５４】

【発明の効果】上述の如く、請求項１記載の本発明によ
れば、検出手段及びクロック信号供給手段を別々に設け
ることにより、デコーダ回路にかかる負荷を減少するこ
とが可能となる。また、請求項２記載の本発明によれ
ば、Ｐ型ＭＯＳトランジスタを制御する制御信号とＮ型
ＭＯＳトランジスタを制御する制御信号とが分離されて
いることにより、Ｐ型ＭＯＳトランジスタで駆動するこ
とが可能となる。したがって、ワード線信号の選択処理
を高速化することが可能となる。

【００５５】また、請求項３記載の本発明によれば、前
記検出手段をＮＯＲ論理回路で構成することにより、微
小トランジスタで構成されるＮＯＲ論理回路を利用する
ことが可能となり、デコーダ回路にかかる負荷を減少す
ることが可能となる。したがって、デコーダ回路を構成
する論理回路の段数を削減することが可能となる。ま
た、請求項４記載の本発明によれば、ワード線信号出力
手段は、選択信号の検出時に、ワード線信号の出力を指
示する第一制御手段と、クロック信号のタイミングでワ
ード線信号の出力を指示する第二制御手段と、第一制御
手段及び第二制御手段の指示に基づいてワード線信号を
出力する出力手段とを有することにより、デコーダ回路
にかかる負荷を減少しつつ、適切なワード線信号を出力
することが可能となる。

【００５６】また、請求項５記載の本発明によれば、調
整手段をＮ型ＭＯＳトランジスタで構成することによ
り、デコーダ回路が選択されていないときに、ワード線
信号出力手段から出力される信号がフローティング状態
にならないようにＬｏｗの信号に調整することが可能で
ある。例えば、デコーダ回路が選択されていないとき、
ワード線信号出力手段から出力される信号が所定のレベ
ルとなるようにＮ型ＭＯＳトランジスタの状態を制御す
ることが可能である。また、同じ回路内で使用される他
のＮ型又はＰ型ＭＯＳトランジスタより小さいサイズの
Ｎ型ＭＯＳトランジスタを調整手段として使用すれば、
常にワード線信号出力手段から出力される信号を調整し
ていたとしても問題が生じない。

【００５７】また、請求項６記載の本発明によれば、検
出手段が選択信号を検出していないとき、すなわちデコ
ーダ回路が選択されていないときに、調整手段によりワ
ード線信号出力手段から出力される信号がフローティン
グ状態にならないように調整することが可能である。ま
た、請求項７記載の本発明によれば、ＮＯＲ論理回路，
ＮＯＴ論理回路，第一のＰ型ＭＯＳトランジスタ，及び
第二のＮ型ＭＯＳトランジスタを別々に設けることで、
デコーダ回路にかかる負荷を減少することが可能とな
る。

【００５８】また、ＮＯＲ論理回路で構成することによ
り、微小トランジスタで構成されるＮＯＲ論理回路を利
用することが可能となり、デコーダ回路にかかる負荷を
減少することが可能となる。したがって、デコーダ回路
を構成する論理回路の段数を削減することが可能とな
る。また、請求項８記載の本発明によれば、ＮＯＲ論理
回路が選択信号を検出していないとき、すなわちデコー
ダ回路が選択されていないときに、第一のＮ型ＭＯＳト
ランジスタによりワード線信号がフローティング状態に
ならないように調整することが可能である。

【００５９】また、請求項９記載の本発明によれば、第
二のＰ型ＭＯＳトランジスタ及び第三のＮ型ＭＯＳトラ
ンジスタ，ＮＯＴ論理回路，第一のＰ型ＭＯＳトランジ
スタ，及び第二のＮ型ＭＯＳトランジスタを別々に設け
ることで、デコーダ回路にかかる負荷を減少することが
可能となる。また、第二のＰ型ＭＯＳトランジスタ及び
第三のＮ型ＭＯＳトランジスタで構成することにより、
デコーダ回路にかかる負荷を減少することが可能とな
る。

【００６０】また、請求項１０記載の本発明によれば、
選択信号が検出されていないとき、すなわちデコーダ回
路が選択されていないときに、第一のＮ型ＭＯＳトラン
ジスタによりワード線信号がフローティング状態になら
ないように調整することが可能である。また、請求項１
１記載の本発明によれば、選択信号を検出する段階と、
クロック信号を供給する段階と、選択信号を検出する
と、クロック信号のタイミングでワード線信号を出力す
る段階とを有することにより、デコーダ回路にかかる負
荷を減少することが可能となる。

【００６１】また、請求項１２記載の本発明によれば、
選択信号を検出していない場合、すなわちデコーダ回路
が選択されていないときに、ワード線信号がフローティ
ング状態にならないように調整しておくことが可能であ
る。また、請求項１３記載の本発明によれば、選択信号
を検出する段階と、クロック信号を反転して出力する段
階と、第一のＰ型ＭＯＳトランジスタを動作状態とする
段階と、第二のＮ型ＭＯＳトランジスタを動作状態又は
停止状態とする段階とを別々に設けることで、デコーダ
回路にかかる負荷を減少することが可能となる。

【００６２】また、請求項１４記載の本発明によれば、
選択信号を検出していないとき、すなわちデコーダ回路
が選択されていないときに、ワード線信号を所定のレベ
ルに調整し、ワード線信号がフローティング状態になら
ないように調整することが可能である。

【図面の簡単な説明】

【図１】ＭＣ周辺の回路の一例の説明図である。

【図２】デコーダ回路の一例の構成図である。

【図３】本発明のデコーダ回路の第一実施例の構成図で
ある。

【図４】第一実施例のデコーダ回路の一例のタイミング
図である。

【図５】本発明のデコーダ回路の第二実施例の構成図で
ある。

【図６】本発明のデコーダ回路の第三実施例の構成図で
ある。

【図７】本発明のデコーダ回路の第四実施例の構成図で
ある。

【図８】本発明のデコーダ回路の第五実施例の構成図で
ある。

【図９】本発明のデコーダ回路の第六実施例の構成図で
ある。

【図１０】本発明のデコーダ回路を含む半導体集積回路
の一例の構成図である。

【符号の説明】

１０ アドレスデコーダ ２０ クロックバッファ ３０−１〜３０−ｎ，４０−１〜４０−ｎ，５０−１〜
５０−ｎ，６０−１〜６０−ｎ，７０−１〜７０−ｎ，
８０−１〜８０−ｎ，９０−１〜９０−ｎデコーダ回路 ３１ ＮＡＮＤ回路 ３２〜３４，４２，４７，５５〜５７，７２ ＮＯＴ
回路 ４１ ＮＯＲ回路 ４３，４４，４８，５１，５４，６１，８１ ＰＭＯ
Ｓトランジスタ ４５，４６，４９，５０，５２，５３，６２，６３，８
２ ＮＭＯＳトランジスタ ７１ トランスファスイッチ ＷＬ０〜ＷＬｎ ワード線信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 牧 康彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ21 KA23 KB44 KB82

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路を構成するデコーダ回路
   において、 そのデコーダ回路を選択する選択信号を検出する検出手
   段と、 クロック信号を供給するクロック信号供給手段と、 前記検出手段が前記選択信号を検出すると、前記クロッ
   ク信号のタイミングでワード線信号を出力するワード線
   信号出力手段とを有することを特徴とするデコーダ回
   路。
2. 【請求項２】 前記ワード線信号出力手段は、 Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを
   含み、そのＰ型ＭＯＳトランジスタを制御する制御信号
   とＮ型ＭＯＳトランジスタを制御する制御信号とが分離
   されていることを特徴とする請求項１記載のデコーダ回
   路。
3. 【請求項３】 前記検出手段は、ＮＯＲ論理回路で構成
   されることを特徴とする請求項１記載のデコーダ回路。
4. 【請求項４】 前記ワード線信号出力手段は、 前記検出手段がそのデコーダ回路を選択する選択信号を
   検出すると、前記ワード線信号の出力を指示する第一制
   御手段と、 前記クロック信号のタイミングで前記ワード線信号の出
   力を指示する第二制御手段と、 前記第一制御手段及び第二制御手段の指示に基づいて前
   記ワード線信号を出力する出力手段とを有することを特
   徴とする請求項１記載のデコーダ回路。
5. 【請求項５】 前記調整手段は第一のＮ型ＭＯＳトラン
   ジスタで構成されることを特徴とする請求項１記載のデ
   コーダ回路。
6. 【請求項６】 前記検出手段が前記選択信号を検出しな
   いと、前記ワード線信号を所定のレベルに調整する調整
   手段を更に有することを特徴とする請求項１乃至５記載
   のデコーダ回路。
7. 【請求項７】 半導体集積回路を構成するデコーダ回路
   において、 そのデコーダ回路を選択する選択信号を検出するＮＯＲ
   論理回路と、 供給されるクロック信号を反転して出力するＮＯＴ論理
   回路と、 前記選択信号が検出されると、動作状態となる第一のＰ
   型ＭＯＳトランジスタと、 前記ＮＯＴ論理回路から出力されるクロック信号のタイ
   ミングで動作状態又は停止状態となる第二のＮ型ＭＯＳ
   トランジスタとで構成され、前記選択信号が検出される
   と、前記第一のＰ型ＭＯＳトランジスタ及び第二のＮ型
   ＭＯＳトランジスタの状態に基づいてワード線信号を出
   力することを特徴とするデコーダ回路。
8. 【請求項８】 前記選択信号が検出されないときに、ワ
   ード線信号を所定のレベルに調整する第一のＮ型ＭＯＳ
   トランジスタを更に有することを特徴とする請求項７記
   載のデコーダ回路。
9. 【請求項９】 半導体集積回路を構成するデコーダ回路
   において、 そのデコーダ回路を選択する選択信号を検出する第二の
   Ｐ型ＭＯＳトランジスタ及び第三のＮ型ＭＯＳトランジ
   スタと、 供給されるクロック信号を反転して出力するＮＯＴ論理
   回路と、 前記選択信号が検出されると、動作状態となる第一のＰ
   型ＭＯＳトランジスタと、 前記ＮＯＴ論理回路から出力されるクロック信号のタイ
   ミングで動作状態又は停止状態となる第二のＮ型ＭＯＳ
   トランジスタとで構成され、前記選択信号が検出される
   と、前記第一のＰ型ＭＯＳトランジスタ及び第二のＮ型
   ＭＯＳトランジスタの状態に基づいてワード線信号を出
   力することを特徴とするデコーダ回路。
10. 【請求項１０】 前記選択信号が検出されないときに、
    ワード線信号を所定のレベルに調整する第一のＮ型ＭＯ
    Ｓトランジスタを更に有することを特徴とする請求項９
    記載のデコーダ回路。
11. 【請求項１１】 半導体集積回路を構成するデコ−ダ回
    路で使用されるデコード方法において、 そのデコーダ回路を選択する選択信号を検出する段階
    と、 クロック信号を供給する段階と、 前記選択信号を検出すると、前記クロック信号のタイミ
    ングでワード線信号を出力する段階とを有することを特
    徴とするデコード方法。
12. 【請求項１２】 前記選択信号を検出しないと、前記ワ
    ード線信号を所定のレベルに調整しておく段階を更に有
    することを特徴とする請求項１１記載のデコード方法。
13. 【請求項１３】 半導体集積回路を構成するデコ−ダ回
    路で使用されるデコード方法において、 そのデコーダ回路を選択する選択信号を検出する段階
    と、 供給されるクロック信号を反転して出力する段階と、 前記選択信号が検出され、第一のＰ型ＭＯＳトランジス
    タが動作状態となる段階と、 前記クロック信号のタイミングで第二のＮ型ＭＯＳトラ
    ンジスタを動作状態又は停止状態となる段階とで構成さ
    れ、前記選択信号が検出されると、前記第一のＰ型ＭＯ
    Ｓトランジスタ及び第二のＮ型ＭＯＳトランジスタの状
    態に基づいてワード線信号を出力することを特徴とする
    デコード方法。
14. 【請求項１４】 前記選択信号が検出されないときに、
    ワード線信号を所定のレベルに調整する段階を更に有す
    ることを特徴とする請求項１３記載のデコード方法。