JP2007035091A - 半導体記憶装置 - Google Patents
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Abstract
【課題】待機状態における消費電力を効果的に削減できる半導体記憶装置を提供する。
【解決手段】待機状態においてメモリセル11への電源供給を維持しつつ、周辺回路2の電源をオフすることにより、メモリセル11の記憶データを保持しつつ待機状態の消費電力を削減することができる。また、待機状態へ移行する場合、ワード線WLを非活性化した状態で周辺回路2の電源をオフし、待機状態から復帰する場合、周辺回路2の電源をオンした後でワード線WLの非活性化を解除する。これにより、電源をオンオフするときや待機状態を保っているときにワード線が確実に非活性化されるため、周辺回路2の電源をオンオフしても、メモリセル11の記憶データを安定に保持することができる。
【選択図】 図1
【解決手段】待機状態においてメモリセル11への電源供給を維持しつつ、周辺回路2の電源をオフすることにより、メモリセル11の記憶データを保持しつつ待機状態の消費電力を削減することができる。また、待機状態へ移行する場合、ワード線WLを非活性化した状態で周辺回路2の電源をオフし、待機状態から復帰する場合、周辺回路2の電源をオンした後でワード線WLの非活性化を解除する。これにより、電源をオンオフするときや待機状態を保っているときにワード線が確実に非活性化されるため、周辺回路2の電源をオンオフしても、メモリセル11の記憶データを安定に保持することができる。
【選択図】 図1
Description
本発明は、待機状態における消費電力の低減を図ったSRAM(static random access memory)等の半導体記憶装置に関するものである。
半導体製造技術の進展に伴って回路が微細化すると、半導体装置の電源電圧はスケーリング則に応じて低下させる必要がある。また、携帯機器において電池の寿命を延ばすためには半導体装置の低消費電力化が必要であり、そのためには電源電圧を下げることが好ましい。
電源電圧の低下により信号振幅が小さくなると、トランジスタのしきい値が信号振幅に対して相対的に高くなるため、トランジスタのオン電流が減少し、遅延が増大する。そのため、トランジスタのしきい値も電源電圧に応じて低下させる必要がある。しかしながら、トランジスタのしきい値を低下させると、オフ状態におけるリーク電流が増えるため、低消費電力化が阻害されるという不利益が生じる。
回路の微細化に伴う上述のようなリーク電流の増大に対処するため、従来の半導体装置では、一般に、未使用回路の電源をスイッチによってオフする方法が採用される(例えば特許文献1を参照)。また、マルチVthと称される回路技術によって、しきい値が異なる複数種類のトランジスタを用いる方法もある。この方法では、遅延に余裕のない経路に低しきい値のトランジスタを用い、遅延に余裕のある経路に高しきい値のトランジスタを用いることにより、回路の動作速度を維持しつつリーク電流を削減する。
特開2005−86805号公報
しかしながら、例えばSRAMやDRAMなどの半導体記憶装置では、電源をオフすると記憶データが失われてしまうため、待機状態から復帰した後で記憶データを利用する必要がある場合には、待機状態でも電源をオフすることができない。
また、一般に半導体記憶装置では、回路のレイアウトや素子の特性が最適化されているため、マルチVth技術によって各トランジスタのしきい値を選択してもリーク電流をあまり低減することができないという問題がある。
また、一般に半導体記憶装置では、回路のレイアウトや素子の特性が最適化されているため、マルチVth技術によって各トランジスタのしきい値を選択してもリーク電流をあまり低減することができないという問題がある。
本発明はかかる事情に鑑みてなされたものであり、その目的は、待機状態における消費電力を効果的に削減できる半導体記憶装置を提供することにある。
本発明に係る半導体記憶装置は、ワード線が活性化されるとアクセス可能になり、非活性化されるとアクセスできなくなるメモリと、上記メモリにアクセスするための制御を行う第1の周辺回路と、上記第1の周辺回路から供給される信号に応じて上記ワード線を駆動する第2の周辺回路と、上記第1の周辺回路の電源をオン又はオフする電源スイッチ回路と、待機状態へ移行する場合、上記ワード線を非活性化するように上記第2の周辺回路を制御した状態で上記電源スイッチ回路をオフに設定し、上記待機状態から復帰する場合は、上記電源スイッチ回路をオンに設定した後で上記ワード線の非活性化を解除するように上記第2の周辺回路を制御する制御回路とを有する。
本発明によれば、待機状態において第1の周辺回路の電源がオフするため、待機状態における消費電力が小さくなる。また、待機状態に移行する場合、ワード線を非活性化した状態で第1の周辺回路の電源がオフし、待機状態から復帰する場合は、第1の周辺回路の電源をオンした後でワード線の非活性化が解除されため、第1の周辺回路の電源をオンオフする際のワード線の活性化が防止される。
上記第2の周辺回路は、上記ワード線を非活性化する場合、第1の電源線の電圧に基づいて上記ワード線を第1の電圧に駆動し、上記ワード線を活性化する場合、第2の電源線の電圧に基づいて上記ワード線を第2の電圧に駆動しても良い。この場合、上記電源スイッチ回路は、上記制御回路によってオフに設定される場合、上記第2の周辺回路と上記第2の電源線とを切り離しても良い。
これにより、待機状態において、第2の電源線から第2の周辺回路に流れるリーク電流の経路が電源スイッチ回路によって遮断される。
これにより、待機状態において、第2の電源線から第2の周辺回路に流れるリーク電流の経路が電源スイッチ回路によって遮断される。
本発明に係る半導体記憶装置は、上記メモリにアクセスするためのデータ線を所定の電圧にプリチャージする第3の周辺回路を有しも良い。また、上記メモリは、上記ワード線が非活性化され、かつ、上記データ線が所定の電圧にプリチャージされる場合に記憶データを保持しても良い。上記制御回路は、上記待機状態から復帰する場合、上記データ線をプリチャージするように上記第3の周辺回路を制御した状態で上記電源スイッチ回路をオンに設定しても良い。
これにより、電源スイッチ回路をオンからオフに切り変える際、データ線が第3の周辺回路によってプリチャージされる。
これにより、電源スイッチ回路をオンからオフに切り変える際、データ線が第3の周辺回路によってプリチャージされる。
上記第1の周辺回路は、入力されるリセット信号に応じて動作状態を所定の状態にリセットしても良い。この場合、上記制御回路は、上記待機状態から復帰する場合、上記電源スイッチ回路をオンに設定した後、上記第1の周辺回路の動作状態を上記所定の状態にリセットする上記リセット信号を発生し、当該リセット信号の発生後、上記ワード線の非活性化を解除するように上記第2の周辺回路を制御しても良い。
これにより、ワード線の非活性化を解除する前に、第1の周辺回路の動作状態が所定の状態にリセットされる。
これにより、ワード線の非活性化を解除する前に、第1の周辺回路の動作状態が所定の状態にリセットされる。
上記電源スイッチ回路は、上記制御回路の制御に応じて、上記第1の周辺回路の電源とともに上記メモリの電源もオン又はオフしても良い。上記制御回路は、上記メモリの記憶データを保持する必要がない待機状態へ移行する場合は、上記第1の周辺回路及び上記メモリの電源をオフするように上記電源スイッチ回路を制御しても良い。
これにより、記憶データを保持する必要がない待機状態における消費電力が更に小さくなる。
これにより、記憶データを保持する必要がない待機状態における消費電力が更に小さくなる。
本発明に係る半導体記憶装置は、上記待機状態において、上記メモリに供給する電源電圧を、記憶データの保持が可能な範囲内で低下させる電源回路を有しても良い。
これにより、待機状態における消費電力が更に小さくなる。
これにより、待機状態における消費電力が更に小さくなる。
本発明によれば、待機状態において周辺回路の一部の電源をオフすることにより、消費電力を削減できる。また、待機状態へ移行する際及び待機状態から復帰する際にワード線を非活性化することにより、メモリの記憶データを安定に保持することができる。
<第1の実施形態>
図1は、本発明の第1の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図1に示す半導体記憶装置は、メモリアレイ1と、周辺回路2と、制御回路3と、電源回路4と、電源スイッチ回路SW1とを有する。
図1は、本発明の第1の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図1に示す半導体記憶装置は、メモリアレイ1と、周辺回路2と、制御回路3と、電源回路4と、電源スイッチ回路SW1とを有する。
メモリアレイ1は、行列状に配列された複数のメモリセルから構成される。同一の行に属するメモリセルは共通のワード線に接続され、同一の列に属するメモリセルは共通のデータ線に接続される。周辺回路2によってある行のワード線が活性化されると、このワード線に接続されるメモリセルがデータ線を通じてアクセス可能になる。
メモリアレイ1を構成する各メモリセルは、電源を供給することによって記憶データを保持することが可能になるセルであり、例えばSRAM型のメモリセルである。
周辺回路2は、メモリアレイ1にアクセスするための制御を行う回路である。すなわち、メモリセルへのデータの書き込みやメモリセルからのデータの読み出しに係わる種々の制御を行う。
周辺回路2は、例えば図1に示すように、ローデコーダ21と、カラムデコーダ22と、ワードドライバ23と、I/O回路24と、内部レジスタ25とを有する。
ローデコーダ21は、入力されるアドレスデータADRの一部を入力し、入力したアドレスデータに応じてメモリアレイ1の複数の行からアクセス対象となる1つの行を選択する。
カラムデコーダ22は、入力されるアドレスデータADRの一部(ローデコーダ21に入力されない残りの一部)を入力し、入力したアドレスデータに応じてメモリアレイ1の複数の列からアクセス対象となる一部の列を選択する。
ワードドライバ23は、ローデコーダ21において選択された行に対応する1本のワード線を活性化し、他のワード線を非活性化する。
I/O回路24は、カラムデコーダ22において選択された列に対応するデータ線を介して、アクセス対象のメモリセルデータに対するデータ書き込みやデータの読み出しを行う。
I/O回路24には、例えば、データ線のプリチャージを行うプリチャージ回路や、データ線に出力されるメモリセルの記憶データを増幅するセンスアンプ、データ線を介してメモリセルに記憶データを書き込むバッファアンプなどが含まれる。
I/O回路24には、例えば、データ線のプリチャージを行うプリチャージ回路や、データ線に出力されるメモリセルの記憶データを増幅するセンスアンプ、データ線を介してメモリセルに記憶データを書き込むバッファアンプなどが含まれる。
内部レジスタ25は、周辺回路2の動作状態に係わる設定データREGを保持する。例えば、書き込み時や読み出し時におけるワード線の駆動タイミングや駆動パルスの幅など、メモリセルのアクセスのタイミングに係わるデータを保持する。周辺回路2は、内部レジスタ25に保持されるデータに応じた動作状態で動作する。
電源回路4は、半導体記憶装置の各回路ブロックに一定の電源電圧を供給する。例えば図1に示すように、メモリアレイ1に電源電圧VDD2を供給し、周辺回路2に電源電圧VDD1を供給する。ただし、待機状態においては、メモリアレイ1に供給する電源電圧VDD2を、メモリアレイ1において記憶データの保持が可能な範囲内で低下させる。
電源スイッチ回路SW1は、制御回路3から供給される制御信号PG1に応じて周辺回路2の電源をオンオフする。図1の例では、基準電位VSS側の電源線に挿入される。
電源スイッチ回路SW1は、例えば、高しきい値かつ低リーク電流の特性を持ったトランジスタによって構成される。
電源スイッチ回路SW1は、例えば、高しきい値かつ低リーク電流の特性を持ったトランジスタによって構成される。
電源スイッチ回路SW1を介して周辺回路2に基準電位VSSを供給する仮想電源線を、以下では‘VSSV線’と記す。
制御回路3は、通常状態から待機状態へ移行する場合や待機状態から通常状態へ復帰する場合に、電源スイッチ回路SW1や周辺回路2を制御する。
すなわち、制御回路3は、待機状態へ移行する場合、先ずワード線を非活性化するようにワードドライバ23の後述する駆動回路を制御し、その状態で電源スイッチ回路SW1をオフに設定する。待機状態から復帰する場合は、電源スイッチ回路SW1を先にオンに設定し、その後ワード線の非活性化を解除するように駆動回路を制御する。
また、制御回路3は、待機状態から復帰する場合、先ずデータ線をプリチャージするようにI/O回路24の後述するプリチャージ回路を制御し、その状態で電源スイッチ回路SW1をオンに設定する。
更に、制御回路3は、待機状態から復帰する場合、電源スイッチ回路SW1をオンに設定した後、周辺回路2の動作状態を所定の状態にリセットするように内部レジスタ25を初期化し、その後、ワード線の非活性化を解除するように駆動回路を制御する。
図2は、図1に示す半導体記憶装置のより詳細な構成の一例を示す図であり、図1と図2の同一符号は同一の構成要素を示す。
図2においては、メモリアレイ1及び周辺回路2の全体から、1つのメモリアレイとその書き込み/読み出し制御を行う一部の回路を抜き出して示している。
図2においては、メモリアレイ1及び周辺回路2の全体から、1つのメモリアレイとその書き込み/読み出し制御を行う一部の回路を抜き出して示している。
メモリアレイ1は、例えば図2に示すように、SRAM型のメモリセル11を有する。
図2に示すメモリセル11は、pチャンネルMOS型のトランジスタQ1及びQ3と、nチャンネルMOS型のトランジスタQ2、Q4、Q5及びQ6を有する。
トランジスタQ1及びQ2のドレイン、並びに、トランジスタQ3及びQ4のゲートは、ノードN1に共通接続される。ノードN1は、トランジスタQ5を介してビット線BLに接続される。
トランジスタQ3及びQ4のドレイン、並びに、トランジスタQ1及びQ2のゲートは、ノードN2に共通接続される。ノードN2は、トランジスタQ6を介してビット線BLXに接続される。
トランジスタQ1及びQ3のソースは、電源電圧VDD2を供給する電源線(以下、VDD2線と記す)に接続される。トランジスタQ2及びQ4のソースは、基準電位VSSを供給する電源線(以下、VSS線と記す)に接続される。
トランジスタQ5及びQ6のゲートは、ワード線WLに接続される。
図2に示すメモリセル11は、pチャンネルMOS型のトランジスタQ1及びQ3と、nチャンネルMOS型のトランジスタQ2、Q4、Q5及びQ6を有する。
トランジスタQ1及びQ2のドレイン、並びに、トランジスタQ3及びQ4のゲートは、ノードN1に共通接続される。ノードN1は、トランジスタQ5を介してビット線BLに接続される。
トランジスタQ3及びQ4のドレイン、並びに、トランジスタQ1及びQ2のゲートは、ノードN2に共通接続される。ノードN2は、トランジスタQ6を介してビット線BLXに接続される。
トランジスタQ1及びQ3のソースは、電源電圧VDD2を供給する電源線(以下、VDD2線と記す)に接続される。トランジスタQ2及びQ4のソースは、基準電位VSSを供給する電源線(以下、VSS線と記す)に接続される。
トランジスタQ5及びQ6のゲートは、ワード線WLに接続される。
なお、ビット線対(BL,BLX)は、メモリセル11にアクセスするためのデータ線に相当する。
ワードドライバ23によってワード線WLをローレベルに駆動する(すなわち非活性化する)と、トランジスタQ5及びQ6がオフする。この場合、ノードN1及びN2はビット線対(BL,BLX)から切り離された状態になる。
この状態で、ノードN1の電圧がノードN2の電圧に比べて高くなると、トランジスタQ1,Q4のインピーダンスが小さくなり、トランジスタQ2,Q3のインピーダンスが大きくなるため、ノードN1の電圧は更に上昇し、ノードN2の電圧は更に低下する。その結果、ノードN1はハイレベル(電源電圧VDD2)、ノードN2はローレベル(基準電位VSS)になる。
一方、ノードN2の電圧がノードN1の電圧に比べて高くなると、トランジスタQ2,Q3のインピーダンスが小さくなり、トランジスタQ1,Q4のインピーダンスが大きくなるため、ノードN2の電圧は更に上昇し、ノードN1の電圧は更に低下する。その結果、ノードN2はハイレベル(電源電圧VDD2)、ノードN1はローレベル(基準電位VSS)になる。
したがって、ワード線WLを非活性化した場合、ノードN1及びN2には相補的な電圧が保持される。ノードN1及びN2に保持される相補的な電圧の状態は、記憶データの値に対応付けられる。例えば、ノードN1がハイレベルでノードN2がローレベルの状態が記憶データの‘1’に対応し、ノードN2がハイレベルでノードN1がローレベルの状態が記憶データの‘0’に対応する。
この状態で、ノードN1の電圧がノードN2の電圧に比べて高くなると、トランジスタQ1,Q4のインピーダンスが小さくなり、トランジスタQ2,Q3のインピーダンスが大きくなるため、ノードN1の電圧は更に上昇し、ノードN2の電圧は更に低下する。その結果、ノードN1はハイレベル(電源電圧VDD2)、ノードN2はローレベル(基準電位VSS)になる。
一方、ノードN2の電圧がノードN1の電圧に比べて高くなると、トランジスタQ2,Q3のインピーダンスが小さくなり、トランジスタQ1,Q4のインピーダンスが大きくなるため、ノードN2の電圧は更に上昇し、ノードN1の電圧は更に低下する。その結果、ノードN2はハイレベル(電源電圧VDD2)、ノードN1はローレベル(基準電位VSS)になる。
したがって、ワード線WLを非活性化した場合、ノードN1及びN2には相補的な電圧が保持される。ノードN1及びN2に保持される相補的な電圧の状態は、記憶データの値に対応付けられる。例えば、ノードN1がハイレベルでノードN2がローレベルの状態が記憶データの‘1’に対応し、ノードN2がハイレベルでノードN1がローレベルの状態が記憶データの‘0’に対応する。
図2に示すメモリセル11において記憶データを保持する場合、ワード線WLをローレベルに駆動し、トランジスタQ5,Q6をオフさせ、ノードN1,N2とビット線BL,BLXとを分離する。しかしながら、ビット線対(BL,BLX)の電圧が変動すると、ワード線WLがローレベル(基準電位VSS)であってもトランジスタQ5,Q6がオンになる場合がある。例えばビット線BL,BLXが基準電位VSSより小さくなり、そのピークがトランジスタQ5,Q6のしきい値を超えると、トランジスタQ5,Q6はオンする。
つまり、メモリセル11は、ワード線WLをローレベルに駆動し、かつビット線対(BL,BLX)を基準電位VSSより高い電圧に設定した状態において記憶データを保持可能である。ビット線対(BL,BLX)を電源電圧VDD1や電源電圧VDD2にプリチャージすれば、より安定に記憶データを保持することができる。
つまり、メモリセル11は、ワード線WLをローレベルに駆動し、かつビット線対(BL,BLX)を基準電位VSSより高い電圧に設定した状態において記憶データを保持可能である。ビット線対(BL,BLX)を電源電圧VDD1や電源電圧VDD2にプリチャージすれば、より安定に記憶データを保持することができる。
ワードドライバ23は、例えば図2に示すように、ワード線WLの駆動を行う駆動回路231を有する。駆動回路231は、本発明の第2の周辺回路に相当する。
駆動回路231は、ワードドライバ23の最終段の回路であり、図示しない前段の回路から供給される駆動信号Sdrvに応じてワード線WLをハイレベル又はローレベルに駆動する。
駆動回路231は、ワードドライバ23の最終段の回路であり、図示しない前段の回路から供給される駆動信号Sdrvに応じてワード線WLをハイレベル又はローレベルに駆動する。
駆動回路231は、ワードドライバ23の内部において例外的に電源をカットされない。すなわち駆動回路231は、電源スイッチ回路SW1を介さずに直接VSS線に接続される。ワードドライバ23の他の回路はVSSV線に接続される。
図2に示す駆動回路231は、pチャンネルMOS型のトランジスタQ7及びQ8と、nチャンネルMOS型のトランジスタQ9及びQ10とを有する。
トランジスタQ7及びQ8は、VDD1線とワード線WLとの間に直列に接続され、トランジスタQ9及びQ10はワード線WLとVSS線との間に並列に接続される。
トランジスタQ8及びQ10のゲートには、ワードドライバ23の内部において生成される駆動信号Sdrvが入力され、トランジスタQ7及びQ9のゲートには、制御回路3において生成される制御信号WKが入力される。
トランジスタQ7及びQ8は、VDD1線とワード線WLとの間に直列に接続され、トランジスタQ9及びQ10はワード線WLとVSS線との間に並列に接続される。
トランジスタQ8及びQ10のゲートには、ワードドライバ23の内部において生成される駆動信号Sdrvが入力され、トランジスタQ7及びQ9のゲートには、制御回路3において生成される制御信号WKが入力される。
駆動信号Sdrv及び制御信号WKが共にローレベルになると、トランジスタQ7及びQ8が共にオンし、トランジスタQ9及びQ10が共にオフするため、ワード線WLはハイレベルに駆動される。
駆動信号Sdrv及び制御信号WKの少なくとも一方がハイレベルになると、トランジスタQ7及び/又はQ8が共にオフし、トランジスタQ9及び/又はQ10がオンするため、ワード線WLはローレベルに駆動される。
すなわち、図2に示す駆動回路231は、2入力1出力型のNOR回路を構成する。
駆動信号Sdrv及び制御信号WKの少なくとも一方がハイレベルになると、トランジスタQ7及び/又はQ8が共にオフし、トランジスタQ9及び/又はQ10がオンするため、ワード線WLはローレベルに駆動される。
すなわち、図2に示す駆動回路231は、2入力1出力型のNOR回路を構成する。
I/O回路24は、例えば図2に示すように、ビット線対(BL,BLX)を電源電圧VDD1にプリチャージするプリチャージ回路241を有する。プリチャージ回路241は、本発明の第3の周辺回路に相当する。
図2に示すプリチャージ回路241は、pチャンネルMOS型のトランジスタQ11〜Q13を有する。
トランジスタQ11はビット線BLとVDD1線との間に接続され、トランジスタQ12はビット線BLXとVDD1線との間に接続され、トランジスタQ13はビット線BLとBLXとの間に接続される。これらのトランジスタのゲートには、制御回路3において生成される制御信号SPREが入力される。
制御信号SPREがローレベルになると、トランジスタQ11〜Q13がオンするため、ビット線対(BL,BLX)は電源電圧VDD1にプリチャージされる。
トランジスタQ11はビット線BLとVDD1線との間に接続され、トランジスタQ12はビット線BLXとVDD1線との間に接続され、トランジスタQ13はビット線BLとBLXとの間に接続される。これらのトランジスタのゲートには、制御回路3において生成される制御信号SPREが入力される。
制御信号SPREがローレベルになると、トランジスタQ11〜Q13がオンするため、ビット線対(BL,BLX)は電源電圧VDD1にプリチャージされる。
I/O回路24に含まれるプリチャージ回路241以外の回路は、電源スイッチ回路SW1によって電源をカットされる。すなわち、電源スイッチ回路SW1を介してVSS線に接続される。
内部レジスタ25は、制御回路3において生成される制御信号SRES(リセット信号)がローレベルになると、保持するデータの値を所定の値にリセットする。これにより、周辺回路2の動作状態は所定の状態にリセットされる。
図3は、本実施形態に係る半導体記憶装置における制御回路3の構成の一例を示す図である。
図3に示す制御回路3は、遅延信号生成回路31と、論理回路U1,U2,U4と、インバータ回路INV1〜INV4とを有する。
図3に示す制御回路3は、遅延信号生成回路31と、論理回路U1,U2,U4と、インバータ回路INV1〜INV4とを有する。
遅延信号生成回路31は、直列に接続されたインバータ回路INV1,INV2を介して入力される待機信号STBに基づいて、遅延信号S1〜S5を生成する。
待機信号STBは、通常状態から待機状態へ移行するタイミング(第1のタイミング)においてハイレベルからローレベルに変化し、待機状態から通常状態へ復帰するタイミング(第2のタイミング)においてローレベルからハイレベルに変化する。
待機信号STBは、通常状態から待機状態へ移行するタイミング(第1のタイミング)においてハイレベルからローレベルに変化し、待機状態から通常状態へ復帰するタイミング(第2のタイミング)においてローレベルからハイレベルに変化する。
遅延信号生成回路31において生成される遅延信号S1,…,S5は、待機信号STBに対してそれぞれ遅延D1,…,D5を有する。
遅延D2は、遅延D1より短く設定される(D2<D1)。遅延D3は、遅延D2より長く設定される(D2<D3)。遅延D4は、遅延D2より長くかつ遅延D1より短く設定される(D2<D4<D1)。
また、遅延信号S1,S2,S4は待機信号STBと同一の論理値を有し、遅延信号S3,S5は待機信号STBと反対の論理値を有する。
遅延D2は、遅延D1より短く設定される(D2<D1)。遅延D3は、遅延D2より長く設定される(D2<D3)。遅延D4は、遅延D2より長くかつ遅延D1より短く設定される(D2<D4<D1)。
また、遅延信号S1,S2,S4は待機信号STBと同一の論理値を有し、遅延信号S3,S5は待機信号STBと反対の論理値を有する。
遅延信号生成回路31は、例えば図3に示すように、遅延回路311〜315を有する。
遅延回路311は、偶数段の直列接続されたインバータ回路によって構成される。インバータ回路INV1,INV2を介して待機信号STBを入力し、これに遅延D1を与え、遅延信号S1として出力する。
遅延回路312は、奇数段の直列接続されたインバータ回路によって構成される。インバータ回路INV1,INV2を介して待機信号STBを入力し、これに遅延D3を与えるとともに論理を反転し、遅延信号S3として出力する。
遅延回路313は、偶数段の直列接続されたインバータ回路によって構成される。インバータ回路INV1,INV2を介して待機信号STBを入力し、これに遅延D2を与え、遅延信号S2として出力する。
遅延信号S2は、そのまま制御信号PG1として電源スイッチ回路SW1に供給される。電源スイッチ回路SW1は、この制御信号PG1に応じて、待機状態へ移行するタイミング(第1のタイミング)に対し遅延D2だけ後のタイミング(第4のタイミング)と、待機状態から復帰するタイミング(第2のタイミング)に対し遅延D2だけ後のタイミング(第5のタイミング)との間においてオフし、他の期間においてオンする。
遅延信号S2は、そのまま制御信号PG1として電源スイッチ回路SW1に供給される。電源スイッチ回路SW1は、この制御信号PG1に応じて、待機状態へ移行するタイミング(第1のタイミング)に対し遅延D2だけ後のタイミング(第4のタイミング)と、待機状態から復帰するタイミング(第2のタイミング)に対し遅延D2だけ後のタイミング(第5のタイミング)との間においてオフし、他の期間においてオンする。
遅延回路314は、偶数段の直列接続されたインバータ回路によって構成される。遅延回路313の遅延信号S2を入力し、これに遅延D4を与え、遅延信号S4として出力する。
遅延回路315は、奇数段の直列接続されたインバータ回路によって構成される。遅延回路314の遅延信号S4を入力し、これに遅延D5を与えるとともに論理を反転し、遅延信号S5として出力する。
論理回路U1は、ワード線WLの駆動回路231に供給する制御信号WKを生成する。すなわち、待機状態へ移行するタイミング(第1のタイミング)と、待機状態から復帰するタイミング(第2のタイミング)より遅延D1だけ後のタイミング(第3のタイミング)との間においてワード線WLを非活性化し、他の期間においてワード線WLの非活性化を解除する制御信号WKを、待機信号STB及び遅延信号S1に基づいて生成する。
図3の例において、論理回路U1は、インバータ回路INV1,INV2を介して入力される待機信号STBと遅延信号S1との反転論理積を演算し、その演算結果を制御信号WKとして出力する。論理回路U1から出力される制御信号WKは、直列接続されたインバータ回路INV3,INV4を介して駆動回路231に供給される。
図3の例において、論理回路U1は、インバータ回路INV1,INV2を介して入力される待機信号STBと遅延信号S1との反転論理積を演算し、その演算結果を制御信号WKとして出力する。論理回路U1から出力される制御信号WKは、直列接続されたインバータ回路INV3,INV4を介して駆動回路231に供給される。
論理回路U3は、プリチャージ回路241に供給する制御信号SPREを生成する。すなわち、待機状態から復帰するタイミング(第2のタイミング)と、これより遅延D3だけ後のタイミング(第6のタイミング)との間においてビット線対(BL,BLX)を電源電圧VDD1にプリチャージする制御信号SPREを、待機信号STB及び遅延信号S3に基づいて生成する。
図3の例において、論理回路U3は、インバータ回路INV1,INV2を介して入力される待機信号STBと遅延信号S3との反転論理積を演算し、その演算結果を制御信号SPREとして出力する。
図3の例において、論理回路U3は、インバータ回路INV1,INV2を介して入力される待機信号STBと遅延信号S3との反転論理積を演算し、その演算結果を制御信号SPREとして出力する。
論理回路U4は、待機状態から復帰するタイミング(第2のタイミング)より遅延D4だけ後のタイミング(第7のタイミング)において、内部レジスタ25のデータを所定の値に設定する制御信号SRESを発生する。
図3の例において、論理回路U4は、遅延信号S4及びS5の反転論理積を演算し、その演算結果を制御信号SRESとして出力する。
図3の例において、論理回路U4は、遅延信号S4及びS5の反転論理積を演算し、その演算結果を制御信号SRESとして出力する。
ここで、上述した半導体記憶装置が待機状態へ移行する場合及び待機状態から復帰する場合の動作について、図4を参照して説明する。
図4は、本実施形態に係る半導体記憶装置における各信号のタイミング関係の一例を示す図である。
図4(A)は待機信号STB、図4(B)は制御信号PG1、図4(C)は制御信号WK、図4(D)は制御信号SPRE、図4(E)は制御信号SRES、図4(F)は電源電圧VDD1、図4(G)はVSSV線の電圧をそれぞれ示す。
図4(A)は待機信号STB、図4(B)は制御信号PG1、図4(C)は制御信号WK、図4(D)は制御信号SPRE、図4(E)は制御信号SRES、図4(F)は電源電圧VDD1、図4(G)はVSSV線の電圧をそれぞれ示す。
待機信号STBが定常的にハイレベルになっている場合、遅延信号S1,S2,S4がハイレベル、遅延信号S3,S5がローレベルになるため、制御信号WKがローレベル、制御信号PG1,SPRE,SRESがハイレベルになる。制御信号PG1がハイレベルになると、電源スイッチ回路SW1がオンになり、周辺回路2に電源が供給される。また制御信号WKがローレベルになると、駆動回路231(図2)は、駆動信号Sdrvに応じてワード線WLを駆動可能な状態になる。
時刻ta(第1のタイミング)において待機信号STBがハイレベルからローレベルへ変化すると(図4(A))、制御信号WKがハイレベルに変化する(図4(C))。これにより、駆動回路231はワード線WLをローレベルに駆動する。
時刻taから遅延D2だけ後の時刻tb(第4のタイミング)において、遅延信号S2がローレベルに変化すると、制御信号PG1がローレベルに変化する(図4(B))。これにより、電源スイッチ回路SW1がオフし、周辺回路2への電源供給が遮断される。
電源スイッチ回路SW1がオフすると、VSSV線の電圧はリーク電流によって徐々に上昇する(図4(G))。
電源スイッチ回路SW1がオフすると、VSSV線の電圧はリーク電流によって徐々に上昇する(図4(G))。
待機状態において、待機信号STBが定常的にローレベルになると、遅延信号S1及びS4がローレベル、遅延信号S3及びS5がハイレベルに変化する。この場合、制御信号WK、SPRE、SRESはハイレベルのまま保持される(図4(C)〜(E))。
時刻tc(第2のタイミング)において、待機信号STBがローレベルからハイレベルに変化すると、制御信号SPREがローレベルに変化する(図4(D))。これにより、プリチャージ回路241によるビット線対(BL,BLX)のプリチャージが開始される。
時刻tcから遅延D2だけ後の時刻td(第5のタイミング)において、遅延信号S2がハイレベルに変化すると、制御信号PG1がハイレベルに変化する(図4(B))。これにより、電源スイッチ回路SW1がオンし、周辺回路2への電源供給が開始される。
電源スイッチ回路SW1がオフからオンに切り替わるとき、電源電圧VDD1やVSSV線の電圧は一時的に変動する(図4(F),(G))。
電源スイッチ回路SW1がオフからオンに切り替わるとき、電源電圧VDD1やVSSV線の電圧は一時的に変動する(図4(F),(G))。
時刻tcから遅延D4だけ後の時刻te(第7のタイミング)において、遅延信号S4がハイレベルに変化すると、制御信号SRESがローレベルに変化する(図4(E))。これにより、内部レジスタ25に保持されるデータが所定の値に初期化されるため、周辺回路2の動作状態が所定の状態にリセットされる。
この時刻teから遅延D5だけ後の時刻tfにおいて、遅延信号S5がローレベルに変化すると、制御信号SRESがハイレベルに戻る。これにより、内部レジスタ25は、新たな設定データREGを保持することが可能になる。
この時刻teから遅延D5だけ後の時刻tfにおいて、遅延信号S5がローレベルに変化すると、制御信号SRESがハイレベルに戻る。これにより、内部レジスタ25は、新たな設定データREGを保持することが可能になる。
時刻tcから遅延D3だけ後の時刻tg(第6のタイミング)において、遅延信号S3がローレベルに変化すると、制御信号SPREがハイレベルに変化する。これにより、プリチャージ回路241によるビット線対(BL,BLX)のプリチャージが終了する。この時刻tgは、周辺回路2の電源をオンに切り替えた時刻tdから‘D3−D2’だけ遅延しており、この時点において電源の変動は収束している。そのため、時刻tgにおいてプリチャージを終了しても、メモリセル11において記憶データを安定に保持することができる。
時刻tcから遅延D1だけ後の時刻th(第3のタイミング)において、遅延信号S1がハイレベルに変化すると、制御信号WKはローレベルに変化する。これにより、駆動回路231は、駆動信号Sdrvに応じてワード線WLを駆動可能な状態に戻る。
以上説明したように、本実施形態に係る半導体記憶装置によれば、待機状態においてメモリセル11への電源供給を維持しつつ、周辺回路2の電源をオフすることにより、メモリセル11の記憶データを保持しつつ待機状態の消費電力を削減することができる。
また、本実施形態によれば、待機状態へ移行する場合、ワード線WLを非活性化した状態で周辺回路2の電源をオフし、待機状態から復帰する場合、周辺回路2の電源をオンした後でワード線WLの非活性化を解除する。これにより、電源をオンオフするときや待機状態を保っているときにワード線を確実に非活性化することができるため、周辺回路2の電源をオンオフしても、メモリセル11の記憶データを安定に保持することができる。
また、本実施形態によれば、待機状態へ移行する場合、ワード線WLを非活性化した状態で周辺回路2の電源をオフし、待機状態から復帰する場合、周辺回路2の電源をオンした後でワード線WLの非活性化を解除する。これにより、電源をオンオフするときや待機状態を保っているときにワード線を確実に非活性化することができるため、周辺回路2の電源をオンオフしても、メモリセル11の記憶データを安定に保持することができる。
また、本実施形態に係る半導体記憶装置によれば、待機状態から復帰する場合、ビット線対(BL,BLX)を電源電圧VDD1にプリチャージした状態で周辺回路2の電源をオンする。これにより、電源をオンした後で図4(F)や図4(G)に示すような電源変動が生じても、ビット線対(BL,BLX)の電圧が電源電圧VDD1付近に保たれるため、メモリセル11の記憶データを安定に保持することができる。
待機状態から復帰する際、電源線から回路へ急激に大きな電流が流れると、電源電圧の変動が大きくなり、誤動作の原因になる。そのため一般的には、電源線と回路との間に複数のスイッチを並列接続し、これらのスイッチを一部分ずつ段階的にオンすることにより、電源電流のピーク値を抑制している。
本実施形態に係る半導体記憶装置によれば、電源をオンした後の電源変動が多少大きくなっても、メモリセル11の記憶データを安定に保持できるため、上述のようにスイッチを段階的にオンする制御シーケンスの一部若しくは全部を省略できる。これにより、電源をオフからオンに切り替える時間が短縮するため、待機状態からの復帰を早くすることができる。
本実施形態に係る半導体記憶装置によれば、電源をオンした後の電源変動が多少大きくなっても、メモリセル11の記憶データを安定に保持できるため、上述のようにスイッチを段階的にオンする制御シーケンスの一部若しくは全部を省略できる。これにより、電源をオフからオンに切り替える時間が短縮するため、待機状態からの復帰を早くすることができる。
また、本実施形態に係る半導体記憶装置によれば、待機状態から復帰する場合、周辺回路2の電源をオンした後、周辺回路2の動作状態を所定の状態にリセットする制御信号SRESを発生し、この制御信号SRESの発生後、ワード線WLの非活性化を解除する。ワード線WLの非活性化を解除したとき周辺回路2の動作状態が不定になっていると、ワード線WLに予期せぬ駆動電圧が供給され、メモリセル11の記憶データが消失してしまう可能性があるが、本実施形態のように周辺回路2の動作状態を所定の状態にリセットすれば不定な動作状態にならないため、記憶データの消失を効果的に防止できる。
また、本実施形態に係る半導体記憶装置によれば、待機状態においてメモリセル11に供給する電源電圧VDD2を、記憶データの保持可能な範囲内で低下させることにより、メモリセル11の記憶データを保持しつつ待機状態の消費電力を更に小さくすることができる。
<第2の実施形態>
次に、本発明の第2の実施形態について説明する。
本実施形態に係る半導体記憶装置は、制御回路における遅延信号生成回路の構成を簡略化したものである。
次に、本発明の第2の実施形態について説明する。
本実施形態に係る半導体記憶装置は、制御回路における遅延信号生成回路の構成を簡略化したものである。
図5は、本実施形態に係る半導体記憶装置における制御回路の構成の一例を示す図であり、図3と図5の同一符号は同一の構成要素を示す。
本実施形態に係る半導体記憶装置は、図1に示す半導体記憶装置における制御回路3を図5に示す制御回路3Aに置き換えたものであり、他の構成は図1に示す半導体記憶装置と同じである。
また、制御回路3Aは、制御回路3における遅延信号生成回路31を次に述べる遅延信号生成回路31Aに置換し、これにインバータ回路INV5を付加したものであり、他の構成は制御回路3と同じである。
本実施形態に係る半導体記憶装置は、図1に示す半導体記憶装置における制御回路3を図5に示す制御回路3Aに置き換えたものであり、他の構成は図1に示す半導体記憶装置と同じである。
また、制御回路3Aは、制御回路3における遅延信号生成回路31を次に述べる遅延信号生成回路31Aに置換し、これにインバータ回路INV5を付加したものであり、他の構成は制御回路3と同じである。
遅延信号生成回路31Aは、遅延信号生成回路31と同一の構成要素として遅延回路313、314及び315を有するとともに、遅延回路316を有する。
遅延回路316は、偶数段の直列接続されたインバータ回路によって構成される。遅延回路314の遅延信号S4を入力し、これに‘D1−D2−D4’の遅延を与える。
遅延信号S2は待機信号STBに対して‘D2’の遅延を有しており、遅延信号S4は待機信号STBに対して‘D2+D4’の遅延を有している。この遅延信号S4に対して‘D1−D2−D4’の遅延を与えた信号は、待機信号STBに対して‘D1’の遅延を有することになり、これは制御回路3において生成される遅延信号S1と同じである。したがって、遅延回路316は遅延信号S1を出力する。
遅延信号S2は待機信号STBに対して‘D2’の遅延を有しており、遅延信号S4は待機信号STBに対して‘D2+D4’の遅延を有している。この遅延信号S4に対して‘D1−D2−D4’の遅延を与えた信号は、待機信号STBに対して‘D1’の遅延を有することになり、これは制御回路3において生成される遅延信号S1と同じである。したがって、遅延回路316は遅延信号S1を出力する。
インバータ回路INV5は、遅延回路316から出力される遅延信号S1を論理反転し、論理回路U3に入力する。
論理回路U3は、制御回路3における遅延信号S3の代わりに、インバータ回路INV5において論理反転された遅延信号S1を入力する。
論理回路U3は、制御回路3における遅延信号S3の代わりに、インバータ回路INV5において論理反転された遅延信号S1を入力する。
図6は、本実施形態に係る半導体記憶装置における各信号のタイミング関係の一例を示す図である。
本実施形態に係る半導体記憶装置では、図4に示すタイミング図における時刻tgとthのタイミングが等しくなる。すなわち、待機状態から復帰する際にプリチャージが終了するタイミングと、ワード線WLの非活性化を解除するタイミングとが略等しくなる(図6(D))。その他のタイミングに関して、図4と図6は同じである。
本実施形態に係る半導体記憶装置では、図4に示すタイミング図における時刻tgとthのタイミングが等しくなる。すなわち、待機状態から復帰する際にプリチャージが終了するタイミングと、ワード線WLの非活性化を解除するタイミングとが略等しくなる(図6(D))。その他のタイミングに関して、図4と図6は同じである。
本実施形態に係る半導体記憶装置によれば、遅延信号S1を生成するために遅延回路313及び314の遅延を利用するため、遅延回路316を遅延回路311(図3)より少ない段数のインバータ回路で構成することができる。
また、遅延信号S3の代わりに遅延信号S1の論理反転信号を利用して制御信号SPREを生成するため、制御回路3において遅延信号S3の生成に用いられているた遅延回路312を省略することができる。
したがって、本実施形態によれば、先の実施形態に比べて制御回路の構成を大幅に簡略化することができる。
また、遅延信号S3の代わりに遅延信号S1の論理反転信号を利用して制御信号SPREを生成するため、制御回路3において遅延信号S3の生成に用いられているた遅延回路312を省略することができる。
したがって、本実施形態によれば、先の実施形態に比べて制御回路の構成を大幅に簡略化することができる。
図7は、本実施形態に係る半導体記憶装置における制御回路の他の構成例を示す図である。
図7に示す制御回路3Bは、図5に示す制御回路3Aにおける遅延回路316を遅延回路317に置き換えたものである。
図7に示す制御回路3Bは、図5に示す制御回路3Aにおける遅延回路316を遅延回路317に置き換えたものである。
遅延回路317は、偶数段の直列接続されたインバータ回路によって構成される。遅延回路314の遅延信号S5を入力し、これに‘D1−D2−D4−D5’の遅延を与える。
遅延信号S5は待機信号STBに対して‘D2+D4+D5’の遅延を有している。この遅延信号S4に対して‘D1−D2−D4−D5’の遅延を与えた信号は、待機信号STBに対して‘D1’の遅延を有することになり、これは制御回路3において生成される遅延信号S1と同じである。したがって、遅延回路317は遅延信号S1を出力する。
遅延信号S5は待機信号STBに対して‘D2+D4+D5’の遅延を有している。この遅延信号S4に対して‘D1−D2−D4−D5’の遅延を与えた信号は、待機信号STBに対して‘D1’の遅延を有することになり、これは制御回路3において生成される遅延信号S1と同じである。したがって、遅延回路317は遅延信号S1を出力する。
遅延回路317は、遅延信号S1を生成するために遅延回路313及び314に加えて遅延回路315の遅延も利用するため、遅延回路316よりも更に少ない段数のインバータ回路で構成することができる。したがって、制御回路3Bは、制御回路3Aより更に回路構成を簡略化できる。
<第3の実施形態>
次に、本発明の第3の実施形態について説明する。
本実施形態に係る半導体記憶装置は、制御回路における遅延信号生成回路にタイミング発生器を用いる。
次に、本発明の第3の実施形態について説明する。
本実施形態に係る半導体記憶装置は、制御回路における遅延信号生成回路にタイミング発生器を用いる。
図8は、本実施形態に係る半導体記憶装置における制御回路の構成の一例を示す図である。
本実施形態に係る半導体記憶装置は、図1に示す半導体記憶装置における制御回路3を図8に示す制御回路3Cに置き換えたものであり、他の構成は図1に示す半導体記憶装置と同じである。
本実施形態に係る半導体記憶装置は、図1に示す半導体記憶装置における制御回路3を図8に示す制御回路3Cに置き換えたものであり、他の構成は図1に示す半導体記憶装置と同じである。
図8に示す制御回路3Cは、タイミング発生器32と、論理回路U1,U3,U4と、インバータ回路INV3〜INV5と、遅延回路315とを有する。
タイミング発生器32以外の構成要素は、図5に示す制御回路3Aの同一符号と同じ構成要素である。
タイミング発生器32以外の構成要素は、図5に示す制御回路3Aの同一符号と同じ構成要素である。
タイミング発生器32は、待機信号STBとクロック信号CLKに基づいて、遅延信号S1、S2及びS4を生成する。
すなわち、待機信号STBのレベル変化時点からクロック信号CLKのパルスを計数し、その計数値が遅延D1,D2,D4に対応する所定の値に達したとき、遅延信号S1,S2,S4のレベルを変化させる。これにより、待機信号STBのレベル変化時点に対して遅延D1,D2,D4が経過した後、遅延信号S1,S2,S4のレベルが変化する。
すなわち、待機信号STBのレベル変化時点からクロック信号CLKのパルスを計数し、その計数値が遅延D1,D2,D4に対応する所定の値に達したとき、遅延信号S1,S2,S4のレベルを変化させる。これにより、待機信号STBのレベル変化時点に対して遅延D1,D2,D4が経過した後、遅延信号S1,S2,S4のレベルが変化する。
図9は、本実施形態に係る半導体記憶装置における各信号のタイミング関係の一例を示す図である。
タイミング発生器32において生成される遅延信号S2,S4,S1(図9(B)〜(D))は、待機信号STB(図9(A))に対してそれぞれ遅延D2,D4,D1を有している。これらの遅延信号と待機信号STBを用い論理演算を行うことにより、先の実施形態と同様なタイミング関係を有する制御信号PG1,WK,SPRE,SRESが生成される(図9(E)〜(H))。
タイミング発生器32において生成される遅延信号S2,S4,S1(図9(B)〜(D))は、待機信号STB(図9(A))に対してそれぞれ遅延D2,D4,D1を有している。これらの遅延信号と待機信号STBを用い論理演算を行うことにより、先の実施形態と同様なタイミング関係を有する制御信号PG1,WK,SPRE,SRESが生成される(図9(E)〜(H))。
先の実施形態において述べた半導体記憶装置では、制御回路において遅延信号を生成するために、インバータ回路等の遅延段を縦続接続した遅延回路を用いるため、遅延量が大きくなると多数の遅延段が必要になり、回路規模が非常に大きくなる。
本実施形態に係る半導体記憶装置によれば、クロック信号CLKの計数結果を利用して遅延信号を生成するため、特に遅延量が大きい場合、先の実施形態において述べた半導体記憶装置に比べて回路規模を小さくすることができる。
本実施形態に係る半導体記憶装置によれば、クロック信号CLKの計数結果を利用して遅延信号を生成するため、特に遅延量が大きい場合、先の実施形態において述べた半導体記憶装置に比べて回路規模を小さくすることができる。
<第4の実施形態>
次に、本発明の第4の実施形態について説明する。
本実施形態に係る半導体記憶装置は、待機状態において電源電圧VDD1側の電源をオフする。
次に、本発明の第4の実施形態について説明する。
本実施形態に係る半導体記憶装置は、待機状態において電源電圧VDD1側の電源をオフする。
図10は、本実施形態に係る半導体記憶装置の構成の一例を示す図であり、図1と図10における同一符号は同一の構成要素を示す。
図10に示す半導体記憶装置は、図1に示す半導体記憶装置における基準電位VSS側の電源スイッチ回路SW1を削除し、その代わりに、電源電圧VDD1側の電源スイッチ回路SW2を設けたものであり、他の構成は図1に示す半導体記憶装置と同じである。
図10に示す半導体記憶装置は、図1に示す半導体記憶装置における基準電位VSS側の電源スイッチ回路SW1を削除し、その代わりに、電源電圧VDD1側の電源スイッチ回路SW2を設けたものであり、他の構成は図1に示す半導体記憶装置と同じである。
電源スイッチ回路SW2は、制御回路3から供給される制御信号PG1に応じて周辺回路2の電源電圧VDD1をオンオフする回路であり、VDD1線と周辺回路2とを接続する電源経路に挿入されている。
電源スイッチ回路SW2は、電源スイッチ回路SW1と同様に、例えば高しきい値かつ低リーク電流の特性を持ったトランジスタによって構成することが可能である。
電源スイッチ回路SW2は、電源スイッチ回路SW1と同様に、例えば高しきい値かつ低リーク電流の特性を持ったトランジスタによって構成することが可能である。
電源スイッチ回路SW2を介して周辺回路2に電源電圧VDD1を供給する仮想電源線を、以下では‘VDDV1線’と記す。
図11は、本実施形態に係る半導体記憶装置の他の構成例を示す図であり、図1と図11における同一符号は同一の構成要素を示す。
図11に示す半導体記憶装置は、図1に示す半導体記憶装置における基準電位VSS側の電源スイッチ回路SW1に加えて上述の電源スイッチ回路SW2を設けたものであり、他の構成は図1に示す半導体記憶装置と同じである。
図11に示す半導体記憶装置は、図1に示す半導体記憶装置における基準電位VSS側の電源スイッチ回路SW1に加えて上述の電源スイッチ回路SW2を設けたものであり、他の構成は図1に示す半導体記憶装置と同じである。
本実施形態に係る半導体記憶装置では、待機状態において、電源電圧VDD1側の電源経路のみを遮断する、若しくは、電源電圧VDD1側及び基準電位VSS側の電源経路を両方遮断する。この場合も、基準電位VSS側の電源経路のみを遮断する先の実施形態と同様に、待機状態の消費電力を削減することができる。
<第5の実施形態>
次に、本発明の第5の実施形態について説明する。
本実施形態に係る半導体記憶装置は、ワードドライバの駆動回路に電源電圧を供給する2つの経路の一方を待機状態においてカットする。
次に、本発明の第5の実施形態について説明する。
本実施形態に係る半導体記憶装置は、ワードドライバの駆動回路に電源電圧を供給する2つの経路の一方を待機状態においてカットする。
図12は、本実施形態に係る半導体記憶装置におけるワードドライバの駆動回路の構成例を示す図である。
本実施形態に係る半導体記憶装置は、図10(又は図11)に示す半導体記憶装置におけるワードドライバ23の駆動回路231を次に述べる駆動回路231Aに置き換えたものであり、他の構成は図10(又は図11)に示す半導体記憶装置と同じである。
本実施形態に係る半導体記憶装置は、図10(又は図11)に示す半導体記憶装置におけるワードドライバ23の駆動回路231を次に述べる駆動回路231Aに置き換えたものであり、他の構成は図10(又は図11)に示す半導体記憶装置と同じである。
駆動回路231Aは、駆動回路231におけるトランジスタQ7のソースを、VDD1線ではなくVDDV1線に接続したものである。
駆動回路231Aは、ワード線WLを非活性化する場合、基準電位VSSに基づいてワード線をローレベルに駆動し、ワード線WLを活性化する場合は、電源電圧VDD1に基づいてワード線をハイレベルに駆動する。
待機状態において電源スイッチ回路SW2がオフになると、駆動回路231AはVDD1線から切り離され、電源電圧VDD1の供給が停止されるが、このとき駆動回路231Aはワード線WLをローレベルに駆動するため、電源電圧VDD1の供給は不要である。したがって、本実施形態に係る半導体記憶装置においても、先の実施形態と同様、待機状態においてワード線WLを不活性化することができる。
待機状態において電源スイッチ回路SW2がオフになると、駆動回路231AはVDD1線から切り離され、電源電圧VDD1の供給が停止されるが、このとき駆動回路231Aはワード線WLをローレベルに駆動するため、電源電圧VDD1の供給は不要である。したがって、本実施形態に係る半導体記憶装置においても、先の実施形態と同様、待機状態においてワード線WLを不活性化することができる。
また、待機状態においてトランジスタQ7のソースに電源電圧VDD1が印加されると、トランジスタQ7及びQ8の直列回路にリーク電流が流れる。ワード線の駆動回路には一般に大きな電流を供給できる大きなサイズのトランジスタが使用されるため、トランジスタQ7及びQ8に流れるリーク電流は無視できない大きさとなる。
本実施形態に係る記憶装置によれば、待機状態において駆動回路231AをVDD1線から切り離すため、上述したリーク電流による消費電力を削減することができる。
本実施形態に係る記憶装置によれば、待機状態において駆動回路231AをVDD1線から切り離すため、上述したリーク電流による消費電力を削減することができる。
<第6の実施形態>
次に、本発明の第6の実施形態について説明する。
本実施形態に係る半導体記憶装置は、待機状態においてメモリの記憶データを保持する必要がない場合に、メモリの電源をオフする。
次に、本発明の第6の実施形態について説明する。
本実施形態に係る半導体記憶装置は、待機状態においてメモリの記憶データを保持する必要がない場合に、メモリの電源をオフする。
図13は、本実施形態に係る半導体記憶装置の構成の一例を示す図であり、図11と図13の同一符号は同一の構成要素を示す。
図13に示す半導体記憶装置は、図11に示す半導体記憶装置における制御回路3を制御回路3Dに置換し、これに電源スイッチ回路SW3及びSW4を追加したものであり、他の構成は図11に示す半導体記憶装置と同じである。
図13に示す半導体記憶装置は、図11に示す半導体記憶装置における制御回路3を制御回路3Dに置換し、これに電源スイッチ回路SW3及びSW4を追加したものであり、他の構成は図11に示す半導体記憶装置と同じである。
電源スイッチ回路SW3は、制御回路3Dから供給される制御信号PG2に応じて、メモリアレイ1に供給する電源電圧VDD2をオンオフする回路であり、メモリアレイ1に電源電圧VDD2を供給する経路に挿入されている。
電源スイッチ回路SW4は、制御回路3Dから供給される制御信号PG2に応じて、メモリアレイ1に供給する基準電位VSSをオンオフする回路であり、メモリアレイ1に基準電位VSSを供給する経路に挿入されている。
制御回路3Dは、先に説明した制御回路3に制御信号PG2の生成機能を追加したものである。
すなわち制御回路3Dは、待機状態においてメモリアレイ1の記憶データを保持する必要があるか否かをモード信号MODによって判定し、記憶データを保持する必要がないと判定した場合は、待機状態において電源スイッチ回路SW3及びSW4をオフする制御信号PG2を生成する。
すなわち制御回路3Dは、待機状態においてメモリアレイ1の記憶データを保持する必要があるか否かをモード信号MODによって判定し、記憶データを保持する必要がないと判定した場合は、待機状態において電源スイッチ回路SW3及びSW4をオフする制御信号PG2を生成する。
このように、記憶データの保持が必要ない場合、周辺回路1に加えてメモリアレイ1の電源もオフすることにより、待機状態の電力を大幅に削減することができる。
ここまで本発明の実施形態を幾つか説明したが、本発明は上記の形態のみに限定されるものではない。
図12の例では、待機状態においてメモリアレイ1の2つの電源ライン(VDD2,VSS)を両方カットしているが、何れか一方のみをカットしても良い。周辺回路2の電源ラインについても同様であり、何れか一方のみをカットしても良い。
上述の実施形態では、メモリセルや駆動回路、プリチャージ回路においてMOSトランジスタが用いられているが、これに限らず、他の種々のトランジスタを用いても良い。
1…メモリアレイ、2…周辺回路、21…ローデコーダ、22…カラムデコーダ、23…ワードドライバ、24…I/O回路、25…内部レジスタ、3,3A〜3D…制御回路、31,31A…遅延信号生成回路、32…タイミング発生器、311〜317…遅延回路、U1,U2,U4…論理回路、INV1〜INV5…インバータ回路、SW1〜SW4…電源スイッチ回路、Q1,Q3,Q7,Q8,Q11〜Q13…pチャンネルMOS型トランジスタ、Q2,Q4,Q5,Q6,Q9,Q10…nチャンネルMOS型トランジスタ。
Claims (12)
- ワード線が活性化されるとアクセス可能になり、非活性化されるとアクセスできなくなるメモリと、
上記メモリにアクセスするための制御を行う第1の周辺回路と、
上記第1の周辺回路から供給される信号に応じて上記ワード線を駆動する第2の周辺回路と、
上記第1の周辺回路の電源をオン又はオフする電源スイッチ回路と、
待機状態へ移行する場合、上記ワード線を非活性化するように上記第2の周辺回路を制御した状態で上記電源スイッチ回路をオフに設定し、上記待機状態から復帰する場合は、上記電源スイッチ回路をオンに設定した後で上記ワード線の非活性化を解除するように上記第2の周辺回路を制御する制御回路と
を有する半導体記憶装置。 - 上記第2の周辺回路は、上記ワード線を非活性化する場合、第1の電源線の電圧に基づいて上記ワード線を第1の電圧に駆動し、上記ワード線を活性化する場合、第2の電源線の電圧に基づいて上記ワード線を第2の電圧に駆動し、
上記電源スイッチ回路は、上記制御回路によってオフに設定される場合、上記第2の周辺回路と上記第2の電源線とを切り離す、
請求項1に記載の半導体記憶装置。 - 上記第2の周辺回路は、
上記制御回路によって上記ワード線を非活性化するように制御された場合、上記ワード線と上記第2の電源線とを遮断する第1のトランジスタと、
上記制御回路によって上記ワード線を非活性化するように制御された場合、上記ワード線と上記第1の電源線とを接続する第2のトランジスタと
を含む、
請求項2に記載の半導体記憶装置。 - 上記メモリにアクセスするためのデータ線を所定の電圧にプリチャージする第3の周辺回路を有し、
上記メモリは、上記ワード線が非活性化され、かつ、上記データ線が所定の電圧にプリチャージされる場合に記憶データを保持し、
上記制御回路は、上記待機状態から復帰する場合、上記データ線をプリチャージするように上記第3の周辺回路を制御した状態で上記電源スイッチ回路をオンに設定する、
請求項1に記載の半導体記憶装置。 - 上記第1の周辺回路は、入力されるリセット信号に応じて動作状態を所定の状態にリセットし、
上記制御回路は、上記待機状態から復帰する場合、上記電源スイッチ回路をオンに設定した後、上記第1の周辺回路の動作状態を上記所定の状態にリセットする上記リセット信号を発生し、当該リセット信号の発生後、上記ワード線の非活性化を解除するように上記第2の周辺回路を制御する、
請求項1に記載の半導体記憶装置。 - 上記制御回路は、
上記待機状態へ移行する第1のタイミング及び上記待機状態から復帰する第2のタイミングにおいて論理値が反転する論理信号を入力し、当該論理信号に第1の遅延を与えた第1の遅延信号、及び、当該論理信号に上記第1の遅延より短い第2の遅延を与えた第2の遅延信号を生成する遅延信号生成回路と、
上記第1のタイミングと、上記第2のタイミングより上記第1の遅延だけ後の第3のタイミングとの間において上記ワード線を非活性化し、他の期間において上記ワード線の非活性化を解除する上記第2の周辺回路の制御信号を、上記論理信号及び上記第1遅延信号に基づいて生成する第1の論理回路と
を含み、
上記電源スイッチ回路は、上記第2の遅延信号に応じて、上記第1のタイミングより上記第2の遅延だけ後の第4のタイミングと、上記第2のタイミングより上記第2の遅延だけ後の第5のタイミングとの間においてオフし、他の期間においてオンする、
請求項1に記載の半導体記憶装置。 - 上記メモリにアクセスするためのデータ線を所定の電圧にプリチャージする第3の周辺回路を有し、
上記メモリは、上記ワード線が非活性化され、かつ、上記データ線が所定の電圧にプリチャージされる場合に記憶データを保持し、
上記遅延信号生成回路は、上記論理信号に上記第2の遅延より長い第3の遅延を与えた第3の遅延信号を生成し、
上記制御回路は、上記第2のタイミングと、これより上記第3の遅延だけ後の第6のタイミングとの間において上記データ線を上記所定の電圧にプリチャージする上記第3の周辺回路の制御信号を、上記論理信号及び上記第3の遅延信号に基づいて生成する第3の論理回路を含む、
請求項6に記載の半導体記憶装置。 - 上記遅延信号生成回路は、上記第1の遅延信号と上記第3の遅延信号を同一の信号として生成する、
請求項7に記載の半導体記憶装置。 - 上記第1の周辺回路は、入力されるリセット信号に応じて動作状態を所定の状態にリセットし、
上記遅延信号生成回路は、上記論理信号に上記第2の遅延より長く上記第1の遅延より短い第4の遅延の遅延を与えた第4の遅延信号を生成し、
上記制御回路は、上記第2のタイミングより上記第4の遅延だけ後の第7のタイミングにおいて、上記第1の周辺回路の動作状態を上記所定の状態にリセットする上記リセット信号を発生する第4の論理回路を含む、
請求項7に記載の半導体記憶装置。 - 上記遅延信号生成回路は、複数の遅延段が縦続に接続された縦続回路を含み、
上記縦続回路の初段には、上記論理信号が入力され、
上記初段より後の段には、上記第1乃至第4の遅延信号を出力する遅延段が接続される、
請求項9に記載の半導体記憶装置。 - 上記電源スイッチ回路は、上記制御回路の制御に応じて、上記第1の周辺回路の電源とともに上記メモリの電源もオン又はオフし、
上記制御回路は、上記メモリの記憶データを保持する必要がない待機状態へ移行する場合は、上記第1の周辺回路及び上記メモリの電源をオフするように上記電源スイッチ回路を制御する、
請求項1に記載の半導体記憶装置。 - 上記待機状態において、上記メモリに供給する電源電圧を、記憶データの保持が可能な範囲内で低下させる電源回路を有する、
請求項1に記載の半導体記憶装置。
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