JP2002197868A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】高速動作が可能なメモリを搭載した半導体記憶
装置を提供する。 【解決手段】半導体記憶装置に搭載されるメモリでは、
ダミーワードドライバにより、１ワードのビット数に対
応した所定ビット数のダミーセルが接続されたダミーワ
ード線がドライブされ、遅延回路により、ダミーワード
線を伝搬するダミーワード信号が所定時間遅延された
後、コントロール回路により、遅延されたダミーワード
信号に応じて、メモリの内部動作を停止させる停止信号
が発生される。本発明に係る遅延回路は、ダミーワード
信号がアクティブ状態に変化する場合の遅延時間が大き
く、非アクティブ状態に変化する場合の遅延時間が小さ
いので、メモリの動作周期が短くなり、高速動作させる
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを搭載した
半導体記憶装置の高速化に関するものである。

【０００２】

【従来の技術】例えば、ＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）やＲＯＭ（リード・オンリー
・メモリ）等のように、アドレス信号等を入力し、所定
時間後にアドレスに対応したデータが出力されるメモリ
では、例えば入力されたアドレス信号等からメモリの内
部で停止信号が発生され、この停止信号を使用してメモ
リの内部動作が停止状態（待機状態）とされる。これに
より、メモリの高速化や低消費電力化等が図られてい
る。

【０００３】通常、メモリサイズが固定のメモリでは、
ワード線よりも負荷の重いダミーワード線を使用し、こ
のダミーワード線を伝搬するダミーワード信号から停止
信号が発生される。これに対し、例えばエンベディッド
タイプのように、任意のメモリサイズのメモリを搭載可
能な半導体記憶装置では、ダミーワード線の負荷により
所望の動作時間が得られない場合もあるので、遅延回路
を使用してダミーワード信号の遅延調整を行う方がコス
ト上有利となる場合がある。

【０００４】以下、ダミーワード信号の遅延調整を行う
遅延回路を備えるメモリについて説明する。

【０００５】図５は、メモリの内部構造を表す一例の概
略図である。同図に示すように、メモリ１０は、メモリ
セルアレイ１２と、ワードドライバ１４と、ダミーセル
１６と、ダミーワードドライバ１８と、遅延回路２０
と、コントロール回路２２とを備えている。なお、図示
例では、説明を容易化するために、アドレス信号のデコ
ード回路、メモリセルアレイ１２からの読み出しデータ
を増幅するセンスアンプ等の回路は省略している。

【０００６】ここで、メモリセルアレイ１２は、所定ビ
ット数のメモリセルからなるメモリワードを所定ワード
数備えている。

【０００７】一方、ダミーセル１６は、１ワード線が担
うメモリセルと同数のダミーセルが設けられている。図
示例の場合、各々のダミーセル１６は、ソースおよびド
レインがグランドに接続されたＮ型ＭＯＳトランジスタ
（ＮＭＯＳ）であり、そのゲートはダミーワード線に接
続されている。また、ダミーワードドライバ１８は、い
ずれかのメモリワードがアクセスされた場合に前述のダ
ミーワード線をドライブするものである。

【０００８】上述するダミーセル１６は、１ワード分の
メモリセルと同等の負荷をダミーワード線に加える。ダ
ミーワード線は、ダミーワードドライバ１８から図中右
方向へ引き回され、右端部のダミーセル１６で折り返し
て左方向へ引き回され、さらにコントロール回路まで図
中縦方向に引き回されている。このため、ダミーワード
線を伝搬するダミーワード信号は、ワード線を伝搬する
ワード信号よりも、メモリセルアレイ１２のセル数に応
じて遅延される。

【０００９】遅延回路２０は、前述のように、ダミーワ
ード信号をさらに所定時間遅延するものである。なお、
遅延回路２０の詳細な説明は後述する。また、コントロ
ール回路２２は、この遅延回路２０を介して入力される
ダミーワード信号から、メモリの内部動作を停止させる
ための停止信号を発生するものである。この停止信号に
基づいて、ワード信号は非アクティブ状態とされ、図示
省略したセンスアンプ等の動作も停止される。

【００１０】図示例のメモリ１０では、例えばアドレス
信号が変化すると、これに対応したワードドライバ１４
により対応したワード線がドライブされる。図示例で
は、アドレス信号に対応したワード線がハイレベルにド
ライブされ、メモリセルアレイ１２に対して、データの
書き込みや読み出しのアクセスが行われる。また、アド
レス信号が変化すると、ダミーワードドライバ１８によ
りダミーワード線も同時にハイレベルにドライブされ
る。

【００１１】ダミーワード信号は、ダミーワード線の引
き回しや遅延回路２０による遅延時間の後コントロール
回路２２へ入力される。コントロール回路２２では、ダ
ミーワード信号がハイレベルにドライブされると、停止
信号がハイレベルとなり、これに応じてワード信号が立
ち下げられて非アクティブ状態のロウレベルとなる。そ
の後、ダミーワード信号がロウレベルになると、所定時
間の後に停止信号もロウレベルとなり、メモリは停止状
態となる。

【００１２】次に、遅延回路について説明する。図６
は、従来の遅延回路の一例の構成回路図である。同図に
示す遅延回路２０ｃは、３つのバッファ４６を直列に接
続したもので、ダミーワード信号は、この遅延回路２０
ｃを介してコントロール回路２２へ供給される。

【００１３】コントロール回路２２では、ダミーワード
信号が立ち上がってハイレベルになると、図７のタイミ
ングチャートに示すように、遅延回路２０ｃによる所定
遅延時間の後に、停止信号が立ち上がってハイレベルと
なる。この停止信号の立ち上がりによりワード信号は立
ち下げられて非アクティブ状態のロウレベルとなる。そ
の後、ダミーワード信号が立ち下がってロウレベルにな
ると、遅延回路２０ｃによる所定遅延時間の後に、停止
信号も立ち下がってロウレベルとなる。

【００１４】また、図８は、従来の遅延回路の別の例の
構成概略図である。同図に示す遅延回路２０ｄは、遅延
時間を選択可能なもので、２つの遅延ユニット２０ｃ
と、セレクタ４８とを備えている。なお、遅延ユニット
は、図６に示す遅延回路２０ｃである。

【００１５】また、セレクタ４８は、Ｐ型ＭＯＳトラン
ジスタ（ＰＭＯＳ）およびＮＭＯＳからなるトランスフ
ァゲート４０，４２と、インバータ４４とを備えてい
る。トランスファゲート４０のＮＭＯＳおよびトランス
ファゲート４２のＰＭＯＳのゲートには選択信号Ｅが入
力され、この選択信号Ｅは、インバータ４４を介してト
ランスファゲート４０のＰＭＯＳおよびトランスファゲ
ート４２のＮＭＯＳに入力されている。

【００１６】ダミーワード信号は遅延ユニット２０ｃに
入力され、遅延ユニット２０ｃの出力は、トランスファ
ゲート４０には直接、また、トランスファゲート４２に
は、もう１つの遅延ユニット２０ｃを介して入力されて
いる。トランスファゲート４０，４２の出力はショート
され、セレクタ４８の出力としてコントロール回路２２
へ入力される。

【００１７】この遅延回路２０ｄの動作は、遅延時間が
選択可能な点を除いて前述の遅延回路２０ｃの動作と同
じである。すなわち、図９のタイミングチャートに示す
ように、選択信号Ｅ＝‘Ｈ’の場合、トランスファゲー
ト４０がオンし、停止信号は、ダミーワード信号に対し
て遅延ユニット２０ｃによる所定遅延時間の分だけ遅延
される。一方、選択信号Ｅ＝‘Ｌ’の場合にはトランス
ファゲート４２がオンし、停止信号は、ダミーワード信
号に対して２つの遅延ユニット２０ｃによる所定遅延時
間の分だけ遅延される。

【００１８】ところで、メモリ１０では、停止信号が非
アクティブ状態であるロウレベルになるまで次の動作
（メモリアクセス）を開始することができない。従来の
遅延回路２０ｃ，２０ｄでは、前述のように、ダミーワ
ード信号を単純に所定時間遅延させるだけなので、停止
信号が非アクティブ状態になるまでの時間も同様に遅延
されてしまい、その結果、メモリの動作周期が長くなっ
て、高速動作の妨げとなっているという問題があった。

【００１９】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、高速動作が可能
なメモリを搭載した半導体記憶装置を提供することにあ
る。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリを搭載する半導体記憶装置であっ
て、ダミーワード線をドライブするダミーワードドライ
バと、前記ダミーワード線に接続され、１ワードのビッ
ト数に対応した所定ビット数のダミーセルと、前記ダミ
ーワード線を伝搬するダミーワード信号の遅延時間を調
整する遅延回路と、この遅延回路により遅延されたダミ
ーワード信号に応じて、前記メモリの内部動作を停止さ
せる停止信号を発生するコントロール回路とを備え、前
記遅延回路は、前記ダミーワード信号がアクティブ状態
に変化する場合の遅延時間が大きく、非アクティブ状態
に変化する場合の遅延時間が小さいものであることを特
徴とする半導体記憶装置を提供するものである。

【００２１】ここで、前記遅延回路は、その出力信号の
立ち上がりと立ち下がりの遅延時間がほぼ等しい第１の
インバータと、その出力信号の立ち上がりの遅延時間が
大きく、立ち下がりの遅延時間が短い第２のインバータ
とを交互に直列に接続したものであるのが好ましい。

【００２２】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。

【００２３】本発明の半導体記憶装置は、遅延回路２０
の構成の違いを除いて、従来公知の半導体記憶装置に搭
載されるメモリ（図３参照）１０と同じ構成のメモリを
搭載するものである。すなわち、図３の概略図に示すよ
うに、本発明の半導体記憶装置に搭載されるメモリ１０
は、メモリセルアレイ１２と、ワードドライバ１４と、
ダミーセル１６と、ダミーワードドライバ１８と、遅延
回路２０と、コントロール回路２２とを備えている。

【００２４】なお、遅延回路２０以外の各構成要件１
２，１４，１６，１８，２２は、従来技術の説明の欄で
既に述べた通りであり、従来公知のものがいずれも利用
可能であるから、ここでは、その詳細な説明は省略す
る。

【００２５】以下、本発明に係る遅延回路２０について
説明する。

【００２６】本発明に係る遅延回路２０は、ダミーワー
ド信号がアクティブ状態に変化する場合の遅延時間が大
きく、非アクティブ状態に変化する場合の遅延時間が小
さくなるように、ダミーワード信号の遅延時間を調整す
るものである。例えば、ダミーワード信号のアクティブ
状態がハイレベルの場合、遅延回路２０により遅延され
た後のダミーワード信号は、その立上がりが比較的大き
く遅延され、その立ち下がりの遅延時間は比較的小さく
なる。

【００２７】図１は、本発明に係る遅延回路の一実施例
の構成回路図である。同図に示す遅延回路２０ａは、第
１のインバータ２４と、第２のインバータ２６とを交互
に直列に接続したものである。図示例の場合、第１およ
び第２のインバータ２４，２６が２個ずつ交互に接続さ
れている。このように、第１および第２のインバータ２
４，２６を交互に接続することにより、信号の突き抜け
等による誤動作を防止し、ダミーワード信号の立上りを
確実に伝搬させることができる。

【００２８】ここで、第１のインバータ２４は、その出
力信号の立ち上がりと立ち下がりの遅延時間がほぼ等し
いもので、電源とグランドとの間に直列に接続されたＰ
型ＭＯＳトランジスタ（ＰＭＯＳ）２８およびＮ型ＭＯ
Ｓトランジスタ（ＮＭＯＳ）３０を備えている。ＰＭＯ
Ｓ２８およびＮＭＯＳ３０のゲート同士はショートされ
て、この第１のインバータ２４の入力端子とされ、その
ドレイン同士もショートされて第１のインバータ２４の
出力端子とされている。

【００２９】一方、第２のインバータ２６は、その出力
信号の立ち上がりの遅延時間が大きく、立ち下がりの遅
延時間が小さいもので、電源とこの第２のインバータ２
６の出力端子との間に直列に接続されたＰＭＯＳ３２，
３４と、第２のインバータ２６の出力端子とグランドと
の間に並列に接続されたＮＭＯＳ３６，３８とを備えて
いる。ＰＭＯＳ３２，３４およびＮＭＯＳ３６，３８の
ゲートはショートされて、この第２のインバータ２６の
入力端子とされ、ＰＭＯＳ３４およびＮＭＯＳ３６，３
８のドレイン同士もショートされて第２のインバータ２
６の出力端子とされている。

【００３０】なお、図示例では、２段目と４段目の第２
のインバータ２６がＰＭＯＳ３２を共用し、４段目の第
２のインバータ２６のＮＭＯＳ３８のゲートには、２段
目の第２のインバータ２６のＮＭＯＳ３８と同じ信号が
入力されている。これにより、４段目の第２のインバー
タ２６の出力信号の立ち下がりの遅延時間をさらに小さ
くすると共に、遅延回路２０ａへの入力が立下った時に
遅延回路２０ａ内の信号の伝播を停止することができ
る。これに対し、２段目の第２のインバータ２６と４段
目の第２のインバータ２６とを全く独立に構成してもよ
い。

【００３１】また、インバータの段数や接続順序は限定
されない。例えば、インバータの段数を奇数個として出
力信号の極性を反転させてもよい。また、図示例では、
第２のインバータのＰＭＯＳおよびＮＭＯＳを２個ずつ
の構成としたが、これも限定されず、必要に応じて２個
以上としてもよい。また、ＰＭＯＳの個数とＮＭＯＳの
個数が違っていてもよい。

【００３２】図示例の遅延回路２０ａでは、アクティブ
状態がハイレベルであるダミーワード信号が遅延回路２
０ａへ入力されると、図２のタイミングチャートに示す
ように、ダミーワード信号は、まず、１段目の第１のイ
ンバータ２４により反転され、１段目の第１のインバー
タ２４からはロウレベルの出力信号Ａが出力される。前
述のように、１段目の第１のインバータ２４の出力信号
Ａの立ち上がりと立ち下がりの遅延時間はほぼ等しいも
のとなる。

【００３３】続いて、１段目の第１のインバータ２４の
出力信号Ａは、２段目の第２のインバータ２６により反
転され、２段目の第２のインバータ２６からはハイレベ
ルの出力信号Ｂが出力される。この２段目の第２のイン
バータ２６の出力信号Ｂは、その立ち上がりの遅延時間
が大きく、立ち下がりの遅延時間が短いものとなる。

【００３４】また、３段目の第１のインバータ２４およ
び４段目の第２のインバータ２６の動作は前述の１段目
の第１のインバータ２４および２段目の第２のインバー
タ２６の動作と全く同じである。なお、４段目の第２の
インバータ２６の出力信号、すなわち、この遅延回路２
０ａの出力信号の立ち下がりは、２段目の第２のインバ
ータ２６の出力信号Ｂの立ち下がりと同じタイミングと
なる。その結果、遅延回路２０ａの出力信号は、入力さ
れるダミーワード信号と比べて、その立ち上がりの遅延
時間が大きく、立ち下がりの遅延時間が小さいものとな
る。

【００３５】次に、遅延回路２０の別の例を挙げて説明
する。

【００３６】図３は、遅延回路の別の実施例の構成概略
図である。同図に示す遅延回路２０ｂは、図８に示す従
来の遅延回路２０ｄと同じように、遅延時間を選択可能
なもので、両者の違いは、遅延ユニットとして、図６に
示す遅延回路２０ｃの代わりに、図１に示す本発明に係
る遅延回路２０ａを使用したことである。したがって、
ここでは、図８に示す遅延回路２０ｄと同一の構成要件
に同一の符号を付し、その詳細な説明は省略する。

【００３７】この遅延回路２０ｂの動作は、遅延時間が
選択可能な点を除いて前述の遅延回路２０ａの動作と同
じである。図４のタイミングチャートに示すように、選
択信号Ｅ＝‘Ｈ’の場合、トランスファゲート４０がオ
ンし、停止信号は、ダミーワード信号に対して遅延ユニ
ット２０ａによる所定遅延時間の分だけ遅延される。一
方、選択信号Ｅ＝‘Ｌ’の場合にはトランスファゲート
４２がオンし、停止信号は、ダミーワード信号に対して
２つの遅延ユニット２０ａによる所定遅延時間の分だけ
遅延される。

【００３８】既に述べたように、本発明に係る遅延回路
２０ｂは、ダミーワード信号が立ち上がってアクティブ
状態であるハイレベルに変化する場合にはダミーワード
信号の遅延時間が大きく、これとは逆に、ダミーワード
信号が立ち下がって非アクティブ状態であるロウレベル
に変化する場合の遅延時間は小さい。従って、停止信号
が非アクティブ状態となるまでの時間が早いので無駄が
なく、メモリの動作周期が短くなるので高速動作させる
ことができる。

【００３９】以上、本発明の半導体記憶装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。例えば、上記実施
例として、本発明に係る遅延回路の具体例を２つ挙げて
説明したが、本発明はこれらのものに限定されず、本発
明に係る遅延回路を、同じ機能を実現するための異なる
手段によって構成してもよい。

【００４０】

【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置は、ダミーワード信号に基づいて停止信号を
発生し、この停止信号により内部動作を停止させるメモ
リを搭載するもので、遅延回路により、ダミーワード信
号がアクティブ状態に変化する場合の遅延時間が大き
く、非アクティブ状態に変化する場合の遅延時間が小さ
くなるように、ダミーワード信号の遅延時間を調整する
ようにしたものである。これにより、本発明の半導体記
憶装置によれば、停止信号が非アクティブ状態となるま
での時間が早く、メモリの動作周期が短くなるので、メ
モリを高速動作させることができる。

【図面の簡単な説明】

【図１】 本発明に係る遅延回路の一実施例の構成回路
図である。

【図２】 図１に示す遅延回路の動作を表す一実施例の
タイミングチャートである。

【図３】 本発明に係る遅延回路の別の実施例の構成概
略図である。

【図４】 図３に示す遅延回路の動作を表す一実施例の
タイミングチャートである。

【図５】 メモリの内部構造を表す一例の概略図であ
る。

【図６】 従来の遅延回路の一例の構成回路図である。

【図７】 図６に示す遅延回路の動作を表す一例のタイ
ミングチャートである。

【図８】 従来の遅延回路の別の例の構成概略図であ
る。

【図９】 図８に示す遅延回路の動作を表す一例のタイ
ミングチャートである。

【符号の説明】

１０ メモリ １２ メモリセルアレイ １４ ワードドライバ １６ ダミーセル １８ ダミーワードドライバ ２０，２０ａ，２０ｂ，２０ｃ，２０ｄ 遅延回路 ２２ コントロール回路 ２４，２６，４４ インバータ ２８，３２，３４ Ｐ型ＭＯＳトランジスタ（ＰＭＯ
Ｓ） ３０，３６，３８ Ｎ型ＭＯＳトランジスタ（ＮＭＯ
Ｓ） ４０，４２ トランスファゲート ４６ バッファ ４８ セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】メモリを搭載する半導体記憶装置であっ
   て、 ダミーワード線をドライブするダミーワードドライバ
   と、前記ダミーワード線に接続され、１ワードのビット
   数に対応した所定ビット数のダミーセルと、前記ダミー
   ワード線を伝搬するダミーワード信号の遅延時間を調整
   する遅延回路と、この遅延回路により遅延されたダミー
   ワード信号に応じて、前記メモリの内部動作を停止させ
   る停止信号を発生するコントロール回路とを備え、 前記遅延回路は、前記ダミーワード信号がアクティブ状
   態に変化する場合の遅延時間が大きく、非アクティブ状
   態に変化する場合の遅延時間が小さいものであることを
   特徴とする半導体記憶装置。
2. 【請求項２】前記遅延回路は、その出力信号の立ち上が
   りと立ち下がりの遅延時間がほぼ等しい第１のインバー
   タと、その出力信号の立ち上がりの遅延時間が大きく、
   立ち下がりの遅延時間が短い第２のインバータとを交互
   に直列に接続し、前記遅延回路への入力の立下りと同時
   に、前記遅延回路内の信号の伝播を停止するものである
   請求項１に記載の半導体記憶装置。