JP2002197868A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】高速動作が可能なメモリを搭載した半導体記憶
装置を提供する。 【解決手段】半導体記憶装置に搭載されるメモリでは、
ダミーワードドライバにより、1ワードのビット数に対
応した所定ビット数のダミーセルが接続されたダミーワ
ード線がドライブされ、遅延回路により、ダミーワード
線を伝搬するダミーワード信号が所定時間遅延された
後、コントロール回路により、遅延されたダミーワード
信号に応じて、メモリの内部動作を停止させる停止信号
が発生される。本発明に係る遅延回路は、ダミーワード
信号がアクティブ状態に変化する場合の遅延時間が大き
く、非アクティブ状態に変化する場合の遅延時間が小さ
いので、メモリの動作周期が短くなり、高速動作させる
ことができる。
装置を提供する。 【解決手段】半導体記憶装置に搭載されるメモリでは、
ダミーワードドライバにより、1ワードのビット数に対
応した所定ビット数のダミーセルが接続されたダミーワ
ード線がドライブされ、遅延回路により、ダミーワード
線を伝搬するダミーワード信号が所定時間遅延された
後、コントロール回路により、遅延されたダミーワード
信号に応じて、メモリの内部動作を停止させる停止信号
が発生される。本発明に係る遅延回路は、ダミーワード
信号がアクティブ状態に変化する場合の遅延時間が大き
く、非アクティブ状態に変化する場合の遅延時間が小さ
いので、メモリの動作周期が短くなり、高速動作させる
ことができる。
Description
【0001】
【発明の属する技術分野】本発明は、メモリを搭載した
半導体記憶装置の高速化に関するものである。
半導体記憶装置の高速化に関するものである。
【0002】
【従来の技術】例えば、SRAM(スタティック・ラン
ダム・アクセス・メモリ)やROM(リード・オンリー
・メモリ)等のように、アドレス信号等を入力し、所定
時間後にアドレスに対応したデータが出力されるメモリ
では、例えば入力されたアドレス信号等からメモリの内
部で停止信号が発生され、この停止信号を使用してメモ
リの内部動作が停止状態(待機状態)とされる。これに
より、メモリの高速化や低消費電力化等が図られてい
る。
ダム・アクセス・メモリ)やROM(リード・オンリー
・メモリ)等のように、アドレス信号等を入力し、所定
時間後にアドレスに対応したデータが出力されるメモリ
では、例えば入力されたアドレス信号等からメモリの内
部で停止信号が発生され、この停止信号を使用してメモ
リの内部動作が停止状態(待機状態)とされる。これに
より、メモリの高速化や低消費電力化等が図られてい
る。
【0003】通常、メモリサイズが固定のメモリでは、
ワード線よりも負荷の重いダミーワード線を使用し、こ
のダミーワード線を伝搬するダミーワード信号から停止
信号が発生される。これに対し、例えばエンベディッド
タイプのように、任意のメモリサイズのメモリを搭載可
能な半導体記憶装置では、ダミーワード線の負荷により
所望の動作時間が得られない場合もあるので、遅延回路
を使用してダミーワード信号の遅延調整を行う方がコス
ト上有利となる場合がある。
ワード線よりも負荷の重いダミーワード線を使用し、こ
のダミーワード線を伝搬するダミーワード信号から停止
信号が発生される。これに対し、例えばエンベディッド
タイプのように、任意のメモリサイズのメモリを搭載可
能な半導体記憶装置では、ダミーワード線の負荷により
所望の動作時間が得られない場合もあるので、遅延回路
を使用してダミーワード信号の遅延調整を行う方がコス
ト上有利となる場合がある。
【0004】以下、ダミーワード信号の遅延調整を行う
遅延回路を備えるメモリについて説明する。
遅延回路を備えるメモリについて説明する。
【0005】図5は、メモリの内部構造を表す一例の概
略図である。同図に示すように、メモリ10は、メモリ
セルアレイ12と、ワードドライバ14と、ダミーセル
16と、ダミーワードドライバ18と、遅延回路20
と、コントロール回路22とを備えている。なお、図示
例では、説明を容易化するために、アドレス信号のデコ
ード回路、メモリセルアレイ12からの読み出しデータ
を増幅するセンスアンプ等の回路は省略している。
略図である。同図に示すように、メモリ10は、メモリ
セルアレイ12と、ワードドライバ14と、ダミーセル
16と、ダミーワードドライバ18と、遅延回路20
と、コントロール回路22とを備えている。なお、図示
例では、説明を容易化するために、アドレス信号のデコ
ード回路、メモリセルアレイ12からの読み出しデータ
を増幅するセンスアンプ等の回路は省略している。
【0006】ここで、メモリセルアレイ12は、所定ビ
ット数のメモリセルからなるメモリワードを所定ワード
数備えている。
ット数のメモリセルからなるメモリワードを所定ワード
数備えている。
【0007】一方、ダミーセル16は、1ワード線が担
うメモリセルと同数のダミーセルが設けられている。図
示例の場合、各々のダミーセル16は、ソースおよびド
レインがグランドに接続されたN型MOSトランジスタ
(NMOS)であり、そのゲートはダミーワード線に接
続されている。また、ダミーワードドライバ18は、い
ずれかのメモリワードがアクセスされた場合に前述のダ
ミーワード線をドライブするものである。
うメモリセルと同数のダミーセルが設けられている。図
示例の場合、各々のダミーセル16は、ソースおよびド
レインがグランドに接続されたN型MOSトランジスタ
(NMOS)であり、そのゲートはダミーワード線に接
続されている。また、ダミーワードドライバ18は、い
ずれかのメモリワードがアクセスされた場合に前述のダ
ミーワード線をドライブするものである。
【0008】上述するダミーセル16は、1ワード分の
メモリセルと同等の負荷をダミーワード線に加える。ダ
ミーワード線は、ダミーワードドライバ18から図中右
方向へ引き回され、右端部のダミーセル16で折り返し
て左方向へ引き回され、さらにコントロール回路まで図
中縦方向に引き回されている。このため、ダミーワード
線を伝搬するダミーワード信号は、ワード線を伝搬する
ワード信号よりも、メモリセルアレイ12のセル数に応
じて遅延される。
メモリセルと同等の負荷をダミーワード線に加える。ダ
ミーワード線は、ダミーワードドライバ18から図中右
方向へ引き回され、右端部のダミーセル16で折り返し
て左方向へ引き回され、さらにコントロール回路まで図
中縦方向に引き回されている。このため、ダミーワード
線を伝搬するダミーワード信号は、ワード線を伝搬する
ワード信号よりも、メモリセルアレイ12のセル数に応
じて遅延される。
【0009】遅延回路20は、前述のように、ダミーワ
ード信号をさらに所定時間遅延するものである。なお、
遅延回路20の詳細な説明は後述する。また、コントロ
ール回路22は、この遅延回路20を介して入力される
ダミーワード信号から、メモリの内部動作を停止させる
ための停止信号を発生するものである。この停止信号に
基づいて、ワード信号は非アクティブ状態とされ、図示
省略したセンスアンプ等の動作も停止される。
ード信号をさらに所定時間遅延するものである。なお、
遅延回路20の詳細な説明は後述する。また、コントロ
ール回路22は、この遅延回路20を介して入力される
ダミーワード信号から、メモリの内部動作を停止させる
ための停止信号を発生するものである。この停止信号に
基づいて、ワード信号は非アクティブ状態とされ、図示
省略したセンスアンプ等の動作も停止される。
【0010】図示例のメモリ10では、例えばアドレス
信号が変化すると、これに対応したワードドライバ14
により対応したワード線がドライブされる。図示例で
は、アドレス信号に対応したワード線がハイレベルにド
ライブされ、メモリセルアレイ12に対して、データの
書き込みや読み出しのアクセスが行われる。また、アド
レス信号が変化すると、ダミーワードドライバ18によ
りダミーワード線も同時にハイレベルにドライブされ
る。
信号が変化すると、これに対応したワードドライバ14
により対応したワード線がドライブされる。図示例で
は、アドレス信号に対応したワード線がハイレベルにド
ライブされ、メモリセルアレイ12に対して、データの
書き込みや読み出しのアクセスが行われる。また、アド
レス信号が変化すると、ダミーワードドライバ18によ
りダミーワード線も同時にハイレベルにドライブされ
る。
【0011】ダミーワード信号は、ダミーワード線の引
き回しや遅延回路20による遅延時間の後コントロール
回路22へ入力される。コントロール回路22では、ダ
ミーワード信号がハイレベルにドライブされると、停止
信号がハイレベルとなり、これに応じてワード信号が立
ち下げられて非アクティブ状態のロウレベルとなる。そ
の後、ダミーワード信号がロウレベルになると、所定時
間の後に停止信号もロウレベルとなり、メモリは停止状
態となる。
き回しや遅延回路20による遅延時間の後コントロール
回路22へ入力される。コントロール回路22では、ダ
ミーワード信号がハイレベルにドライブされると、停止
信号がハイレベルとなり、これに応じてワード信号が立
ち下げられて非アクティブ状態のロウレベルとなる。そ
の後、ダミーワード信号がロウレベルになると、所定時
間の後に停止信号もロウレベルとなり、メモリは停止状
態となる。
【0012】次に、遅延回路について説明する。図6
は、従来の遅延回路の一例の構成回路図である。同図に
示す遅延回路20cは、3つのバッファ46を直列に接
続したもので、ダミーワード信号は、この遅延回路20
cを介してコントロール回路22へ供給される。
は、従来の遅延回路の一例の構成回路図である。同図に
示す遅延回路20cは、3つのバッファ46を直列に接
続したもので、ダミーワード信号は、この遅延回路20
cを介してコントロール回路22へ供給される。
【0013】コントロール回路22では、ダミーワード
信号が立ち上がってハイレベルになると、図7のタイミ
ングチャートに示すように、遅延回路20cによる所定
遅延時間の後に、停止信号が立ち上がってハイレベルと
なる。この停止信号の立ち上がりによりワード信号は立
ち下げられて非アクティブ状態のロウレベルとなる。そ
の後、ダミーワード信号が立ち下がってロウレベルにな
ると、遅延回路20cによる所定遅延時間の後に、停止
信号も立ち下がってロウレベルとなる。
信号が立ち上がってハイレベルになると、図7のタイミ
ングチャートに示すように、遅延回路20cによる所定
遅延時間の後に、停止信号が立ち上がってハイレベルと
なる。この停止信号の立ち上がりによりワード信号は立
ち下げられて非アクティブ状態のロウレベルとなる。そ
の後、ダミーワード信号が立ち下がってロウレベルにな
ると、遅延回路20cによる所定遅延時間の後に、停止
信号も立ち下がってロウレベルとなる。
【0014】また、図8は、従来の遅延回路の別の例の
構成概略図である。同図に示す遅延回路20dは、遅延
時間を選択可能なもので、2つの遅延ユニット20c
と、セレクタ48とを備えている。なお、遅延ユニット
は、図6に示す遅延回路20cである。
構成概略図である。同図に示す遅延回路20dは、遅延
時間を選択可能なもので、2つの遅延ユニット20c
と、セレクタ48とを備えている。なお、遅延ユニット
は、図6に示す遅延回路20cである。
【0015】また、セレクタ48は、P型MOSトラン
ジスタ(PMOS)およびNMOSからなるトランスフ
ァゲート40,42と、インバータ44とを備えてい
る。トランスファゲート40のNMOSおよびトランス
ファゲート42のPMOSのゲートには選択信号Eが入
力され、この選択信号Eは、インバータ44を介してト
ランスファゲート40のPMOSおよびトランスファゲ
ート42のNMOSに入力されている。
ジスタ(PMOS)およびNMOSからなるトランスフ
ァゲート40,42と、インバータ44とを備えてい
る。トランスファゲート40のNMOSおよびトランス
ファゲート42のPMOSのゲートには選択信号Eが入
力され、この選択信号Eは、インバータ44を介してト
ランスファゲート40のPMOSおよびトランスファゲ
ート42のNMOSに入力されている。
【0016】ダミーワード信号は遅延ユニット20cに
入力され、遅延ユニット20cの出力は、トランスファ
ゲート40には直接、また、トランスファゲート42に
は、もう1つの遅延ユニット20cを介して入力されて
いる。トランスファゲート40,42の出力はショート
され、セレクタ48の出力としてコントロール回路22
へ入力される。
入力され、遅延ユニット20cの出力は、トランスファ
ゲート40には直接、また、トランスファゲート42に
は、もう1つの遅延ユニット20cを介して入力されて
いる。トランスファゲート40,42の出力はショート
され、セレクタ48の出力としてコントロール回路22
へ入力される。
【0017】この遅延回路20dの動作は、遅延時間が
選択可能な点を除いて前述の遅延回路20cの動作と同
じである。すなわち、図9のタイミングチャートに示す
ように、選択信号E=‘H’の場合、トランスファゲー
ト40がオンし、停止信号は、ダミーワード信号に対し
て遅延ユニット20cによる所定遅延時間の分だけ遅延
される。一方、選択信号E=‘L’の場合にはトランス
ファゲート42がオンし、停止信号は、ダミーワード信
号に対して2つの遅延ユニット20cによる所定遅延時
間の分だけ遅延される。
選択可能な点を除いて前述の遅延回路20cの動作と同
じである。すなわち、図9のタイミングチャートに示す
ように、選択信号E=‘H’の場合、トランスファゲー
ト40がオンし、停止信号は、ダミーワード信号に対し
て遅延ユニット20cによる所定遅延時間の分だけ遅延
される。一方、選択信号E=‘L’の場合にはトランス
ファゲート42がオンし、停止信号は、ダミーワード信
号に対して2つの遅延ユニット20cによる所定遅延時
間の分だけ遅延される。
【0018】ところで、メモリ10では、停止信号が非
アクティブ状態であるロウレベルになるまで次の動作
(メモリアクセス)を開始することができない。従来の
遅延回路20c,20dでは、前述のように、ダミーワ
ード信号を単純に所定時間遅延させるだけなので、停止
信号が非アクティブ状態になるまでの時間も同様に遅延
されてしまい、その結果、メモリの動作周期が長くなっ
て、高速動作の妨げとなっているという問題があった。
アクティブ状態であるロウレベルになるまで次の動作
(メモリアクセス)を開始することができない。従来の
遅延回路20c,20dでは、前述のように、ダミーワ
ード信号を単純に所定時間遅延させるだけなので、停止
信号が非アクティブ状態になるまでの時間も同様に遅延
されてしまい、その結果、メモリの動作周期が長くなっ
て、高速動作の妨げとなっているという問題があった。
【0019】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、高速動作が可能
なメモリを搭載した半導体記憶装置を提供することにあ
る。
従来技術に基づく問題点をかえりみて、高速動作が可能
なメモリを搭載した半導体記憶装置を提供することにあ
る。
【0020】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリを搭載する半導体記憶装置であっ
て、ダミーワード線をドライブするダミーワードドライ
バと、前記ダミーワード線に接続され、1ワードのビッ
ト数に対応した所定ビット数のダミーセルと、前記ダミ
ーワード線を伝搬するダミーワード信号の遅延時間を調
整する遅延回路と、この遅延回路により遅延されたダミ
ーワード信号に応じて、前記メモリの内部動作を停止さ
せる停止信号を発生するコントロール回路とを備え、前
記遅延回路は、前記ダミーワード信号がアクティブ状態
に変化する場合の遅延時間が大きく、非アクティブ状態
に変化する場合の遅延時間が小さいものであることを特
徴とする半導体記憶装置を提供するものである。
に、本発明は、メモリを搭載する半導体記憶装置であっ
て、ダミーワード線をドライブするダミーワードドライ
バと、前記ダミーワード線に接続され、1ワードのビッ
ト数に対応した所定ビット数のダミーセルと、前記ダミ
ーワード線を伝搬するダミーワード信号の遅延時間を調
整する遅延回路と、この遅延回路により遅延されたダミ
ーワード信号に応じて、前記メモリの内部動作を停止さ
せる停止信号を発生するコントロール回路とを備え、前
記遅延回路は、前記ダミーワード信号がアクティブ状態
に変化する場合の遅延時間が大きく、非アクティブ状態
に変化する場合の遅延時間が小さいものであることを特
徴とする半導体記憶装置を提供するものである。
【0021】ここで、前記遅延回路は、その出力信号の
立ち上がりと立ち下がりの遅延時間がほぼ等しい第1の
インバータと、その出力信号の立ち上がりの遅延時間が
大きく、立ち下がりの遅延時間が短い第2のインバータ
とを交互に直列に接続したものであるのが好ましい。
立ち上がりと立ち下がりの遅延時間がほぼ等しい第1の
インバータと、その出力信号の立ち上がりの遅延時間が
大きく、立ち下がりの遅延時間が短い第2のインバータ
とを交互に直列に接続したものであるのが好ましい。
【0022】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
【0023】本発明の半導体記憶装置は、遅延回路20
の構成の違いを除いて、従来公知の半導体記憶装置に搭
載されるメモリ(図3参照)10と同じ構成のメモリを
搭載するものである。すなわち、図3の概略図に示すよ
うに、本発明の半導体記憶装置に搭載されるメモリ10
は、メモリセルアレイ12と、ワードドライバ14と、
ダミーセル16と、ダミーワードドライバ18と、遅延
回路20と、コントロール回路22とを備えている。
の構成の違いを除いて、従来公知の半導体記憶装置に搭
載されるメモリ(図3参照)10と同じ構成のメモリを
搭載するものである。すなわち、図3の概略図に示すよ
うに、本発明の半導体記憶装置に搭載されるメモリ10
は、メモリセルアレイ12と、ワードドライバ14と、
ダミーセル16と、ダミーワードドライバ18と、遅延
回路20と、コントロール回路22とを備えている。
【0024】なお、遅延回路20以外の各構成要件1
2,14,16,18,22は、従来技術の説明の欄で
既に述べた通りであり、従来公知のものがいずれも利用
可能であるから、ここでは、その詳細な説明は省略す
る。
2,14,16,18,22は、従来技術の説明の欄で
既に述べた通りであり、従来公知のものがいずれも利用
可能であるから、ここでは、その詳細な説明は省略す
る。
【0025】以下、本発明に係る遅延回路20について
説明する。
説明する。
【0026】本発明に係る遅延回路20は、ダミーワー
ド信号がアクティブ状態に変化する場合の遅延時間が大
きく、非アクティブ状態に変化する場合の遅延時間が小
さくなるように、ダミーワード信号の遅延時間を調整す
るものである。例えば、ダミーワード信号のアクティブ
状態がハイレベルの場合、遅延回路20により遅延され
た後のダミーワード信号は、その立上がりが比較的大き
く遅延され、その立ち下がりの遅延時間は比較的小さく
なる。
ド信号がアクティブ状態に変化する場合の遅延時間が大
きく、非アクティブ状態に変化する場合の遅延時間が小
さくなるように、ダミーワード信号の遅延時間を調整す
るものである。例えば、ダミーワード信号のアクティブ
状態がハイレベルの場合、遅延回路20により遅延され
た後のダミーワード信号は、その立上がりが比較的大き
く遅延され、その立ち下がりの遅延時間は比較的小さく
なる。
【0027】図1は、本発明に係る遅延回路の一実施例
の構成回路図である。同図に示す遅延回路20aは、第
1のインバータ24と、第2のインバータ26とを交互
に直列に接続したものである。図示例の場合、第1およ
び第2のインバータ24,26が2個ずつ交互に接続さ
れている。このように、第1および第2のインバータ2
4,26を交互に接続することにより、信号の突き抜け
等による誤動作を防止し、ダミーワード信号の立上りを
確実に伝搬させることができる。
の構成回路図である。同図に示す遅延回路20aは、第
1のインバータ24と、第2のインバータ26とを交互
に直列に接続したものである。図示例の場合、第1およ
び第2のインバータ24,26が2個ずつ交互に接続さ
れている。このように、第1および第2のインバータ2
4,26を交互に接続することにより、信号の突き抜け
等による誤動作を防止し、ダミーワード信号の立上りを
確実に伝搬させることができる。
【0028】ここで、第1のインバータ24は、その出
力信号の立ち上がりと立ち下がりの遅延時間がほぼ等し
いもので、電源とグランドとの間に直列に接続されたP
型MOSトランジスタ(PMOS)28およびN型MO
Sトランジスタ(NMOS)30を備えている。PMO
S28およびNMOS30のゲート同士はショートされ
て、この第1のインバータ24の入力端子とされ、その
ドレイン同士もショートされて第1のインバータ24の
出力端子とされている。
力信号の立ち上がりと立ち下がりの遅延時間がほぼ等し
いもので、電源とグランドとの間に直列に接続されたP
型MOSトランジスタ(PMOS)28およびN型MO
Sトランジスタ(NMOS)30を備えている。PMO
S28およびNMOS30のゲート同士はショートされ
て、この第1のインバータ24の入力端子とされ、その
ドレイン同士もショートされて第1のインバータ24の
出力端子とされている。
【0029】一方、第2のインバータ26は、その出力
信号の立ち上がりの遅延時間が大きく、立ち下がりの遅
延時間が小さいもので、電源とこの第2のインバータ2
6の出力端子との間に直列に接続されたPMOS32,
34と、第2のインバータ26の出力端子とグランドと
の間に並列に接続されたNMOS36,38とを備えて
いる。PMOS32,34およびNMOS36,38の
ゲートはショートされて、この第2のインバータ26の
入力端子とされ、PMOS34およびNMOS36,3
8のドレイン同士もショートされて第2のインバータ2
6の出力端子とされている。
信号の立ち上がりの遅延時間が大きく、立ち下がりの遅
延時間が小さいもので、電源とこの第2のインバータ2
6の出力端子との間に直列に接続されたPMOS32,
34と、第2のインバータ26の出力端子とグランドと
の間に並列に接続されたNMOS36,38とを備えて
いる。PMOS32,34およびNMOS36,38の
ゲートはショートされて、この第2のインバータ26の
入力端子とされ、PMOS34およびNMOS36,3
8のドレイン同士もショートされて第2のインバータ2
6の出力端子とされている。
【0030】なお、図示例では、2段目と4段目の第2
のインバータ26がPMOS32を共用し、4段目の第
2のインバータ26のNMOS38のゲートには、2段
目の第2のインバータ26のNMOS38と同じ信号が
入力されている。これにより、4段目の第2のインバー
タ26の出力信号の立ち下がりの遅延時間をさらに小さ
くすると共に、遅延回路20aへの入力が立下った時に
遅延回路20a内の信号の伝播を停止することができ
る。これに対し、2段目の第2のインバータ26と4段
目の第2のインバータ26とを全く独立に構成してもよ
い。
のインバータ26がPMOS32を共用し、4段目の第
2のインバータ26のNMOS38のゲートには、2段
目の第2のインバータ26のNMOS38と同じ信号が
入力されている。これにより、4段目の第2のインバー
タ26の出力信号の立ち下がりの遅延時間をさらに小さ
くすると共に、遅延回路20aへの入力が立下った時に
遅延回路20a内の信号の伝播を停止することができ
る。これに対し、2段目の第2のインバータ26と4段
目の第2のインバータ26とを全く独立に構成してもよ
い。
【0031】また、インバータの段数や接続順序は限定
されない。例えば、インバータの段数を奇数個として出
力信号の極性を反転させてもよい。また、図示例では、
第2のインバータのPMOSおよびNMOSを2個ずつ
の構成としたが、これも限定されず、必要に応じて2個
以上としてもよい。また、PMOSの個数とNMOSの
個数が違っていてもよい。
されない。例えば、インバータの段数を奇数個として出
力信号の極性を反転させてもよい。また、図示例では、
第2のインバータのPMOSおよびNMOSを2個ずつ
の構成としたが、これも限定されず、必要に応じて2個
以上としてもよい。また、PMOSの個数とNMOSの
個数が違っていてもよい。
【0032】図示例の遅延回路20aでは、アクティブ
状態がハイレベルであるダミーワード信号が遅延回路2
0aへ入力されると、図2のタイミングチャートに示す
ように、ダミーワード信号は、まず、1段目の第1のイ
ンバータ24により反転され、1段目の第1のインバー
タ24からはロウレベルの出力信号Aが出力される。前
述のように、1段目の第1のインバータ24の出力信号
Aの立ち上がりと立ち下がりの遅延時間はほぼ等しいも
のとなる。
状態がハイレベルであるダミーワード信号が遅延回路2
0aへ入力されると、図2のタイミングチャートに示す
ように、ダミーワード信号は、まず、1段目の第1のイ
ンバータ24により反転され、1段目の第1のインバー
タ24からはロウレベルの出力信号Aが出力される。前
述のように、1段目の第1のインバータ24の出力信号
Aの立ち上がりと立ち下がりの遅延時間はほぼ等しいも
のとなる。
【0033】続いて、1段目の第1のインバータ24の
出力信号Aは、2段目の第2のインバータ26により反
転され、2段目の第2のインバータ26からはハイレベ
ルの出力信号Bが出力される。この2段目の第2のイン
バータ26の出力信号Bは、その立ち上がりの遅延時間
が大きく、立ち下がりの遅延時間が短いものとなる。
出力信号Aは、2段目の第2のインバータ26により反
転され、2段目の第2のインバータ26からはハイレベ
ルの出力信号Bが出力される。この2段目の第2のイン
バータ26の出力信号Bは、その立ち上がりの遅延時間
が大きく、立ち下がりの遅延時間が短いものとなる。
【0034】また、3段目の第1のインバータ24およ
び4段目の第2のインバータ26の動作は前述の1段目
の第1のインバータ24および2段目の第2のインバー
タ26の動作と全く同じである。なお、4段目の第2の
インバータ26の出力信号、すなわち、この遅延回路2
0aの出力信号の立ち下がりは、2段目の第2のインバ
ータ26の出力信号Bの立ち下がりと同じタイミングと
なる。その結果、遅延回路20aの出力信号は、入力さ
れるダミーワード信号と比べて、その立ち上がりの遅延
時間が大きく、立ち下がりの遅延時間が小さいものとな
る。
び4段目の第2のインバータ26の動作は前述の1段目
の第1のインバータ24および2段目の第2のインバー
タ26の動作と全く同じである。なお、4段目の第2の
インバータ26の出力信号、すなわち、この遅延回路2
0aの出力信号の立ち下がりは、2段目の第2のインバ
ータ26の出力信号Bの立ち下がりと同じタイミングと
なる。その結果、遅延回路20aの出力信号は、入力さ
れるダミーワード信号と比べて、その立ち上がりの遅延
時間が大きく、立ち下がりの遅延時間が小さいものとな
る。
【0035】次に、遅延回路20の別の例を挙げて説明
する。
する。
【0036】図3は、遅延回路の別の実施例の構成概略
図である。同図に示す遅延回路20bは、図8に示す従
来の遅延回路20dと同じように、遅延時間を選択可能
なもので、両者の違いは、遅延ユニットとして、図6に
示す遅延回路20cの代わりに、図1に示す本発明に係
る遅延回路20aを使用したことである。したがって、
ここでは、図8に示す遅延回路20dと同一の構成要件
に同一の符号を付し、その詳細な説明は省略する。
図である。同図に示す遅延回路20bは、図8に示す従
来の遅延回路20dと同じように、遅延時間を選択可能
なもので、両者の違いは、遅延ユニットとして、図6に
示す遅延回路20cの代わりに、図1に示す本発明に係
る遅延回路20aを使用したことである。したがって、
ここでは、図8に示す遅延回路20dと同一の構成要件
に同一の符号を付し、その詳細な説明は省略する。
【0037】この遅延回路20bの動作は、遅延時間が
選択可能な点を除いて前述の遅延回路20aの動作と同
じである。図4のタイミングチャートに示すように、選
択信号E=‘H’の場合、トランスファゲート40がオ
ンし、停止信号は、ダミーワード信号に対して遅延ユニ
ット20aによる所定遅延時間の分だけ遅延される。一
方、選択信号E=‘L’の場合にはトランスファゲート
42がオンし、停止信号は、ダミーワード信号に対して
2つの遅延ユニット20aによる所定遅延時間の分だけ
遅延される。
選択可能な点を除いて前述の遅延回路20aの動作と同
じである。図4のタイミングチャートに示すように、選
択信号E=‘H’の場合、トランスファゲート40がオ
ンし、停止信号は、ダミーワード信号に対して遅延ユニ
ット20aによる所定遅延時間の分だけ遅延される。一
方、選択信号E=‘L’の場合にはトランスファゲート
42がオンし、停止信号は、ダミーワード信号に対して
2つの遅延ユニット20aによる所定遅延時間の分だけ
遅延される。
【0038】既に述べたように、本発明に係る遅延回路
20bは、ダミーワード信号が立ち上がってアクティブ
状態であるハイレベルに変化する場合にはダミーワード
信号の遅延時間が大きく、これとは逆に、ダミーワード
信号が立ち下がって非アクティブ状態であるロウレベル
に変化する場合の遅延時間は小さい。従って、停止信号
が非アクティブ状態となるまでの時間が早いので無駄が
なく、メモリの動作周期が短くなるので高速動作させる
ことができる。
20bは、ダミーワード信号が立ち上がってアクティブ
状態であるハイレベルに変化する場合にはダミーワード
信号の遅延時間が大きく、これとは逆に、ダミーワード
信号が立ち下がって非アクティブ状態であるロウレベル
に変化する場合の遅延時間は小さい。従って、停止信号
が非アクティブ状態となるまでの時間が早いので無駄が
なく、メモリの動作周期が短くなるので高速動作させる
ことができる。
【0039】以上、本発明の半導体記憶装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。例えば、上記実施
例として、本発明に係る遅延回路の具体例を2つ挙げて
説明したが、本発明はこれらのものに限定されず、本発
明に係る遅延回路を、同じ機能を実現するための異なる
手段によって構成してもよい。
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。例えば、上記実施
例として、本発明に係る遅延回路の具体例を2つ挙げて
説明したが、本発明はこれらのものに限定されず、本発
明に係る遅延回路を、同じ機能を実現するための異なる
手段によって構成してもよい。
【0040】
【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置は、ダミーワード信号に基づいて停止信号を
発生し、この停止信号により内部動作を停止させるメモ
リを搭載するもので、遅延回路により、ダミーワード信
号がアクティブ状態に変化する場合の遅延時間が大き
く、非アクティブ状態に変化する場合の遅延時間が小さ
くなるように、ダミーワード信号の遅延時間を調整する
ようにしたものである。これにより、本発明の半導体記
憶装置によれば、停止信号が非アクティブ状態となるま
での時間が早く、メモリの動作周期が短くなるので、メ
モリを高速動作させることができる。
体記憶装置は、ダミーワード信号に基づいて停止信号を
発生し、この停止信号により内部動作を停止させるメモ
リを搭載するもので、遅延回路により、ダミーワード信
号がアクティブ状態に変化する場合の遅延時間が大き
く、非アクティブ状態に変化する場合の遅延時間が小さ
くなるように、ダミーワード信号の遅延時間を調整する
ようにしたものである。これにより、本発明の半導体記
憶装置によれば、停止信号が非アクティブ状態となるま
での時間が早く、メモリの動作周期が短くなるので、メ
モリを高速動作させることができる。
【図1】 本発明に係る遅延回路の一実施例の構成回路
図である。
図である。
【図2】 図1に示す遅延回路の動作を表す一実施例の
タイミングチャートである。
タイミングチャートである。
【図3】 本発明に係る遅延回路の別の実施例の構成概
略図である。
略図である。
【図4】 図3に示す遅延回路の動作を表す一実施例の
タイミングチャートである。
タイミングチャートである。
【図5】 メモリの内部構造を表す一例の概略図であ
る。
る。
【図6】 従来の遅延回路の一例の構成回路図である。
【図7】 図6に示す遅延回路の動作を表す一例のタイ
ミングチャートである。
ミングチャートである。
【図8】 従来の遅延回路の別の例の構成概略図であ
る。
る。
【図9】 図8に示す遅延回路の動作を表す一例のタイ
ミングチャートである。
ミングチャートである。
10 メモリ 12 メモリセルアレイ 14 ワードドライバ 16 ダミーセル 18 ダミーワードドライバ 20,20a,20b,20c,20d 遅延回路 22 コントロール回路 24,26,44 インバータ 28,32,34 P型MOSトランジスタ(PMO
S) 30,36,38 N型MOSトランジスタ(NMO
S) 40,42 トランスファゲート 46 バッファ 48 セレクタ
S) 30,36,38 N型MOSトランジスタ(NMO
S) 40,42 トランスファゲート 46 バッファ 48 セレクタ
Claims (2)
- 【請求項1】メモリを搭載する半導体記憶装置であっ
て、 ダミーワード線をドライブするダミーワードドライバ
と、前記ダミーワード線に接続され、1ワードのビット
数に対応した所定ビット数のダミーセルと、前記ダミー
ワード線を伝搬するダミーワード信号の遅延時間を調整
する遅延回路と、この遅延回路により遅延されたダミー
ワード信号に応じて、前記メモリの内部動作を停止させ
る停止信号を発生するコントロール回路とを備え、 前記遅延回路は、前記ダミーワード信号がアクティブ状
態に変化する場合の遅延時間が大きく、非アクティブ状
態に変化する場合の遅延時間が小さいものであることを
特徴とする半導体記憶装置。 - 【請求項2】前記遅延回路は、その出力信号の立ち上が
りと立ち下がりの遅延時間がほぼ等しい第1のインバー
タと、その出力信号の立ち上がりの遅延時間が大きく、
立ち下がりの遅延時間が短い第2のインバータとを交互
に直列に接続し、前記遅延回路への入力の立下りと同時
に、前記遅延回路内の信号の伝播を停止するものである
請求項1に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000390059A JP2002197868A (ja) | 2000-12-22 | 2000-12-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000390059A JP2002197868A (ja) | 2000-12-22 | 2000-12-22 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002197868A true JP2002197868A (ja) | 2002-07-12 |
Family
ID=18856492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000390059A Withdrawn JP2002197868A (ja) | 2000-12-22 | 2000-12-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002197868A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008226404A (ja) * | 2007-03-15 | 2008-09-25 | Fujitsu Ltd | 半導体記憶装置 |
JP2014526767A (ja) * | 2011-09-12 | 2014-10-06 | クアルコム,インコーポレイテッド | マルチポートsramのための適応型読取りワード線電圧ブースティング装置および方法 |
-
2000
- 2000-12-22 JP JP2000390059A patent/JP2002197868A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008226404A (ja) * | 2007-03-15 | 2008-09-25 | Fujitsu Ltd | 半導体記憶装置 |
JP2014526767A (ja) * | 2011-09-12 | 2014-10-06 | クアルコム,インコーポレイテッド | マルチポートsramのための適応型読取りワード線電圧ブースティング装置および方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |