DE19958614B4 - Decodierschaltung und Decodierverfahren derselben - Google Patents
Decodierschaltung und Decodierverfahren derselben Download PDFInfo
- Publication number
- DE19958614B4 DE19958614B4 DE19958614A DE19958614A DE19958614B4 DE 19958614 B4 DE19958614 B4 DE 19958614B4 DE 19958614 A DE19958614 A DE 19958614A DE 19958614 A DE19958614 A DE 19958614A DE 19958614 B4 DE19958614 B4 DE 19958614B4
- Authority
- DE
- Germany
- Prior art keywords
- signal
- decoder circuit
- circuit
- decoder
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
einer Detektionsvorrichtung, die ein Selektionssignal zum Selektieren der Decodiererschaltung (40-1, 40-n) detektiert;
einer Taktsignalzuführvorrichtung, die ein Taktsignal zuführt; und
einer ein decodiertes Signal ausgebenden Vorrichtung, die mit der Detektionsvorrichtung und der Taktsignalzuführvorrichtung verbunden ist, wobei die ein decodiertes Signal ausgebende Vorrichtung ein decodiertes Signal gemäß einer Zeitsteuerung des Taktsignals ausgibt, wenn die Detektionsvorrichtung selektiert ist,
wobei die ein decodiertes Signal ausgebende Vorrichtung einen PMOS-Transistor (48) enthält, der auf der Basis des Selektionssignals gesteuert wird, und einen NMOS-Transistor (49), der nur auf der Basis der Zeitsteuerung des Taktsignals gesteuert wird.
Description
- HINTERGRUND DER ERFINDUNG
- 1. Gebiet der Erfindung
- Die vorliegende Erfindung betrifft eine Decodiererschaltung und ein Decodierverfahren von ihr, und im besonderen eine Decodiererschaltung und ein Decodierverfahren von ihr, welche Decodiererschaltung in einer integrierten Halbleiterschaltung [semiconductor integrated circuit] (IC) enthalten ist.
- 2. Beschreibung der verwandten Technik
- Heutzutage werden in einer Halbleiter-IC Vorrichtungsabmessungen minimiert, und das Volumen von ihrem Speicher wird Jahr für Jahr vergrößert. Damit die Halbleiter-IC eine höhere Geschwindigkeit haben kann, ist es daher erforderlich, eine Minimierung (im folgenden bezeichnet "Minimierung" eine Minimierung von Abmessungen) von ihren Speicherzellen (im folgenden als "MC" [memory cells] bezeichnet) und eine Minimierung und hohe Geschwindigkeit von Schaltungen zu realisieren, die um die MC herum angeordnet sind.
-
1 zeigt ein Beispiel zum Erläutern der Schaltungen, die um die MC herum angeordnet sind. In diesem Diagramm werden auf der Basis von Decodiererschaltungsselektionssignalen, die durch einen Adressendecodierer10 zugeführt werden, und Taktsignalen, die durch einen Taktpuffer20 zugeführt werden, Decodiererschaltungen30-1 bis30-n selektiert, um jeweilige Wortleitungssignale WL1 bis WLn zu erzeugen. - Dem Adressendecodierer
10 werden Speicheradressensignale A0 bis Am von einem äußeren Abschnitt (nicht gezeigt) zugeführt, und er erzeugt die Decodiererschaltungsselektionssignale auf der Basis dieser Speicheradressensignale A0 bis Am. Zum Beispiel erzeugt der Adressendecodierer10 ein Decodiererschaltungsselektionssignal zum Selek tieren der Decodiererschaltung30-1 in dem Fall, wenn ein Speicheradressensignal eine Speicheradresse bezeichnet, die durch die Wortleitung WL1 gesteuert wird, die von der Decodiererschaltung30-1 ausgegeben wird. - Als nächstes werden unter Bezugnahme auf
2 , die ein Beispiel von diesen Decodiererschaltungen zeigt, die Decodiererschaltungen30-1 bis30-n beschrieben. Jede der Decodiererschaltungen30-1 bis30-n enthält, wie aus diesem Diagramm hervorgeht, eine NAND-Schaltung31 und NICHT-Schaltungen32 bis34 . Der NAND-Schaltung31 werden zwei Decodiererschaltungsselektionssignale und ein Taktsignal zugeführt, und wenn die drei zugeführten Signale zum Beispiel alle high sind, wird von der NICHT-Schaltung34 ein Wortleitungssignal mit hohem Pegel ausgegeben. - In diesen herkömmlichen Decodiererschaltungen existiert jedoch das Problem, daß dann, wenn das Volumen des Speichers der MC erhöht wird, eine Last über Leitungen zunimmt, durch die die Decodiererschaltungsselektionssignale zum Selektieren der Decodiererschaltungen hindurchtreten. Um ferner eine höhere Geschwindigkeit der Halbleiter-IC zu realisieren, ist es erforderlich, die MC zu minimieren und die Schaltungen, die um die MC herum angeordnet sind, zu minimieren und ihnen eine hohe Geschwindigkeit zu verleihen, von welchen Schaltungen besonders die Decodiererschaltungen minimiert werden sollten.
- Aus der
US 4843 261 ist eine Decodierer/Treiber-Schaltung für Halbleiterspeicher bekannt. Aus derUS 5 113 374 A ist eine Halbleiterspeichervorrichtung vom MOS-Typ bekannt, die eine verbesserte Wortleitungs-Rückstellschaltung umfaßt. Aus derUS 5 680 343 A ist ein Halbleiterspeicher und insbesondere ein sogenanntes Masken-ROM bekannt, bei welchem jeder der MOS-Transistoren als Speicherzelle während seines Herstellungsprozesses programmiert wird. Aus derDE 197 48 023 A1 ist ein Zeilendecodierer für eine Halbleiter speichereinrichtung bekannt, der in der Lage ist, eine Wortleitungstreibereinheit und eine Wortleitung eines Halbleiterspeichers gemäß einem vordecodierten Zeilenadreßsignal anzusteuern. Keine dieser Druckschriften löst die Aufgabe der vorliegenden Erfindung. - ZUSAMMENFASSUNG DER ERFINDUNG
- Es ist eine allgemeine Aufgabe der vorliegenden Erfindung, eine Decodiererschaltung und ein Decodierverfahren vorzusehen, bei denen die obigen Nachteile eliminiert sind.
- Ein spezifischeres Ziel der vorliegenden Erfindung ist es, eine Decodiererschaltung und ein Decodierverfahren vorzusehen, bei denen eine Last über Decodiererschaltungsselektionssignalleitungen reduziert werden kann und die Anzahl von Stufen von Logikschaltungen, die eine Decodiererschaltung bilden, verringert werden kann.
- Obigen Aufgabe und Ziele sind durch die Merkmale der unabhängigen Ansprüche 1, 6, 9, 12 und 14 gelöst.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor, in denen:
-
1 eine Ansicht ist, die ein Beispiel zum Erläutern von herkömmlichen Schaltungen zeigt, die um eine MC herum angeordnet sind; -
2 eine Ansicht ist, die ein Beispiel einer herkömmlichen Decodiererschaltung zeigt; -
3 eine Ansicht ist, die eine Decodiererschaltung einer ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
4 eine Ansicht ist, die die Zeitlage der Decodiererschaltung der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
5 eine Ansicht ist, die eine Decodiererschaltung einer zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
6 eine Ansicht ist, die eine Decodiererschaltung einer dritten Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
7 eine Ansicht ist, die eine Decodiererschaltung einer vierten Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
8 eine Ansicht ist, die eine Decodiererschaltung einer fünften Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
9 eine Ansicht ist, die eine Decodiererschaltung einer sechsten Ausführungsform gemäß der vorliegenden Erfindung zeigt; und -
10 eine Ansicht ist, die eine Halbleiter-IC zeigt, die die Decodiererschaltungen der vorliegenden Erfindung enthält. - EINGEHENDE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
-
3 zeigt eine schematische Ansicht einer Decodiererschaltung einer ersten Ausführungsform gemäß der vorliegenden Erfindung. In diesem Diagramm haben Decodiererschaltungen40-1 bis40-n denselben Aufbau, und als Beispiel soll die Decodiererschaltung40-1 beschrieben werden. Zusätzlich entspricht die Decodiererschaltung40-1 der Decodiererschaltung30-1 von1 . - Die Decodiererschaltung
40-1 enthält eine NOR-Schaltung41 , NICHT-Schaltungen42 und47 , PMOS-Transistoren43 ,44 und48 und NMOS-Transistoren45 ,46 ,49 und50 . - Im folgenden werden unter Bezugnahme auf
4 , die die Zeitlage der Decodiererschaltung40-1 zeigt, Signalpege der Decodiererschaltung40-1 von3 beschrieben. Der NOR-Schaltung41 werden zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer10 zugeführt. Falls die Decodiererschaltung40-1 selektiert wird, werden dann, wie bei "(A)" in4 gezeigt, die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung42 wird ein Taktsignal C von dem Taktpuffer20 zugeführt, wie bei "(B)" in4 gezeigt. - Wenn die zwei zugeführten Decodiererschaltungsselektionssignale A und B low werden, führt die NOR-Schaltung
41 ein Signal D mit hohem Pegel, wie bei "(C)" in4 gezeigt, dem PMOS-Transistor43 und dem NMOS-Transistor46 zu. Wenn das Taktsignal C low wird, invertiert die NICHT-Schaltung42 das Taktsignal C und führt ein Signal E mit hohem Pegel, wie bei "(D)" in4 gezeigt, dem PMOS-Transistor44 , dem NMOS-Transistor45 und der NICHT-Schaltung47 zu. - Wenn ihnen die Signale D und E mit hohem Pegel zugeführt werden, schalten sich die PMOS-Transistoren
43 und44 "AUS" und die NMOS-Transistoren45 und46 "EIN". Demzufolge wird, wie bei "(E)" in4 gezeigt, ein Signal F mit niedrigem Pegel dem PMOS-Transistor48 zugeführt und ein Signal G mit niedrigem Pegel dem NMOS-Transistor49 zugeführt. - Wenn ihm das Signal F mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor
48 "EIN". Wenn ihm das Signal G mit niedrigem Pegel zugeführt wird, schaltet sich der NMOS-Transistor49 "AUS". Demzufolge wird, wie bei "(F)" in4 gezeigt, ein Wortleitungssignal WL1 mit hohem Pegel ausgegeben. - Zusätzlich ist die Decodiererschaltung
40-1 in ihrer Endstufe mit dem NMOS-Transistor50 versehen. Der NMOS-Transistor50 ist kleiner als die anderen NMOS-Transistoren, die in der Decodiererschaltung40-1 verwendet werden, wobei ein Gate des NMOS-Transistors50 mit einer Energiezufuhr verbunden ist. Demzufolge kann gewährleistet werden, daß der NMOS-Transistor50 selbst bei Nichtselektion, wenn die Decodiererschaltung40-1 nicht selektiert wird, nicht in einem schwimmenden Zustand ist. Des weiteren ist der NMOS-Transistor50 klein genug, um einen Selektionsprozeß der Decodiererschaltung40-1 nicht zu beeinträchtigen. - Die Decodiererschaltung der ersten Ausführungsform gemäß der vorliegenden Erfindung ist, wie oben erwähnt, mit der NOR-Schaltung
41 versehen, die aus einem kleinen Transistor gebildet ist, und dadurch kann eine Last über die Decodiererschaltungsselektionssignalleitungen reduziert werden, und die Anzahl von Stufen von Logikschaltungen, die die Decodiererschaltung bilden, kann verringert werden. Daher kann eine Minimierung der Decodiererschaltung realisiert werden. - Ferner sind in der Decodiererschaltung die Signale der PMOS-Transistoren von den Signalen der NMOS-Transistoren getrennt, so daß ein Selektionsprozeß der Wortleitungssignale durch Steuern der PMOS-Transistoren eine hohe Geschwindigkeit erreichen kann.
- Als nächstes werden unter Bezugnahme auf
5 Decodiererschaltungen50-1 bis50-n einer zweiten Ausführungsform beschrieben. Die Decodiererschaltungen von5 sind denen von3 ähnlich, dieselben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen. - Zusätzlich haben die Decodiererschaltungen
50-1 bis50-n denselben Aufbau, und somit wird als Beispiel nur die Decodiererschaltung50-1 beschrieben. - Die Decodiererschaltung
50-1 enthält die NOR-Schaltung41 , NICHT-Schaltungen42 ,45 ,56 und57 , PMOS-Transistoren51 und54 und NMOS-Transistoren52 und53 . Die Decodiererschaltung von5 hat die Merkmale, daß ein Ausgang der NOR-Schaltung41 der Decodiererschaltung von3 mit dem NMOS-Transistor52 über die NICHT-Schaltung57 verbunden ist und ein Gate des PMOS-Transistors54 mit einem Ausgang der NICHT-Schaltung55 der nächsten Stufe verbunden ist. - Der NOR-Schaltung
41 werden zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer10 zugeführt. Wenn die Decodiererschaltung50-1 selektiert wird, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung42 wird ein Taktsignal C von dem Taktpuffer20 zugeführt. - Die NOR-Schaltung
41 führt der NICHT-Schaltung57 ein Signal mit hohem Pegel zu, wenn die zwei Decodiererschaltungsselektionssignale A und B low werden. Die NICHT-Schaltung57 invertiert das Signal mit hohem Pegel und führt dem PMOS-Transistor51 und dem NMOS-Transistor52 ein Signal mit niedrigem Pegel zu. Die NICHT-Schaltung42 invertiert das Taktsignal C und führt das invertierte Signal dem NMOS-Transistor53 zu. - Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor
51 "EIN" und schalten sich die NMOS-Transistoren52 und53 "AUS". Demzufolge wird der NICHT-Schaltung55 ein Signal mit hohem Pegel zugeführt. - Wenn ihr das Signal mit hohem Pegel zugeführt wird, führt die NICHT-Schaltung
55 dem PMOS-Transistor54 und der NICHT-Schaltung56 ein Signal mit niedrigem Pegel zu. Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor54 "EIN" und gibt die NICHT-Schaltung56 ein Signal mit hohem Pegel als Wortleitungssignal WL1 aus. - Somit kann die Decodiererschaltung der zweiten Ausführungsform der vorliegenden Erfindung eine Signalübertragungsgeschwindigkeit und eine Wortsignalselektionsverarbeitungsgeschwindigkeit dadurch verbessern, daß das Gate des PMOS-Transistors
54 mit dem Ausgang der NICHT-Schaltung55 der nächsten Stufe verbunden ist. - Als nächstes werden unter Bezugnahme auf
6 Decodiererschaltungen60-1 bis60-n einer dritten Ausführungsform gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von5 ähnlich, dieselben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen. - In
6 haben die Decodiererschaltungen60-1 bis60-n denselben Aufbau, und als Beispiel wird somit nur die Decodiererschaltung60-1 beschrieben. - Die Decodiererschaltung
60-1 enthält die NOR-Schaltung41 , die NICHT-Schaltungen42 ,55 ,56 und57 , PMOS-Transistoren51 ,54 und61 und NMOS-Transistoren62 und63 . Die Decodiererschaltung in5 hat das Merkmal, daß ein Ausgang der NICHT-Schaltung42 von5 mit einer getakteten Inverterschaltung verbunden ist, die aus dem PMOS-Transistor61 und dem NMOS-Transistor62 gebildet ist. - Der NOR-Schaltung
41 werden zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer10 zugeführt. Falls die Decodiererschaltung60-1 selektiert wird, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung42 wird ein Taktsignal C von dem Taktpuffer20 zugeführt. - Die NOR-Schaltung
41 führt der NICHT-Schaltung57 ein Signal mit hohem Pegel zu, wenn die zwei Decodiererschaltungsselektionssignale A und B low werden. Die NICHT-Schaltung57 invertiert das Signal mit hohem Pegel und führt dem PMOS-Transistor51 und dem NMOS-Transistor63 ein Signal mit niedrigem Pegel zu. Die NICHT-Schaltung42 invertiert das Taktsignal C und führt das invertierte Signal der getakteten Inverterschaltung zu. - Wenn ihnen ein Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor
51 "EIN" und schalten sich die NMOS-Transistoren63 "AUS". Demzufolge wird der NICHT-Schaltung55 ein Signal mit hohem Pegel zugeführt. - Wenn ihr das Signal mit hohem Pegel zugeführt wird, führt die NICHT-Schaltung
55 dem PMOS-Transistor54 und der NICHT-Schaltung56 ein Signal mit niedrigem Pegel zu. Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor54 "EIN" und gibt die NICHT-Schaltung56 ein Signal mit hohem Pegel als Wortleitungssignal mit hohem Pegel WL1 aus. - Somit kann die Decodiererschaltung der dritten Ausfüh rungsform der vorliegenden Erfindung die Signalübertragungsgeschwindigkeit und die Wortsignalselektionsverarbeitungsgeschwindigkeit dadurch verbessern, daß das Gate des PMOS-Transistors
54 mit dem Ausgang der NICHT-Schaltung55 der nächsten Stufe verbunden ist. - Als nächstes werden unter Bezugnahme auf
7 Decodiererschaltungen70-1 bis70-n einer vierten Ausführungsform gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von6 ähnlich, dieselben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen. - In
7 haben die Decodiererschaltungen70-1 bis70-n denselben Aufbau, und als Beispiel wird somit nur die Decodiererschaltung70-1 beschrieben. - Die Decodiererschaltung
70-1 enthält die NOR-Schaltung41 , NICHT-Schaltungen42 ,55 ,56 und72 , den PMOS-Transistor54 und einen Übertragungsschalter71 . Die Decodiererschaltung von7 hat das Merkmal, daß die getaktete Inverterschaltung von6 durch den Übertragungsschalter71 ersetzt wurde. - Der NOR-Schaltung
41 werden zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer10 zugeführt. Falls die Decodiererschaltung70-1 zu selektieren ist, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung42 wird ein Taktsignal C von dem Taktpuffer20 zugeführt. - Die NOR-Schaltung
41 führt einer "N"-Seite des Übertragungsschalters71 und der NICHT-Schaltung72 ein Signal mit hohem Pegel zu, wenn die zwei Decodiererschaltungsselektionssignale A und B low werden. Die NICHT-Schaltung72 invertiert das Signal mit hohem Pegel und führt einer "P"-Seite des Übertragungsschalters71 ein Signal mit niedrigem Pegel zu. - Wenn demzufolge von der NOR-Schaltung
41 ein Signal mit hohem Pegel ausgegeben wird, invertiert die NICHT-Schaltung42 das Taktsignal C und führt das invertierte Signal dem Übertragungsschalter71 und dann der NICHT-Schaltung55 zu. - Wenn ihr das Signal mit hohem Pegel zugeführt wird, führt die NICHT-Schaltung
55 dem PMOS-Transistor54 und der NICHT-Schaltung56 ein Signal mit niedrigem Pegel zu. Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor54 "EIN" und gibt die NICHT-Schaltung56 ein Signal mit hohem Pegel als Wortleitungssignal WL1 aus. - Somit kann die Decodiererschaltung der vierten Ausführungsform der vorliegenden Erfindung die Signalübertragungsgeschwindigkeit und eine Wortsignalselektionsverarbeitungsgeschwindigkeit dadurch verbessern, daß das Gate des PMOS-Transistors
54 mit dem Ausgang der NICHT-Schaltung55 der nächsten Stufe verbunden ist. - Als nächstes werden unter Bezugnahme auf
8 Decodiererschaltungen80-1 bis80-n einer fünften Ausführungsform gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von3 ähnlich, diesel ben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen. - In
8 haben die Decodiererschaltungen80-1 bis80-n denselben Aufbau, und als Beispiel wird somit nur die Decodiererschaltung80-1 beschrieben. - Die Decodiererschaltung
80-1 enthält NICHT-Schaltungen42 und83 , PMOS-Transistoren43 ,44 ,48 und81 und NMOS-Transistoren45 ,46 ,49 ,50 und82 . Die Decodiererschaltung von8 hat das Merkmal, daß die NOR-Schaltung41 von3 durch den PMOS-Transistor81 und den NMOS-Transistor82 ersetzt wurde. - Dem PMOS-Transistor
81 und dem NMOS-Transistor82 werden jeweilig zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer10 zugeführt. Falls die Decodiererschaltung80-1 selektiert wird, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung42 wird ein Taktsignal C von dem Taktpuffer20 zugeführt. - Der PMOS-Transistor
81 schaltet sich "EIN", wenn das Decodiererschaltungsselektionssignal A low wird. Der NMOS-Transistor82 schaltet sich "AUS", wenn das Decodiererschaltungsselektionssignal B low wird. Wenn ihnen Signale mit niedrigem Pegel zugeführt werden, führen daher der PMOS-Transistor81 und der NMOS-Transistor82 dem PMOS-Transistor43 und dem NMOS-Transistor46 ein Signal mit hohem Pegel zu. Andererseits invertiert die NICHT-Schaltung42 das Taktsignal C und führt das invertierte Signal dem PMOS-Transistor44 , dem NMOS-Transistor45 und der NICHT-Schaltung83 zu. - Wenn ihnen jeweilig Signale mit hohem Pegel zugeführt werden, schalten sich die PMOS-Transistoren
43 und44 "AUS" und die NMOS-Transistoren45 und46 "EIN". Demzufolge wird dem PMOS-Transistor48 ein Signal mit niedrigem Pegel zugeführt, und gleichzeitig wird ein Signal mit niedrigem Pegel, das von der NICHT-Schaltung83 ausgegeben wird, dem NMOS-Transistor49 zugeführt. - Wenn ihnen die Signale mit niedrigem Pegel zugeführt werden, schaltet sich der PMOS-Transistor
48 "EIN" und der NMOS-Transistor49 "AUS". Demzufolge wird ein Wortleitungssignal WL1 mit hohem Pegel ausgegeben. - Zusätzlich ist die Decodiererschaltung
80-1 ähnlich wie bei der ersten Ausführungsform in ihrer Endstufe mit dem NMOS-Transistor50 versehen. Daher kann gewährleistet werden, daß der NMOS-Transistor50 selbst bei Nichtselektion, wenn die Decodiererschaltung80-1 nicht selektiert wird, nicht in einem schwimmenden Zustand ist. - Somit kann die Decodiererschaltung der fünften Ausführungsform der vorliegenden Erfindung eine Last über die Decodiererschaltungsselektionssignalleitungen reduzieren und die Anzahl von Stufen von Logikschaltungen verringern, die die Decodiererschaltung bilden, indem der PMOS-Transistor
81 und der NMOS-Transistor82 verwendet werden. Daher kann eine Minimierung der Decodiererschaltung realisiert werden. - Ferner sind in der Decodiererschaltung die Signale der PMOS-Transistoren von den Signalen der NMOS-Transistoren getrennt, so daß einem Selektionsprozeß der Wortleitungssignale durch Steuern der PMOS-Transistoren eine hohe Geschwindigkeit verliehen werden kann.
- Als nächstes werden unter Bezugnahme auf
9 Decodiererschaltungen90-1 bis90-n einer sechsten Ausführungsform gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von3 ähnlich, dieselben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen. - In
9 haben die Decodiererschaltungen90-1 bis90-n denselben Aufbau, und als Beispiel wird somit nur die Decodiererschaltung90-1 beschrieben. - Die Decodiererschaltung
90-1 enthält die NOR-Schaltung41 , NICHT-Schaltungen42 und47 , PMOS-Transistoren43 ,44 und48 und NMOS-Transistoren45 ,46 ,49 und50 . Die Decodiererschaltung von9 hat das Merkmal, daß das Gate des NMOS-Transistors50 von3 mit dem Ausgang der NICHT-Schaltung47 verbunden ist. - Der NMOS-Transistor
50 schaltet sich in dem Fall "EIN", wenn die Decodiererschaltung90-1 nicht selektiert wird, das heißt, wenn ein Signal, das von der NICHT-Schaltung47 ausgegeben wird, ein Signal mit hohem Pegel ist. Daher kann gewährleistet werden, daß der NMOS-Transistor50 nicht in einem schwimmenden Zustand ist. - Die oben beschriebenen Decodiererschaltungen können zum Beispiel in einer Halbleiter-IC enthalten sein, die in
10 gezeigt ist. Durch Minimierung der Decodiererschaltungen der vorliegenden Erfindung kann daher die MC minimiert werden, und als Resultat ist es möglich, eine höhere Geschwindigkeit der Halbleiter-IC zu realisieren. - Bei den obigen Beispielen der vorliegenden Erfindung dienen die NOR-Schaltung
41 , der PMOS-Transistor81 und der NMOS-Transistor82 jeweilig als Detektionsvorrichtungen zum Detektieren eines Signals zum Selektieren einer Decodiererschaltung. Die NICHT-Schaltung42 dient als Zuführungsvorrichtung zum Zuführen eines Taktsignals. Die PMOS-Transistoren43 ,44 und48 dienen als Wortleitungssignalausgabevorrichtung. Der NMOS-Transistor50 dient als Regelungsvorrichtung zum Regeln eines Wortleitungssignals auf einen gegebenen Pegel, falls die Detektionsvorrichtung kein Selektionssignal detektiert. Der PMOS-Transistor43 . dient als erste Steuervorrichtung, und der PMOS-Transistor44 dient als zweite Steuervorrichtung. Der NMOS-Transistor50 wird als erster NMOS-Transistor angesehen, und der PMOS-Transistor48 wird als erster PMOS-Transistor angesehen. Der NMOS-Transistor49 wird als zweiter NMOS-Transistor angesehen, und der PMOS-Transistor81 wird als zweiter PMOS-Transistor angesehen. Der NMOS-Transistor82 wird als dritter NMOS-Transistor angesehen. - Die vorliegende Erfindung ist nicht auf die speziell offenbarten Beispiele begrenzt, und Veränderungen und Abwandlungen können vorgenommen werden, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen, der durch die Ansprüche begrenzt ist.
Claims (15)
- Decodiererschaltung mit: einer Detektionsvorrichtung, die ein Selektionssignal zum Selektieren der Decodiererschaltung (
40-1 ,40-n ) detektiert; einer Taktsignalzuführvorrichtung, die ein Taktsignal zuführt; und einer ein decodiertes Signal ausgebenden Vorrichtung, die mit der Detektionsvorrichtung und der Taktsignalzuführvorrichtung verbunden ist, wobei die ein decodiertes Signal ausgebende Vorrichtung ein decodiertes Signal gemäß einer Zeitsteuerung des Taktsignals ausgibt, wenn die Detektionsvorrichtung selektiert ist, wobei die ein decodiertes Signal ausgebende Vorrichtung einen PMOS-Transistor (48 ) enthält, der auf der Basis des Selektionssignals gesteuert wird, und einen NMOS-Transistor (49 ), der nur auf der Basis der Zeitsteuerung des Taktsignals gesteuert wird. - Decodiererschaltung nach Anspruch 1, bei der die Detektionsvorrichtung eine NOR-Logikschaltung umfaßt.
- Decodiererschaltung nach Anspruch 1, ferner mit einer Regelungsvorrichtung, die das decodierte Signal auf einen gegebenen Pegel regelt, wenn die Detektionsvorrichtung das Selektionssignal nicht detektiert.
- Decodiererschaltung nach Anspruch 3, bei der die Regelungsvorrichtung einen NMOS-Transistor umfaßt.
- Decodiererschaltung nach Anspruch 1, bei der die Decodiererschaltung ein Wortleitungsdecodierer ist, der in einer integrierten Halbleiterschaltungsspeichervorrichtung vorgesehen ist.
- Decodiererschaltung mit: einer NOR-Logikschaltung (
41 ), die ein Selektionssignal zum Selektieren der Decodiererschaltung detektiert; einer NICHT-Logikschaltung (42 ), die ein Taktsignal invertiert und ein invertiertes Taktsignal ausgibt; einem PMOS-Transistor (48 ), der mit dem Ausgang der NOR-Logikschaltung (41 ) verbunden ist, die in den EIN-Zustand versetzt wird, wenn das Selektionssignal detektiert wird zum Liefern eines dekodierten Signals an einen Ausgangsanschluß der Dekodiererschaltung (40-1 ), und einem NMOS-Transistor (49 ), der mit dem Ausgangsanschluß der Decodiererschaltung und dem Ausgang der NICHT-Logikschaltung (42 ) verbunden ist, und der in Übereinstimmung mit der Zeitsteuerung nur des invertierten Taktsignals, das von der NICHT-Logikschaltung ausgegeben wird, in einen EIN/AUS-Zustand versetzt wird, bei der dann, wenn das Selektionssignal detektiert wird, ein decodiertes Signal auf der Basis von Zuständen des PMOS-Transistors und des NMOS-Transistors ausgegeben wird. - Decodiererschaltung nach Anspruch 6, ferner mit einem anderen NMOS-Transistor zum Regeln des decodierten Signals auf einen gegebenen Pegel, wenn die Detektionsvorrichtung das Selektionssignal nicht detektiert.
- Decodiererschaltung nach Anspruch 6, bei der die Decodiererschaltung ein Wortleitungsdecodierer ist, der in einer integrierten Halbleiterschaltungsspeichervorrichtung vorgesehen ist.
- Decodiererschaltung mit: einem ersten PMOS-Transistor (
43 ), der Selektionssignale zum Selektieren der Decodiererschaltung detektiert; einer NICHT-Logikschaltung (42 ), die ein Taktsignal aufnimmt und ein invertiertes Taktsignal ausgibt, das einem ersten NMOS-Transistor (45 ) zugeführt wird; einem zweiten PMOS-Transistor (48 ), der in einen EIN-Zustand versetzt wird, wenn das Selektionssignal detektiert wird, welcher zweite PMOS-Transistor mit dem ersten PMOS-Transistor und dem ersten NMOS-Transistor verbunden ist, um ein decodiertes Signal an einen Ausgang der Decodiererschaltung zu liefern, und einem zweiten NMOS-Transistor (49 ), der nur gemäß einer Zeitsteuerung des invertierten Taktsignals, das von der NICHT-Logikschaltung ausgegeben wird, in einen EIN/AUS-Zustand versetzt wird, welcher zweite NMOS-Transistor mit dem Ausgangsanschluß der Decodiererschaltung verbunden ist, bei der dann, wenn die jeweiligen Selektionssignale detektiert werden, ein decodiertes Signal auf der Basis von Zuständen des zweiten PMOS-Transistors (48 ) und des zweiten NMOS-Transistors (49 ) ausgegeben wird. - Decodiererschaltung nach Anspruch 9, ferner mit einem dritten NMOS-Transistor, der das decodierte Signal auf einen gegebenen Pegel regelt, wenn das Selektionssignal nicht detektiert wird.
- Decodiererschaltung nach Anspruch 9, bei der die Decodiererschaltung ein Wortleitungsdecodierer ist, der in einer integrierten Halbleiterschaltungsspeichervorrichtung vorgesehen ist.
- Decodierverfahren mit den folgenden Schritten: a) Detektieren eines Selektionssignals zum Selektieren einer Decodiererschaltung; b) Zuführen eines Taktsignals; und c) Steuern eines PMOS-Transistors (
48 ) basierend auf dem detektierten Selektionssignal; d) Steuern eines NMOS-Transistors (49 ), welcher mit dem Ausgangsanschluß der Decodiererschaltung verbunden ist, nur auf der Basis der Zeitsteuerung des Taktsignals; und e) Ausgeben eines Wortleitungssignals gemäß einer Zeitsteuerung des Taktsignals und basierend auf den Schaltzuständen des PMOS-Transistors und des NMOS-Transistors. - Decodierverfahren nach Anspruch 12, ferner mit dem Schritt f) zum Regeln des Wortleitungssignals auf einen gegebenen Pegel, wenn das Selektionssignal nicht detektiert wird.
- Decodierverfahren mit den folgenden Schritten: a) Detektieren eines Selektionssignals zum Selektieren einer Decodiererschaltung; b) Empfangen eines Taktsignals und Zuführen eines invertierten Taktsignals; c) Steuern eines PMOS-Transistors (
48 ) in einen EIN-Zustand, basierend auf dem detektierten Selektionssignal; d) Steuern eines NMOS-Transistors (49 ), welcher mit dem Ausgangsanschluß der Decodiererschaltung verbunden ist, nur auf der Basis der Zeitsteuerung des invertierten Taktsignals; und e) Ausgeben eines Wortleitungssignals auf der Basis der Schaltzustände des PMOS-Transistors (48 ) und des NMOS-Transistors (49 ), wobei der PMOS-Transistor auf das detektierte Selektionssignal und der NMOS-Transistor nur auf das invertierte Taktsignal anspricht. - Decodierverfahren nach Anspruch 14, ferner mit dem Schritt f) zum Regeln des Wortleitungssignals auf einen gegebenen Pegel, wenn das Selektionssignal nicht detektiert wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPP11-042289 | 1999-02-19 | ||
JP11042289A JP2000243089A (ja) | 1999-02-19 | 1999-02-19 | デコーダ回路及びデコード方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19958614A1 DE19958614A1 (de) | 2000-09-07 |
DE19958614B4 true DE19958614B4 (de) | 2007-10-25 |
Family
ID=12631892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19958614A Expired - Lifetime DE19958614B4 (de) | 1999-02-19 | 1999-12-06 | Decodierschaltung und Decodierverfahren derselben |
Country Status (4)
Country | Link |
---|---|
US (1) | US6239647B1 (de) |
JP (1) | JP2000243089A (de) |
KR (1) | KR100607917B1 (de) |
DE (1) | DE19958614B4 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007035091A (ja) * | 2005-07-22 | 2007-02-08 | Sony Corp | 半導体記憶装置 |
JP5005713B2 (ja) * | 2009-02-12 | 2012-08-22 | パナソニック株式会社 | 半導体記憶装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4843261A (en) * | 1988-02-29 | 1989-06-27 | International Business Machines Corporation | Complementary output, high-density CMOS decoder/driver circuit for semiconductor memories |
DE4117881A1 (de) * | 1990-06-05 | 1991-12-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit geteilter wortleitungsstruktur |
US5113374A (en) * | 1989-08-30 | 1992-05-12 | Nec Corporation | Mos type semiconductor memory device having a word line resetting circuit |
US5680343A (en) * | 1995-02-28 | 1997-10-21 | Nec Corporation | Semiconductor memory having mask ROM that can be set to plurality of threshold levels |
DE19748023A1 (de) * | 1996-10-30 | 1998-05-07 | Lg Semicon Co Ltd | Zeilendecodierer für Halbleiterspeichereinrichtung |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61104394A (ja) * | 1984-10-22 | 1986-05-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH02218095A (ja) * | 1989-02-17 | 1990-08-30 | Nec Corp | 半導体装置のラインドライバー回路 |
JP2653921B2 (ja) * | 1990-12-25 | 1997-09-17 | 松下電器産業株式会社 | 駆動回路 |
JP2933444B2 (ja) * | 1992-07-06 | 1999-08-16 | 日本電気アイシーマイコンシステム株式会社 | Cmosゲートのテスト回路 |
JP3223681B2 (ja) * | 1993-12-07 | 2001-10-29 | ソニー株式会社 | ワード線ドライバ |
JP3593389B2 (ja) * | 1995-08-04 | 2004-11-24 | 株式会社日立製作所 | 半導体論理回路 |
JP3563212B2 (ja) * | 1996-09-11 | 2004-09-08 | 沖電気工業株式会社 | Cmosゲートのテスト回路 |
-
1999
- 1999-02-19 JP JP11042289A patent/JP2000243089A/ja active Pending
- 1999-11-16 US US09/440,666 patent/US6239647B1/en not_active Expired - Lifetime
- 1999-12-03 KR KR1019990054670A patent/KR100607917B1/ko active IP Right Grant
- 1999-12-06 DE DE19958614A patent/DE19958614B4/de not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4843261A (en) * | 1988-02-29 | 1989-06-27 | International Business Machines Corporation | Complementary output, high-density CMOS decoder/driver circuit for semiconductor memories |
US5113374A (en) * | 1989-08-30 | 1992-05-12 | Nec Corporation | Mos type semiconductor memory device having a word line resetting circuit |
DE4117881A1 (de) * | 1990-06-05 | 1991-12-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit geteilter wortleitungsstruktur |
US5680343A (en) * | 1995-02-28 | 1997-10-21 | Nec Corporation | Semiconductor memory having mask ROM that can be set to plurality of threshold levels |
DE19748023A1 (de) * | 1996-10-30 | 1998-05-07 | Lg Semicon Co Ltd | Zeilendecodierer für Halbleiterspeichereinrichtung |
Also Published As
Publication number | Publication date |
---|---|
KR20000057035A (ko) | 2000-09-15 |
US6239647B1 (en) | 2001-05-29 |
JP2000243089A (ja) | 2000-09-08 |
KR100607917B1 (ko) | 2006-08-04 |
DE19958614A1 (de) | 2000-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69518343T2 (de) | Halbleiterspeicheranordnung | |
DE69325152T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung | |
DE3716518C2 (de) | ||
DE19650715B4 (de) | Unterwortleitungstreiberschaltung und diese verwendende Halbleiterspeichervorrichtung | |
DE69229118T2 (de) | Generatorarchitektur für Einzeltor RAM mit Hochleistungsfähigkeit | |
DE69419575T2 (de) | Integrierte Halbleiterschaltungsanordnung | |
DE69032799T2 (de) | Programmierbare logische Vorrichtung und zugehörige Speicherschaltung | |
DE60006162T2 (de) | Hochleistungs cmos wortleitungstreiber | |
DE69020384T2 (de) | Integrierte Halbleiterspeicherschaltung mit Möglichkeit zum Maskieren des Schreibens im Speicher. | |
DE3007155C2 (de) | Speichervorrichtung | |
DE69420476T2 (de) | Verriegelungsgesteuerter Ausgangstreiber | |
DE4017616A1 (de) | Halbleiterspeichereinrichtung mit einem auf dem chip befindlichen testschaltkreis und betriebsverfahren hierfuer | |
DE69030914T2 (de) | Halbleiterspeicheranordnung | |
DE3906897A1 (de) | Halbleiterspeichereinrichtung mit verbesserter redundanzschaltung | |
DE3742492A1 (de) | Inverter und diesen verwendender wortleitungstreiber fuer einen halbleiterspeicher | |
DE3884062T2 (de) | Programmierbare logische Einrichtung. | |
DE68916093T2 (de) | Integrierte Schaltung. | |
DE69120160T2 (de) | Integrierte Schaltung mit einer Eingabe-Pufferschaltung | |
DE4236456A1 (de) | Halbleiterspeichereinrichtung mit Worttreiber | |
EP1205938B1 (de) | Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen | |
DE69228522T2 (de) | Lese-Schreibspeicher mit Prüfmodusdatenvergleich | |
DE69125734T2 (de) | Halbleiterspeicheranordnung | |
EP0224887A1 (de) | Gate Array Anordnung in CMOS-Technik | |
DE60033598T2 (de) | Halbleiterspeichervorrichtung | |
DE3104880A1 (de) | "speicher fuer wahlfreien zugriff" |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: FUJITSU MICROELECTRONICS LTD., TOKYO, JP |
|
8327 | Change in the person/name/address of the patent owner |
Owner name: FUJITSU SEMICONDUCTOR LTD., YOKOHAMA, KANAGAWA, JP |
|
8328 | Change in the person/name/address of the agent |
Representative=s name: SEEGER SEEGER LINDNER PARTNERSCHAFT PATENTANWAELTE |
|
R082 | Change of representative |
Representative=s name: REICHERT & LINDNER PARTNERSCHAFT PATENTANWAELT, DE |
|
R081 | Change of applicant/patentee |
Owner name: SOCIONEXT INC., YOKOHAMA-SHI, JP Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR LTD., YOKOHAMA, KANAGAWA, JP Effective date: 20150512 |
|
R082 | Change of representative |
Representative=s name: REICHERT & LINDNER PARTNERSCHAFT PATENTANWAELT, DE Effective date: 20150512 |
|
R071 | Expiry of right |