DE19958614B4

DE19958614B4 - Decodierschaltung und Decodierverfahren derselben

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Publication number: DE19958614B4
Application number: DE19958614A
Authority: DE
Inventors: Takako Kawasaki Kagiwata; Toshiyuki Kawasaki Uetake; Yasuhiko Kawasaki Maki
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 1999-02-19
Filing date: 1999-12-06
Publication date: 2007-10-25
Anticipated expiration: 2019-12-07
Also published as: KR20000057035A; US6239647B1; JP2000243089A; KR100607917B1; DE19958614A1

Abstract

Decodiererschaltung mit:
einer Detektionsvorrichtung, die ein Selektionssignal zum Selektieren der Decodiererschaltung (40-1, 40-n) detektiert;
einer Taktsignalzuführvorrichtung, die ein Taktsignal zuführt; und
einer ein decodiertes Signal ausgebenden Vorrichtung, die mit der Detektionsvorrichtung und der Taktsignalzuführvorrichtung verbunden ist, wobei die ein decodiertes Signal ausgebende Vorrichtung ein decodiertes Signal gemäß einer Zeitsteuerung des Taktsignals ausgibt, wenn die Detektionsvorrichtung selektiert ist,
wobei die ein decodiertes Signal ausgebende Vorrichtung einen PMOS-Transistor (48) enthält, der auf der Basis des Selektionssignals gesteuert wird, und einen NMOS-Transistor (49), der nur auf der Basis der Zeitsteuerung des Taktsignals gesteuert wird.

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Decodiererschaltung und ein Decodierverfahren von ihr, und im besonderen eine Decodiererschaltung und ein Decodierverfahren von ihr, welche Decodiererschaltung in einer integrierten Halbleiterschaltung [semiconductor integrated circuit] (IC) enthalten ist.
2. Beschreibung der verwandten Technik
Heutzutage werden in einer Halbleiter-IC Vorrichtungsabmessungen minimiert, und das Volumen von ihrem Speicher wird Jahr für Jahr vergrößert. Damit die Halbleiter-IC eine höhere Geschwindigkeit haben kann, ist es daher erforderlich, eine Minimierung (im folgenden bezeichnet "Minimierung" eine Minimierung von Abmessungen) von ihren Speicherzellen (im folgenden als "MC" [memory cells] bezeichnet) und eine Minimierung und hohe Geschwindigkeit von Schaltungen zu realisieren, die um die MC herum angeordnet sind.
1 zeigt ein Beispiel zum Erläutern der Schaltungen, die um die MC herum angeordnet sind. In diesem Diagramm werden auf der Basis von Decodiererschaltungsselektionssignalen, die durch einen Adressendecodierer 10 zugeführt werden, und Taktsignalen, die durch einen Taktpuffer 20 zugeführt werden, Decodiererschaltungen 30-1 bis 30-n selektiert, um jeweilige Wortleitungssignale WL1 bis WLn zu erzeugen.
Dem Adressendecodierer 10 werden Speicheradressensignale A0 bis Am von einem äußeren Abschnitt (nicht gezeigt) zugeführt, und er erzeugt die Decodiererschaltungsselektionssignale auf der Basis dieser Speicheradressensignale A0 bis Am. Zum Beispiel erzeugt der Adressendecodierer 10 ein Decodiererschaltungsselektionssignal zum Selek tieren der Decodiererschaltung 30-1 in dem Fall, wenn ein Speicheradressensignal eine Speicheradresse bezeichnet, die durch die Wortleitung WL1 gesteuert wird, die von der Decodiererschaltung 30-1 ausgegeben wird.
Als nächstes werden unter Bezugnahme auf 2, die ein Beispiel von diesen Decodiererschaltungen zeigt, die Decodiererschaltungen 30-1 bis 30-n beschrieben. Jede der Decodiererschaltungen 30-1 bis 30-n enthält, wie aus diesem Diagramm hervorgeht, eine NAND-Schaltung 31 und NICHT-Schaltungen 32 bis 34. Der NAND-Schaltung 31 werden zwei Decodiererschaltungsselektionssignale und ein Taktsignal zugeführt, und wenn die drei zugeführten Signale zum Beispiel alle high sind, wird von der NICHT-Schaltung 34 ein Wortleitungssignal mit hohem Pegel ausgegeben.
In diesen herkömmlichen Decodiererschaltungen existiert jedoch das Problem, daß dann, wenn das Volumen des Speichers der MC erhöht wird, eine Last über Leitungen zunimmt, durch die die Decodiererschaltungsselektionssignale zum Selektieren der Decodiererschaltungen hindurchtreten. Um ferner eine höhere Geschwindigkeit der Halbleiter-IC zu realisieren, ist es erforderlich, die MC zu minimieren und die Schaltungen, die um die MC herum angeordnet sind, zu minimieren und ihnen eine hohe Geschwindigkeit zu verleihen, von welchen Schaltungen besonders die Decodiererschaltungen minimiert werden sollten.
Aus der US 4843 261 ist eine Decodierer/Treiber-Schaltung für Halbleiterspeicher bekannt. Aus der US 5 113 374 A ist eine Halbleiterspeichervorrichtung vom MOS-Typ bekannt, die eine verbesserte Wortleitungs-Rückstellschaltung umfaßt. Aus der US 5 680 343 A ist ein Halbleiterspeicher und insbesondere ein sogenanntes Masken-ROM bekannt, bei welchem jeder der MOS-Transistoren als Speicherzelle während seines Herstellungsprozesses programmiert wird. Aus der DE 197 48 023 A1 ist ein Zeilendecodierer für eine Halbleiter speichereinrichtung bekannt, der in der Lage ist, eine Wortleitungstreibereinheit und eine Wortleitung eines Halbleiterspeichers gemäß einem vordecodierten Zeilenadreßsignal anzusteuern. Keine dieser Druckschriften löst die Aufgabe der vorliegenden Erfindung.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine allgemeine Aufgabe der vorliegenden Erfindung, eine Decodiererschaltung und ein Decodierverfahren vorzusehen, bei denen die obigen Nachteile eliminiert sind.
Ein spezifischeres Ziel der vorliegenden Erfindung ist es, eine Decodiererschaltung und ein Decodierverfahren vorzusehen, bei denen eine Last über Decodiererschaltungsselektionssignalleitungen reduziert werden kann und die Anzahl von Stufen von Logikschaltungen, die eine Decodiererschaltung bilden, verringert werden kann.
Obigen Aufgabe und Ziele sind durch die Merkmale der unabhängigen Ansprüche 1, 6, 9, 12 und 14 gelöst.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor, in denen:
1 eine Ansicht ist, die ein Beispiel zum Erläutern von herkömmlichen Schaltungen zeigt, die um eine MC herum angeordnet sind;
2 eine Ansicht ist, die ein Beispiel einer herkömmlichen Decodiererschaltung zeigt;
3 eine Ansicht ist, die eine Decodiererschaltung einer ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
4 eine Ansicht ist, die die Zeitlage der Decodiererschaltung der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
5 eine Ansicht ist, die eine Decodiererschaltung einer zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
6 eine Ansicht ist, die eine Decodiererschaltung einer dritten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
7 eine Ansicht ist, die eine Decodiererschaltung einer vierten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
8 eine Ansicht ist, die eine Decodiererschaltung einer fünften Ausführungsform gemäß der vorliegenden Erfindung zeigt;
9 eine Ansicht ist, die eine Decodiererschaltung einer sechsten Ausführungsform gemäß der vorliegenden Erfindung zeigt; und
10 eine Ansicht ist, die eine Halbleiter-IC zeigt, die die Decodiererschaltungen der vorliegenden Erfindung enthält.
EINGEHENDE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
3 zeigt eine schematische Ansicht einer Decodiererschaltung einer ersten Ausführungsform gemäß der vorliegenden Erfindung. In diesem Diagramm haben Decodiererschaltungen 40-1 bis 40-n denselben Aufbau, und als Beispiel soll die Decodiererschaltung 40-1 beschrieben werden. Zusätzlich entspricht die Decodiererschaltung 40-1 der Decodiererschaltung 30-1 von 1.
Die Decodiererschaltung 40-1 enthält eine NOR-Schaltung 41, NICHT-Schaltungen 42 und 47, PMOS-Transistoren 43, 44 und 48 und NMOS-Transistoren 45, 46, 49 und 50.
Im folgenden werden unter Bezugnahme auf 4, die die Zeitlage der Decodiererschaltung 40-1 zeigt, Signalpege der Decodiererschaltung 40-1 von 3 beschrieben. Der NOR-Schaltung 41 werden zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer 10 zugeführt. Falls die Decodiererschaltung 40-1 selektiert wird, werden dann, wie bei "(A)" in 4 gezeigt, die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung 42 wird ein Taktsignal C von dem Taktpuffer 20 zugeführt, wie bei "(B)" in 4 gezeigt.
Wenn die zwei zugeführten Decodiererschaltungsselektionssignale A und B low werden, führt die NOR-Schaltung 41 ein Signal D mit hohem Pegel, wie bei "(C)" in 4 gezeigt, dem PMOS-Transistor 43 und dem NMOS-Transistor 46 zu. Wenn das Taktsignal C low wird, invertiert die NICHT-Schaltung 42 das Taktsignal C und führt ein Signal E mit hohem Pegel, wie bei "(D)" in 4 gezeigt, dem PMOS-Transistor 44, dem NMOS-Transistor 45 und der NICHT-Schaltung 47 zu.
Wenn ihnen die Signale D und E mit hohem Pegel zugeführt werden, schalten sich die PMOS-Transistoren 43 und 44 "AUS" und die NMOS-Transistoren 45 und 46 "EIN". Demzufolge wird, wie bei "(E)" in 4 gezeigt, ein Signal F mit niedrigem Pegel dem PMOS-Transistor 48 zugeführt und ein Signal G mit niedrigem Pegel dem NMOS-Transistor 49 zugeführt.
Wenn ihm das Signal F mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor 48 "EIN". Wenn ihm das Signal G mit niedrigem Pegel zugeführt wird, schaltet sich der NMOS-Transistor 49 "AUS". Demzufolge wird, wie bei "(F)" in 4 gezeigt, ein Wortleitungssignal WL1 mit hohem Pegel ausgegeben.
Zusätzlich ist die Decodiererschaltung 40-1 in ihrer Endstufe mit dem NMOS-Transistor 50 versehen. Der NMOS-Transistor 50 ist kleiner als die anderen NMOS-Transistoren, die in der Decodiererschaltung 40-1 verwendet werden, wobei ein Gate des NMOS-Transistors 50 mit einer Energiezufuhr verbunden ist. Demzufolge kann gewährleistet werden, daß der NMOS-Transistor 50 selbst bei Nichtselektion, wenn die Decodiererschaltung 40-1 nicht selektiert wird, nicht in einem schwimmenden Zustand ist. Des weiteren ist der NMOS-Transistor 50 klein genug, um einen Selektionsprozeß der Decodiererschaltung 40-1 nicht zu beeinträchtigen.
Die Decodiererschaltung der ersten Ausführungsform gemäß der vorliegenden Erfindung ist, wie oben erwähnt, mit der NOR-Schaltung 41 versehen, die aus einem kleinen Transistor gebildet ist, und dadurch kann eine Last über die Decodiererschaltungsselektionssignalleitungen reduziert werden, und die Anzahl von Stufen von Logikschaltungen, die die Decodiererschaltung bilden, kann verringert werden. Daher kann eine Minimierung der Decodiererschaltung realisiert werden.
Ferner sind in der Decodiererschaltung die Signale der PMOS-Transistoren von den Signalen der NMOS-Transistoren getrennt, so daß ein Selektionsprozeß der Wortleitungssignale durch Steuern der PMOS-Transistoren eine hohe Geschwindigkeit erreichen kann.
Als nächstes werden unter Bezugnahme auf 5 Decodiererschaltungen 50-1 bis 50-n einer zweiten Ausführungsform beschrieben. Die Decodiererschaltungen von 5 sind denen von 3 ähnlich, dieselben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.
Zusätzlich haben die Decodiererschaltungen 50-1 bis 50-n denselben Aufbau, und somit wird als Beispiel nur die Decodiererschaltung 50-1 beschrieben.
Die Decodiererschaltung 50-1 enthält die NOR-Schaltung 41, NICHT-Schaltungen 42, 45, 56 und 57, PMOS-Transistoren 51 und 54 und NMOS-Transistoren 52 und 53. Die Decodiererschaltung von 5 hat die Merkmale, daß ein Ausgang der NOR-Schaltung 41 der Decodiererschaltung von 3 mit dem NMOS-Transistor 52 über die NICHT-Schaltung 57 verbunden ist und ein Gate des PMOS-Transistors 54 mit einem Ausgang der NICHT-Schaltung 55 der nächsten Stufe verbunden ist.
Der NOR-Schaltung 41 werden zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer 10 zugeführt. Wenn die Decodiererschaltung 50-1 selektiert wird, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung 42 wird ein Taktsignal C von dem Taktpuffer 20 zugeführt.
Die NOR-Schaltung 41 führt der NICHT-Schaltung 57 ein Signal mit hohem Pegel zu, wenn die zwei Decodiererschaltungsselektionssignale A und B low werden. Die NICHT-Schaltung 57 invertiert das Signal mit hohem Pegel und führt dem PMOS-Transistor 51 und dem NMOS-Transistor 52 ein Signal mit niedrigem Pegel zu. Die NICHT-Schaltung 42 invertiert das Taktsignal C und führt das invertierte Signal dem NMOS-Transistor 53 zu.
Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor 51 "EIN" und schalten sich die NMOS-Transistoren 52 und 53 "AUS". Demzufolge wird der NICHT-Schaltung 55 ein Signal mit hohem Pegel zugeführt.
Wenn ihr das Signal mit hohem Pegel zugeführt wird, führt die NICHT-Schaltung 55 dem PMOS-Transistor 54 und der NICHT-Schaltung 56 ein Signal mit niedrigem Pegel zu. Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor 54 "EIN" und gibt die NICHT-Schaltung 56 ein Signal mit hohem Pegel als Wortleitungssignal WL1 aus.
Somit kann die Decodiererschaltung der zweiten Ausführungsform der vorliegenden Erfindung eine Signalübertragungsgeschwindigkeit und eine Wortsignalselektionsverarbeitungsgeschwindigkeit dadurch verbessern, daß das Gate des PMOS-Transistors 54 mit dem Ausgang der NICHT-Schaltung 55 der nächsten Stufe verbunden ist.
Als nächstes werden unter Bezugnahme auf 6 Decodiererschaltungen 60-1 bis 60-n einer dritten Ausführungsform gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von 5 ähnlich, dieselben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.
In 6 haben die Decodiererschaltungen 60-1 bis 60-n denselben Aufbau, und als Beispiel wird somit nur die Decodiererschaltung 60-1 beschrieben.
Die Decodiererschaltung 60-1 enthält die NOR-Schaltung 41, die NICHT-Schaltungen 42, 55, 56 und 57, PMOS-Transistoren 51, 54 und 61 und NMOS-Transistoren 62 und 63. Die Decodiererschaltung in 5 hat das Merkmal, daß ein Ausgang der NICHT-Schaltung 42 von 5 mit einer getakteten Inverterschaltung verbunden ist, die aus dem PMOS-Transistor 61 und dem NMOS-Transistor 62 gebildet ist.
Der NOR-Schaltung 41 werden zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer 10 zugeführt. Falls die Decodiererschaltung 60-1 selektiert wird, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung 42 wird ein Taktsignal C von dem Taktpuffer 20 zugeführt.
Die NOR-Schaltung 41 führt der NICHT-Schaltung 57 ein Signal mit hohem Pegel zu, wenn die zwei Decodiererschaltungsselektionssignale A und B low werden. Die NICHT-Schaltung 57 invertiert das Signal mit hohem Pegel und führt dem PMOS-Transistor 51 und dem NMOS-Transistor 63 ein Signal mit niedrigem Pegel zu. Die NICHT-Schaltung 42 invertiert das Taktsignal C und führt das invertierte Signal der getakteten Inverterschaltung zu.
Wenn ihnen ein Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor 51 "EIN" und schalten sich die NMOS-Transistoren 63 "AUS". Demzufolge wird der NICHT-Schaltung 55 ein Signal mit hohem Pegel zugeführt.
Wenn ihr das Signal mit hohem Pegel zugeführt wird, führt die NICHT-Schaltung 55 dem PMOS-Transistor 54 und der NICHT-Schaltung 56 ein Signal mit niedrigem Pegel zu. Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor 54 "EIN" und gibt die NICHT-Schaltung 56 ein Signal mit hohem Pegel als Wortleitungssignal mit hohem Pegel WL1 aus.
Somit kann die Decodiererschaltung der dritten Ausfüh rungsform der vorliegenden Erfindung die Signalübertragungsgeschwindigkeit und die Wortsignalselektionsverarbeitungsgeschwindigkeit dadurch verbessern, daß das Gate des PMOS-Transistors 54 mit dem Ausgang der NICHT-Schaltung 55 der nächsten Stufe verbunden ist.
Als nächstes werden unter Bezugnahme auf 7 Decodiererschaltungen 70-1 bis 70-n einer vierten Ausführungsform gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von 6 ähnlich, dieselben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.
In 7 haben die Decodiererschaltungen 70-1 bis 70-n denselben Aufbau, und als Beispiel wird somit nur die Decodiererschaltung 70-1 beschrieben.
Die Decodiererschaltung 70-1 enthält die NOR-Schaltung 41, NICHT-Schaltungen 42, 55, 56 und 72, den PMOS-Transistor 54 und einen Übertragungsschalter 71. Die Decodiererschaltung von 7 hat das Merkmal, daß die getaktete Inverterschaltung von 6 durch den Übertragungsschalter 71 ersetzt wurde.
Der NOR-Schaltung 41 werden zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer 10 zugeführt. Falls die Decodiererschaltung 70-1 zu selektieren ist, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung 42 wird ein Taktsignal C von dem Taktpuffer 20 zugeführt.
Die NOR-Schaltung 41 führt einer "N"-Seite des Übertragungsschalters 71 und der NICHT-Schaltung 72 ein Signal mit hohem Pegel zu, wenn die zwei Decodiererschaltungsselektionssignale A und B low werden. Die NICHT-Schaltung 72 invertiert das Signal mit hohem Pegel und führt einer "P"-Seite des Übertragungsschalters 71 ein Signal mit niedrigem Pegel zu.
Wenn demzufolge von der NOR-Schaltung 41 ein Signal mit hohem Pegel ausgegeben wird, invertiert die NICHT-Schaltung 42 das Taktsignal C und führt das invertierte Signal dem Übertragungsschalter 71 und dann der NICHT-Schaltung 55 zu.
Wenn ihr das Signal mit hohem Pegel zugeführt wird, führt die NICHT-Schaltung 55 dem PMOS-Transistor 54 und der NICHT-Schaltung 56 ein Signal mit niedrigem Pegel zu. Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor 54 "EIN" und gibt die NICHT-Schaltung 56 ein Signal mit hohem Pegel als Wortleitungssignal WL1 aus.
Somit kann die Decodiererschaltung der vierten Ausführungsform der vorliegenden Erfindung die Signalübertragungsgeschwindigkeit und eine Wortsignalselektionsverarbeitungsgeschwindigkeit dadurch verbessern, daß das Gate des PMOS-Transistors 54 mit dem Ausgang der NICHT-Schaltung 55 der nächsten Stufe verbunden ist.
Als nächstes werden unter Bezugnahme auf 8 Decodiererschaltungen 80-1 bis 80-n einer fünften Ausführungsform gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von 3 ähnlich, diesel ben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.
In 8 haben die Decodiererschaltungen 80-1 bis 80-n denselben Aufbau, und als Beispiel wird somit nur die Decodiererschaltung 80-1 beschrieben.
Die Decodiererschaltung 80-1 enthält NICHT-Schaltungen 42 und 83, PMOS-Transistoren 43, 44, 48 und 81 und NMOS-Transistoren 45, 46, 49, 50 und 82. Die Decodiererschaltung von 8 hat das Merkmal, daß die NOR-Schaltung 41 von 3 durch den PMOS-Transistor 81 und den NMOS-Transistor 82 ersetzt wurde.
Dem PMOS-Transistor 81 und dem NMOS-Transistor 82 werden jeweilig zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer 10 zugeführt. Falls die Decodiererschaltung 80-1 selektiert wird, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung 42 wird ein Taktsignal C von dem Taktpuffer 20 zugeführt.
Der PMOS-Transistor 81 schaltet sich "EIN", wenn das Decodiererschaltungsselektionssignal A low wird. Der NMOS-Transistor 82 schaltet sich "AUS", wenn das Decodiererschaltungsselektionssignal B low wird. Wenn ihnen Signale mit niedrigem Pegel zugeführt werden, führen daher der PMOS-Transistor 81 und der NMOS-Transistor 82 dem PMOS-Transistor 43 und dem NMOS-Transistor 46 ein Signal mit hohem Pegel zu. Andererseits invertiert die NICHT-Schaltung 42 das Taktsignal C und führt das invertierte Signal dem PMOS-Transistor 44, dem NMOS-Transistor 45 und der NICHT-Schaltung 83 zu.
Wenn ihnen jeweilig Signale mit hohem Pegel zugeführt werden, schalten sich die PMOS-Transistoren 43 und 44 "AUS" und die NMOS-Transistoren 45 und 46 "EIN". Demzufolge wird dem PMOS-Transistor 48 ein Signal mit niedrigem Pegel zugeführt, und gleichzeitig wird ein Signal mit niedrigem Pegel, das von der NICHT-Schaltung 83 ausgegeben wird, dem NMOS-Transistor 49 zugeführt.
Wenn ihnen die Signale mit niedrigem Pegel zugeführt werden, schaltet sich der PMOS-Transistor 48 "EIN" und der NMOS-Transistor 49 "AUS". Demzufolge wird ein Wortleitungssignal WL1 mit hohem Pegel ausgegeben.
Zusätzlich ist die Decodiererschaltung 80-1 ähnlich wie bei der ersten Ausführungsform in ihrer Endstufe mit dem NMOS-Transistor 50 versehen. Daher kann gewährleistet werden, daß der NMOS-Transistor 50 selbst bei Nichtselektion, wenn die Decodiererschaltung 80-1 nicht selektiert wird, nicht in einem schwimmenden Zustand ist.
Somit kann die Decodiererschaltung der fünften Ausführungsform der vorliegenden Erfindung eine Last über die Decodiererschaltungsselektionssignalleitungen reduzieren und die Anzahl von Stufen von Logikschaltungen verringern, die die Decodiererschaltung bilden, indem der PMOS-Transistor 81 und der NMOS-Transistor 82 verwendet werden. Daher kann eine Minimierung der Decodiererschaltung realisiert werden.
Ferner sind in der Decodiererschaltung die Signale der PMOS-Transistoren von den Signalen der NMOS-Transistoren getrennt, so daß einem Selektionsprozeß der Wortleitungssignale durch Steuern der PMOS-Transistoren eine hohe Geschwindigkeit verliehen werden kann.
Als nächstes werden unter Bezugnahme auf 9 Decodiererschaltungen 90-1 bis 90-n einer sechsten Ausführungsform gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von 3 ähnlich, dieselben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.
In 9 haben die Decodiererschaltungen 90-1 bis 90-n denselben Aufbau, und als Beispiel wird somit nur die Decodiererschaltung 90-1 beschrieben.
Die Decodiererschaltung 90-1 enthält die NOR-Schaltung 41, NICHT-Schaltungen 42 und 47, PMOS-Transistoren 43, 44 und 48 und NMOS-Transistoren 45, 46, 49 und 50. Die Decodiererschaltung von 9 hat das Merkmal, daß das Gate des NMOS-Transistors 50 von 3 mit dem Ausgang der NICHT-Schaltung 47 verbunden ist.
Der NMOS-Transistor 50 schaltet sich in dem Fall "EIN", wenn die Decodiererschaltung 90-1 nicht selektiert wird, das heißt, wenn ein Signal, das von der NICHT-Schaltung 47 ausgegeben wird, ein Signal mit hohem Pegel ist. Daher kann gewährleistet werden, daß der NMOS-Transistor 50 nicht in einem schwimmenden Zustand ist.
Die oben beschriebenen Decodiererschaltungen können zum Beispiel in einer Halbleiter-IC enthalten sein, die in 10 gezeigt ist. Durch Minimierung der Decodiererschaltungen der vorliegenden Erfindung kann daher die MC minimiert werden, und als Resultat ist es möglich, eine höhere Geschwindigkeit der Halbleiter-IC zu realisieren.
Bei den obigen Beispielen der vorliegenden Erfindung dienen die NOR-Schaltung 41, der PMOS-Transistor 81 und der NMOS-Transistor 82 jeweilig als Detektionsvorrichtungen zum Detektieren eines Signals zum Selektieren einer Decodiererschaltung. Die NICHT-Schaltung 42 dient als Zuführungsvorrichtung zum Zuführen eines Taktsignals. Die PMOS-Transistoren 43, 44 und 48 dienen als Wortleitungssignalausgabevorrichtung. Der NMOS-Transistor 50 dient als Regelungsvorrichtung zum Regeln eines Wortleitungssignals auf einen gegebenen Pegel, falls die Detektionsvorrichtung kein Selektionssignal detektiert. Der PMOS-Transistor 43. dient als erste Steuervorrichtung, und der PMOS-Transistor 44 dient als zweite Steuervorrichtung. Der NMOS-Transistor 50 wird als erster NMOS-Transistor angesehen, und der PMOS-Transistor 48 wird als erster PMOS-Transistor angesehen. Der NMOS-Transistor 49 wird als zweiter NMOS-Transistor angesehen, und der PMOS-Transistor 81 wird als zweiter PMOS-Transistor angesehen. Der NMOS-Transistor 82 wird als dritter NMOS-Transistor angesehen.
Die vorliegende Erfindung ist nicht auf die speziell offenbarten Beispiele begrenzt, und Veränderungen und Abwandlungen können vorgenommen werden, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen, der durch die Ansprüche begrenzt ist.

Claims

Decodiererschaltung mit: einer Detektionsvorrichtung, die ein Selektionssignal zum Selektieren der Decodiererschaltung (40-1, 40-n) detektiert; einer Taktsignalzuführvorrichtung, die ein Taktsignal zuführt; und einer ein decodiertes Signal ausgebenden Vorrichtung, die mit der Detektionsvorrichtung und der Taktsignalzuführvorrichtung verbunden ist, wobei die ein decodiertes Signal ausgebende Vorrichtung ein decodiertes Signal gemäß einer Zeitsteuerung des Taktsignals ausgibt, wenn die Detektionsvorrichtung selektiert ist, wobei die ein decodiertes Signal ausgebende Vorrichtung einen PMOS-Transistor (48) enthält, der auf der Basis des Selektionssignals gesteuert wird, und einen NMOS-Transistor (49), der nur auf der Basis der Zeitsteuerung des Taktsignals gesteuert wird.
Decodiererschaltung nach Anspruch 1, bei der die Detektionsvorrichtung eine NOR-Logikschaltung umfaßt.
Decodiererschaltung nach Anspruch 1, ferner mit einer Regelungsvorrichtung, die das decodierte Signal auf einen gegebenen Pegel regelt, wenn die Detektionsvorrichtung das Selektionssignal nicht detektiert.
Decodiererschaltung nach Anspruch 3, bei der die Regelungsvorrichtung einen NMOS-Transistor umfaßt.
Decodiererschaltung nach Anspruch 1, bei der die Decodiererschaltung ein Wortleitungsdecodierer ist, der in einer integrierten Halbleiterschaltungsspeichervorrichtung vorgesehen ist.
Decodiererschaltung mit: einer NOR-Logikschaltung (41), die ein Selektionssignal zum Selektieren der Decodiererschaltung detektiert; einer NICHT-Logikschaltung (42), die ein Taktsignal invertiert und ein invertiertes Taktsignal ausgibt; einem PMOS-Transistor (48), der mit dem Ausgang der NOR-Logikschaltung (41) verbunden ist, die in den EIN-Zustand versetzt wird, wenn das Selektionssignal detektiert wird zum Liefern eines dekodierten Signals an einen Ausgangsanschluß der Dekodiererschaltung (40-1), und einem NMOS-Transistor (49), der mit dem Ausgangsanschluß der Decodiererschaltung und dem Ausgang der NICHT-Logikschaltung (42) verbunden ist, und der in Übereinstimmung mit der Zeitsteuerung nur des invertierten Taktsignals, das von der NICHT-Logikschaltung ausgegeben wird, in einen EIN/AUS-Zustand versetzt wird, bei der dann, wenn das Selektionssignal detektiert wird, ein decodiertes Signal auf der Basis von Zuständen des PMOS-Transistors und des NMOS-Transistors ausgegeben wird.
Decodiererschaltung nach Anspruch 6, ferner mit einem anderen NMOS-Transistor zum Regeln des decodierten Signals auf einen gegebenen Pegel, wenn die Detektionsvorrichtung das Selektionssignal nicht detektiert.
Decodiererschaltung nach Anspruch 6, bei der die Decodiererschaltung ein Wortleitungsdecodierer ist, der in einer integrierten Halbleiterschaltungsspeichervorrichtung vorgesehen ist.
Decodiererschaltung mit: einem ersten PMOS-Transistor (43), der Selektionssignale zum Selektieren der Decodiererschaltung detektiert; einer NICHT-Logikschaltung (42), die ein Taktsignal aufnimmt und ein invertiertes Taktsignal ausgibt, das einem ersten NMOS-Transistor (45) zugeführt wird; einem zweiten PMOS-Transistor (48), der in einen EIN-Zustand versetzt wird, wenn das Selektionssignal detektiert wird, welcher zweite PMOS-Transistor mit dem ersten PMOS-Transistor und dem ersten NMOS-Transistor verbunden ist, um ein decodiertes Signal an einen Ausgang der Decodiererschaltung zu liefern, und einem zweiten NMOS-Transistor (49), der nur gemäß einer Zeitsteuerung des invertierten Taktsignals, das von der NICHT-Logikschaltung ausgegeben wird, in einen EIN/AUS-Zustand versetzt wird, welcher zweite NMOS-Transistor mit dem Ausgangsanschluß der Decodiererschaltung verbunden ist, bei der dann, wenn die jeweiligen Selektionssignale detektiert werden, ein decodiertes Signal auf der Basis von Zuständen des zweiten PMOS-Transistors (48) und des zweiten NMOS-Transistors (49) ausgegeben wird.
Decodiererschaltung nach Anspruch 9, ferner mit einem dritten NMOS-Transistor, der das decodierte Signal auf einen gegebenen Pegel regelt, wenn das Selektionssignal nicht detektiert wird.
Decodiererschaltung nach Anspruch 9, bei der die Decodiererschaltung ein Wortleitungsdecodierer ist, der in einer integrierten Halbleiterschaltungsspeichervorrichtung vorgesehen ist.
Decodierverfahren mit den folgenden Schritten: a) Detektieren eines Selektionssignals zum Selektieren einer Decodiererschaltung; b) Zuführen eines Taktsignals; und c) Steuern eines PMOS-Transistors (48) basierend auf dem detektierten Selektionssignal; d) Steuern eines NMOS-Transistors (49), welcher mit dem Ausgangsanschluß der Decodiererschaltung verbunden ist, nur auf der Basis der Zeitsteuerung des Taktsignals; und e) Ausgeben eines Wortleitungssignals gemäß einer Zeitsteuerung des Taktsignals und basierend auf den Schaltzuständen des PMOS-Transistors und des NMOS-Transistors.
Decodierverfahren nach Anspruch 12, ferner mit dem Schritt f) zum Regeln des Wortleitungssignals auf einen gegebenen Pegel, wenn das Selektionssignal nicht detektiert wird.
Decodierverfahren mit den folgenden Schritten: a) Detektieren eines Selektionssignals zum Selektieren einer Decodiererschaltung; b) Empfangen eines Taktsignals und Zuführen eines invertierten Taktsignals; c) Steuern eines PMOS-Transistors (48) in einen EIN-Zustand, basierend auf dem detektierten Selektionssignal; d) Steuern eines NMOS-Transistors (49), welcher mit dem Ausgangsanschluß der Decodiererschaltung verbunden ist, nur auf der Basis der Zeitsteuerung des invertierten Taktsignals; und e) Ausgeben eines Wortleitungssignals auf der Basis der Schaltzustände des PMOS-Transistors (48) und des NMOS-Transistors (49), wobei der PMOS-Transistor auf das detektierte Selektionssignal und der NMOS-Transistor nur auf das invertierte Taktsignal anspricht.
Decodierverfahren nach Anspruch 14, ferner mit dem Schritt f) zum Regeln des Wortleitungssignals auf einen gegebenen Pegel, wenn das Selektionssignal nicht detektiert wird.