DE19958614A1

DE19958614A1 - Decodierschaltung und Decodierverfahren derselben

Info

Publication number: DE19958614A1
Application number: DE19958614A
Authority: DE
Inventors: Takako Kagiwata; Toshiyuki Uetake; Yasuhiko Maki
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 1999-02-19
Filing date: 1999-12-06
Publication date: 2000-09-07
Anticipated expiration: 2019-12-07
Also published as: KR20000057035A; US6239647B1; JP2000243089A; KR100607917B1; DE19958614B4

Abstract

Eine Decodierschaltung enthält eine Detektionsvorrichtung, die ein Selektionssignal zum Selektieren der Decodiererschaltung detektiert, eine Taktsignalzuführungsvorrichtung, die ein Taktsignal zuführt, und eine Ausgabevorrichtung eines decodierten Signals, das ein decodiertes Signal gemäß einer Zeitlage des Taktsignals ausgibt, wenn die Detektionsvorrichtung das Selektionssignal detektiert.

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Decodierer schaltung und ein Decodierverfahren von ihr, und im besonde ren eine Decodiererschaltung und ein Decodierverfahren von ihr, welche Decodiererschaltung in einer integrierten Halb leiterschaltung [semiconductor integrated circuit] (IC) ent halten ist.

2. Beschreibung der verwandten Technik

Heutzutage werden in einer Halbleiter-IC Vorrichtungs abmessungen minimiert, und das Volumen von ihrem Speicher wird Jahr für Jahr vergrößert. Damit die Halbleiter-IC eine höhere Geschwindigkeit haben kann, ist es daher erforder lich, eine Minimierung (im folgenden bezeichnet "Minimie rung" eine Minimierung von Abmessungen) von ihren Speicher zellen (im folgenden als "MC" [memory cells] bezeichnet) und eine Minimierung und hohe Geschwindigkeit von Schaltungen zu realisieren, die um die MC herum angeordnet sind.

Fig. 1 zeigt ein Beispiel zum Erläutern der Schaltun gen, die um die MC herum angeordnet sind. In diesem Diagramm werden auf der Basis von Decodiererschaltungsselektions signalen, die durch einen Adressendecodierer 10 zugeführt werden, und Taktsignalen, die durch einen Taktpuffer 20 zu geführt werden, Decodiererschaltungen 30-1 bis 30-n selek tiert, um jeweilige Wortleitungssignale WL1 bis WLn zu er zeugen.

Dem Adressendecodierer 10 werden Speicheradressen signale A0 bis Am von einem äußeren Abschnitt (nicht ge zeigt) zugeführt, und er erzeugt die Decodiererschaltungs selektionssignale auf der Basis dieser Speicheradressen signale A0 bis Am. Zum Beispiel erzeugt der Adressendecodie rer 10 ein Decodiererschaltungsselektionssignal zum Selek tieren der Decodiererschaltung 30-1 in dem Fall, wenn ein Speicheradressensignal eine Speicheradresse bezeichnet, die durch die Wortleitung WL1 gesteuert wird, die von der Deco diererschaltung 30-1 ausgegeben wird.

Als nächstes werden unter Bezugnahme auf Fig. 2, die ein Beispiel von diesen Decodiererschaltungen zeigt, die Decodiererschaltungen 30-1 bis 30-n beschrieben. Jede der Decodiererschaltungen 30-1 bis 30-n enthält, wie aus diesem Diagramm hervorgeht, eine NAND-Schaltung 31 und NICHT-Schal tungen 32 bis 34. Der NAND-Schaltung 31 werden zwei Decodie rerschaltungsselektionssignale und ein Taktsignal zugeführt, und wenn die drei zugeführten Signale zum Beispiel alle high sind, wird von der NICHT-Schaltung 34 ein Wortleitungssignal mit hohem Pegel ausgegeben.

In diesen herkömmlichen Decodiererschaltungen existiert jedoch das Problem, daß dann, wenn das Volumen des Speichers der MC erhöht wird, eine Last über Leitungen zunimmt, durch die die Decodiererschaltungsselektionssignale zum Selektie ren der Decodiererschaltungen hindurchtreten. Um ferner eine höhere Geschwindigkeit der Halbleiter-IC zu realisieren, ist es erforderlich, die MC zu minimieren und die Schaltungen, die um die MC herum angeordnet sind, zu minimieren und ihnen eine hohe Geschwindigkeit zu verleihen, von welchen Schal tungen besonders die Decodiererschaltungen minimiert werden sollten.

Zusammenfassung der Erfindung

Es ist eine allgemeine Aufgabe der vorliegenden Erfin dung, eine Decodiererschaltung und ein Decodierverfahren vorzusehen, bei denen die obigen Nachteile eliminiert sind.

Ein spezifischeres Ziel der vorliegenden Erfindung ist es, eine Decodiererschaltung und ein Decodierverfahren vor zusehen, bei denen eine Last über Decodiererschaltungsselek tionssignalleitungen reduziert werden kann und die Anzahl von Stufen von Logikschaltungen, die eine Decodiererschal tung bilden, verringert werden kann.

Die obigen Ziele der vorliegenden Erfindung werden durch eine Decodiererschaltung erreicht, welche Decodierer schaltung umfaßt: eine Detektionsvorrichtung, die ein Selek tionssignal zum Selektieren der Decodiererschaltung detek tiert; eine Taktsignalzuführvorrichtung, die ein Taktsignal zuführt; und eine Ausgabevorrichtung eines decodierten Si gnals, die ein decodiertes Signal gemäß einer Zeitlage des Taktsignals ausgibt, wenn die Detektionsvorrichtung das Se lektionssignal detektiert.

Die obigen Ziele der vorliegenden Erfindung werden auch durch eine Decodiererschaltung erreicht, die umfaßt: eine NOR-Logikschaltung, die ein Selektionssignal zum Selektieren der Decodiererschaltung detektiert; eine NICHT-Logikschal tung, die ein Taktsignal invertiert und ein invertiertes Taktsignal ausgibt; einen ersten PMOS-Transistor, der in einen EIN-Zustand versetzt wird, wenn das Selektionssignal detektiert wird; und einen zweiten NMOS-Transistor, der gemäß einer Zeitlage des invertierten Taktsignals, das von der NICHT-Logikschaltung ausgegeben wird, in einen EIN/AUS- Zustand versetzt wird. Wenn das Selektionssignal detektiert wird, wird ein decodiertes Signal auf der Basis von Zustän den des ersten PMOS-Transistors und des zweiten NMOS-Transi stors ausgegeben.

Die obigen Ziele der vorliegenden Erfindung werden auch durch eine Decodiererschaltung erreicht, die umfaßt: einen ersten PMOS-Transistor und einen ersten NMOS-Transistor, die jeweilige Selektionssignale zum Selektieren der Decodierer schaltung detektieren; eine NICHT-Logikschaltung, die ein Taktsignal aufnimmt und ein invertiertes Taktsignal ausgibt; einen zweiten PMOS-Transistor, der in einen EIN-Zustand ver setzt wird, wenn das Selektionssignal detektiert wird; und einen zweiten NMOS-Transistor, der gemäß einer Zeitlage des invertierten Taktsignals, das von der NICHT-Logikschaltung ausgegeben wird, in einen EIN/AUS-Zustand versetzt wird. Wenn die jeweiligen Selektionssignale detektiert werden, wird ein decodiertes Signal auf der Basis von Zuständen des zweiten PMOS-Transistors und des zweiten NMOS-Transistors ausgegeben.

Die obigen Ziele der vorliegenden Anmeldung werden auch durch ein Decodierverfahren erreicht, das die folgenden Schritte umfaßt: a) Detektieren eines Selektionssignals zum Selektieren der Decodiererschaltung; b) Zuführen eines Takt signals; und c) Ausgeben eines Wortleitungssignals gemäß einer Zeitlage des Taktsignals, wenn das Selektionssignal detektiert wird.

Die obigen Ziele der vorliegenden Erfindung werden auch durch ein Decodierverfahren erreicht, das die folgenden Schritte umfaßt: a) Detektieren eines Selektionssignals zum Selektieren der Decodiererschaltung; b) Empfangen eines Taktsignals und Zuführen eines invertierten Taktsignals; c) Versetzen eines ersten PMOS-Transistors in einen EIN- Zustand, wenn das Selektionssignal detektiert wird; d) Ver setzen eines zweiten NMOS-Transistors gemäß einer Zeitlage des invertierten Taktsignals in einen EIN/AUS-Zustand; und e) Ausgeben eines Wortleitungssignals auf der Basis der Zustände des ersten PMOS-Transistors und des zweiten NMOS- Transistors, wenn das Selektionssignal detektiert wird.

Kurze Beschreibung der Zeichnungen

Andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor, in denen:

Fig. 1 eine Ansicht ist, die ein Beispiel zum Erläutern von herkömmlichen Schaltungen zeigt, die um eine MC herum angeordnet sind;

Fig. 2 eine Ansicht ist, die ein Beispiel einer her kömmlichen Decodiererschaltung zeigt;

Fig. 3 eine Ansicht ist, die eine Decodiererschaltung einer ersten Ausführungsform gemäß der vorliegenden Erfin dung zeigt;

Fig. 4 eine Ansicht ist, die die Zeitlage der Decodie rerschaltung der ersten Ausführungsform gemäß der vorliegen den Erfindung zeigt;

Fig. 5 eine Ansicht ist, die eine Decodiererschaltung einer zweiten Ausführungsform gemäß der vorliegenden Erfin dung zeigt;

Fig. 6 eine Ansicht ist, die eine Decodiererschaltung einer dritten Ausführungsform gemäß der vorliegenden Erfin dung zeigt;

Fig. 7 eine Ansicht ist, die eine Decodiererschaltung einer vierten Ausführungsform gemäß der vorliegenden Erfin dung zeigt;

Fig. 8 eine Ansicht ist, die eine Decodiererschaltung einer fünften Ausführungsform gemäß der vorliegenden Erfin dung zeigt;

Fig. 9 eine Ansicht ist, die eine Decodiererschaltung einer sechsten Ausführungsform gemäß der vorliegenden Erfin dung zeigt; und

Fig. 10 eine Ansicht ist, die eine Halbleiter-IC zeigt, die die Decodiererschaltungen der vorliegenden Erfindung enthält.

Eingehende Beschreibung der bevorzugten Ausführungsformen

Fig. 3 zeigt eine schematische Ansicht einer Decodie rerschaltung einer ersten Ausführungsform gemäß der vorlie genden Erfindung. In diesem Diagramm haben Decodiererschal tungen 40-1 bis 40-n denselben Aufbau, und als Beispiel soll die Decodiererschaltung 40-1 beschrieben werden. Zusätzlich entspricht die Decodiererschaltung 40-1 der Decodiererschal tung 30-1 von Fig. 1.

Die Decodiererschaltung 40-1 enthält eine NOR-Schaltung 41, NICHT-Schaltungen 42 und 47, PMOS-Transistoren 43, 44 und 48 und NMOS-Transistoren 45, 46, 49 und 50.

Im folgenden werden unter Bezugnahme auf Fig. 4, die die Zeitlage der Decodiererschaltung 40-1 zeigt, Signalpegel der Decodiererschaltung 40-1 von Fig. 3 beschrieben. Der NOR-Schaltung 41 werden zwei Decodiererschaltungsselektions signale A und B von dem Adressendecodierer 10 zugeführt. Falls die Decodiererschaltung 40-1 selektiert wird, werden dann, wie bei "(A)" in Fig. 4 gezeigt, die zwei Decodierer schaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung 42 wird ein Taktsignal C von dem Taktpuffer 20 zugeführt, wie bei "(B)" in Fig. 4 gezeigt.

Wenn die zwei zugeführten Decodiererschaltungsselekti onssignale A und B low werden, führt die NOR-Schaltung 41 ein Signal D mit hohem Pegel, wie bei "(C)" in Fig. 4 ge zeigt, dem PMOS-Transistor 43 und dem NMOS-Transistor 46 zu. Wenn das Taktsignal C low wird, invertiert die NICHT-Schal tung 42 das Taktsignal C und führt ein Signal E mit hohem Pegel, wie bei "(D)" in Fig. 4 gezeigt, dem PMOS-Transistor 44, dem NMOS-Transistor 45 und der NICHT-Schaltung 47 zu.

Wenn ihnen die Signale D und E mit hohem Pegel zuge führt werden, schalten sich die PMOS-Transistoren 43 und 44 "AUS" und die NMOS-Transistoren 45 und 46 "EIN". Demzufolge wird, wie bei "(E)" in Fig. 4 gezeigt, ein Signal F mit niedrigem Pegel dem PMOS-Transistor 48 zugeführt und ein Signal G mit niedrigem Pegel dem NMOS-Transistor 49 zuge führt.

Wenn ihm das Signal F mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor 48 "EIN". Wenn ihm das Signal G mit niedrigem Pegel zugeführt wird, schaltet sich der NMOS-Transistor 49 "AUS". Demzufolge wird, wie bei "(F)" in Fig. 4 gezeigt, ein Wortleitungssignal WL1 mit ho hem Pegel ausgegeben.

Zusätzlich ist die Decodiererschaltung 40-1 in ihrer Endstufe mit dem NMOS-Transistor 50 versehen. Der NMOS-Tran sistor 50 ist kleiner als die anderen NMOS-Transistoren, die in der Decodiererschaltung 40-1 verwendet werden, wobei ein Gate des NMOS-Transistors 50 mit einer Energiezufuhr verbun den ist. Demzufolge kann gewährleistet werden, daß der NMOS- Transistor 50 selbst bei Nichtselektion, wenn die Decodie rerschaltung 40-1 nicht selektiert wird, nicht in einem schwimmenden Zustand ist. Des weiteren ist der NMOS-Transi stor 50 klein genug, um einen Selektionsprozeß der Decodie rerschaltung 40-1 nicht zu beeinträchtigen.

Die Decodiererschaltung der ersten Ausführungsform ge mäß der vorliegenden Erfindung ist, wie oben erwähnt, mit der NOR-Schaltung 41 versehen, die aus einem kleinen Transi stor gebildet ist, und dadurch kann eine Last über die Deco diererschaltungsselektionssignalleitungen reduziert werden, und die Anzahl von Stufen von Logikschaltungen, die die Decodiererschaltung bilden, kann verringert werden. Daher kann eine Minimierung der Decodiererschaltung realisiert werden.

Ferner sind in der Decodiererschaltung die Signale der PMOS-Transistoren von den Signalen der NMOS-Transistoren getrennt, so daß ein Selektionsprozeß der Wortleitungs signale durch Steuern der PMOS-Transistoren eine hohe Geschwindigkeit erreichen kann.

Als nächstes werden unter Bezugnahme auf Fig. 5 Deco diererschaltungen 50-1 bis 50-n einer zweiten Ausführungs form beschrieben. Die Decodiererschaltungen von Fig. 5 sind denen von Fig. 3 ähnlich, dieselben Abschnitte sind mit den selben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.

Zusätzlich haben die Decodiererschaltungen 50-1 bis 50-n denselben Aufbau, und somit wird als Beispiel nur die Decodiererschaltung 50-1 beschrieben.

Die Decodiererschaltung 50-1 enthält die NOR-Schaltung 41, NICHT-Schaltungen 42, 45, 56 und 57, PMOS-Transistoren 51 und 54 und NMOS-Transistoren 52 und 53. Die Decodierer schaltung von Fig. 5 hat die Merkmale, daß ein Ausgang der NOR-Schaltung 41 der Decodiererschaltung von Fig. 3 mit dem NMOS-Transistor 52 über die NICHT-Schaltung 57 verbunden ist und ein Gate des PMOS-Transistors 54 mit einem Ausgang der NICHT-Schaltung 55 der nächsten Stufe verbunden ist.

Der NOR-Schaltung 41 werden zwei Decodiererschaltungs selektionssignale A und B von dem Adressendecodierer 10 zu geführt. Wenn die Decodiererschaltung 50-1 selektiert wird, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung 42 wird ein Taktsignal C von dem Takt puffer 20 zugeführt.

Die NOR-Schaltung 41 führt der NICHT-Schaltung 57 ein Signal mit hohem Pegel zu, wenn die zwei Decodiererschal tungsselektionssignale A und B low werden. Die NICHT-Schal tung 57 invertiert das Signal mit hohem Pegel und führt dem PMOS-Transistor 51 und dem NMOS-Transistor 52 ein Signal mit niedrigem Pegel zu. Die NICHT-Schaltung 42 invertiert das Taktsignal C und führt das invertierte Signal dem NMOS-Tran sistor 53 zu.

Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor 51 "EIN" und schal ten sich die NMOS-Transistoren 52 und 53 "AUS". Demzufolge wird der NICHT-Schaltung 55 ein Signal mit hohem Pegel zuge führt.

Wenn ihr das Signal mit hohem Pegel zugeführt wird, führt die NICHT-Schaltung 55 dem PMOS-Transistor 54 und der NICHT-Schaltung 56 ein Signal mit niedrigem Pegel zu. Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schal tet sich der PMOS-Transistor 54 "EIN" und gibt die NICHT- Schaltung 56 ein Signal mit hohem Pegel als Wortleitungs signal WL1 aus.

Somit kann die Decodiererschaltung der zweiten Ausfüh rungsform der vorliegenden Erfindung eine Signalübertra gungsgeschwindigkeit und eine Wortsignalselektionsverarbei tungsgeschwindigkeit dadurch verbessern, daß das Gate des PMOS-Transistors 54 mit dem Ausgang der NICHT-Schaltung 55 der nächsten Stufe verbunden ist.

Als nächstes werden unter Bezugnahme auf Fig. 6 Deco diererschaltungen 60-1 bis 60-n einer dritten Ausführungs form gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von Fig. 5 ähnlich, diesel ben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.

In Fig. 6 haben die Decodiererschaltungen 60-1 bis 60-n denselben Aufbau, und als Beispiel wird somit nur die Deco diererschaltung 60-1 beschrieben.

Die Decodiererschaltung 60-1 enthält die NOR-Schaltung 41, die NICHT-Schaltungen 42, 55, 56 und 57, PMOS-Transisto ren 51, 54 und 61 und NMOS-Transistoren 62 und 63. Die Deco diererschaltung in Fig. 5 hat das Merkmal, daß ein Ausgang der NICHT-Schaltung 42 von Fig. 5 mit einer getakteten In verterschaltung verbunden ist, die aus dem PMOS-Transistor 61 und dem NMOS-Transistor 62 gebildet ist.

Der NOR-Schaltung 41 werden zwei Decodiererschaltungs selektionssignale A und B von dem Adressendecodierer 10 zu geführt. Falls die Decodiererschaltung 60-1 selektiert wird, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT-Schaltung 42 wird ein Taktsignal C von dem Takt puffer 20 zugeführt.

Die NOR-Schaltung 41 führt der NICHT-Schaltung 57 ein Signal mit hohem Pegel zu, wenn die zwei Decodiererschal tungsselektionssignale A und B low werden. Die NICHT-Schal tung 57 invertiert das Signal mit hohem Pegel und führt dem PMOS-Transistor 51 und dem NMOS-Transistor 63 ein Signal mit niedrigem Pegel zu. Die NICHT-Schaltung 42 invertiert das Taktsignal C und führt das invertierte Signal der getakteten Inverterschaltung zu.

Wenn ihnen ein Signal mit niedrigem Pegel zugeführt wird, schaltet sich der PMOS-Transistor 51 "EIN" und schal ten sich die NMOS-Transistoren 63 "AUS". Demzufolge wird der NICHT-Schaltung 55 ein Signal mit hohem Pegel zugeführt.

Wenn ihr das Signal mit hohem Pegel zugeführt wird, führt die NICHT-Schaltung 55 dem PMOS-Transistor 54 und der NICHT-Schaltung 56 ein Signal mit niedrigem Pegel zu. Wenn ihnen das Signal mit niedrigem Pegel zugeführt wird, schal tet sich der PMOS-Transistor 54 "EIN" und gibt die NICHT- Schaltung 56 ein Signal mit hohem Pegel als Wortleitungs signal mit hohem Pegel WL1 aus.

Somit kann die Decodiererschaltung der dritten Ausfüh rungsform der vorliegenden Erfindung die Signalübertragungs geschwindigkeit und die Wortsignalselektionsverarbeitungs geschwindigkeit dadurch verbessern, daß das Gate des PMOS- Transistors 54 mit dem Ausgang der NICHT-Schaltung 55 der nächsten Stufe verbunden ist.

Als nächstes werden unter Bezugnahme auf Fig. 7 Deco diererschaltungen 70-1 bis 70-n einer vierten Ausführungs form gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von Fig. 6 ähnlich, diesel ben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.

In Fig. 7 haben die Decodiererschaltungen 70-1 bis 70-n denselben Aufbau, und als Beispiel wird somit nur die Deco diererschaltung 70-1 beschrieben.

Die Decodiererschaltung 70-1 enthält die NOR-Schaltung 41, NICHT-Schaltungen 42, 55, 56 und 72, den PMOS-Transistor 54 und einen Übertragungsschalter 71. Die Decodiererschal tung von Fig. 7 hat das Merkmal, daß die getaktete Inverter schaltung von Fig. 6 durch den Übertragungsschalter 71 er setzt wurde.

Der NOR-Schaltung 41 werden zwei Decodiererschaltungs selektionssignale A und B von dem Adressendecodierer 10 zu geführt. Falls die Decodiererschaltung 70-1 zu selektieren ist, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verän dert. Der NICHT-Schaltung 42 wird ein Taktsignal C von dem Taktpuffer 20 zugeführt.

Die NOR-Schaltung 41 führt einer "N"-Seite des Übertra gungsschalters 71 und der NICHT-Schaltung 72 ein Signal mit hohem Pegel zu, wenn die zwei Decodiererschaltungsselekti onssignale A und B low werden. Die NICHT-Schaltung 72 inver tiert das Signal mit hohem Pegel und führt einer "P"-Seite des Übertragungsschalters 71 ein Signal mit niedrigem Pegel zu.

Wenn demzufolge von der NOR-Schaltung 41 ein Signal mit hohem Pegel ausgegeben wird, invertiert die NICHT-Schaltung 42 das Taktsignal C und führt das invertierte Signal dem Übertragungsschalter 71 und dann der NICHT-Schaltung 55 zu.

Somit kann die Decodiererschaltung der vierten Ausfüh rungsform der vorliegenden Erfindung die Signalübertragungs geschwindigkeit und eine Wortsignalselektionsverarbeitungs geschwindigkeit dadurch verbessern, daß das Gate des PMOS- Transistors 54 mit dem Ausgang der NICHT-Schältung 55 der nächsten Stufe verbunden ist.

Als nächstes werden unter Bezugnahme auf Fig. 8 Deco diererschaltungen 80-1 bis 80-n einer fünften Ausführungs form gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von Fig. 3 ähnlich, diesel ben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.

In Fig. 8 haben die Decodiererschaltungen 80-1 bis 80-n denselben Aufbau, und als Beispiel wird somit nur die Deco diererschaltung 80-1 beschrieben.

Die Decodiererschaltung 80-1 enthält NICHT-Schaltungen 42 und 83, PMOS-Transistoren 43, 44, 48 und 81 und NMOS- Transistoren 45, 46, 49, 50 und 82. Die Decodiererschaltung von Fig. 8 hat das Merkmal, daß die NOR-Schaltung 41 von Fig. 3 durch den PMOS-Transistor 81 und den NMOS-Transistor 82 ersetzt wurde.

Dem PMOS-Transistor 81 und dem NMOS-Transistor 82 wer den jeweilig zwei Decodiererschaltungsselektionssignale A und B von dem Adressendecodierer 10 zugeführt. Falls die Decodiererschaltung 80-1 selektiert wird, werden die zwei Decodiererschaltungsselektionssignale A und B von einem hohen Pegel auf einen niedrigen Pegel verändert. Der NICHT- Schaltung 42 wird ein Taktsignal C von dem Taktpuffer 20 zugeführt.

Der PMOS-Transistor 81 schaltet sich "EIN", wenn das Decodiererschaltungsselektionssignal A low wird. Der NMOS- Transistor 82 schaltet sich "AUS", wenn das Decodiererschal tungsselektionssignal B low wird. Wenn ihnen Signale mit niedrigem Pegel zugeführt werden, führen daher der PMOS- Transistor 81 und der NMOS-Transistor 82 dem PMOS-Transistor 43 und dem NMOS-Transistor 46 ein Signal mit hohem Pegel zu. Andererseits invertiert die NICHT-Schaltung 42 das Takt signal C und führt das invertierte Signal dem PMOS-Transi stor 44, dem NMOS-Transistor 45 und der NICHT-Schaltung 83 zu.

Wenn ihnen jeweilig Signale mit hohem Pegel zugeführt werden, schalten sich die PMOS-Transistoren 43 und 44 "AUS" und die NMOS-Transistoren 45 und 46 "EIN". Demzufolge wird dem PMOS-Transistor 48 ein Signal mit niedrigem Pegel zuge führt, und gleichzeitig wird ein Signal mit niedrigem Pegel, das von der NICHT-Schaltung 83 ausgegeben wird, dem NMOS- Transistor 49 zugeführt.

Wenn ihnen die Signale mit niedrigem Pegel zugeführt werden, schaltet sich der PMOS-Transistor 48 "EIN" und der NMOS-Transistor 49 "AUS". Demzufolge wird ein Wortleitungs signal WL1 mit hohem Pegel ausgegeben.

Zusätzlich ist die Decodiererschaltung 80-1 ähnlich wie bei der ersten Ausführungsform in ihrer Endstufe mit dem NMOS-Transistor 50 versehen. Daher kann gewährleistet wer den, daß der NMOS-Transistor 50 selbst bei Nichtselektion, wenn die Decodiererschaltung 80-1 nicht selektiert wird, nicht in einem schwimmenden Zustand ist.

Somit kann die Decodiererschaltung der fünften Ausfüh rungsform der vorliegenden Erfindung eine Last über die Decodiererschaltungsselektionssignalleitungen reduzieren und die Anzahl von Stufen von Logikschaltungen verringern, die die Decodiererschaltung bilden, indem der PMOS-Transistor 81 und der NMOS-Transistor 82 verwendet werden. Daher kann eine Minimierung der Decodiererschaltung realisiert werden.

Ferner sind in der Decodiererschaltung die Signale der PMOS-Transistoren von den Signalen der NMOS-Transistoren getrennt, so daß einem Selektionsprozeß der Wortleitungs signale durch Steuern der PMOS-Transistoren eine hohe Geschwindigkeit verliehen werden kann.

Als nächstes werden unter Bezugnahme auf Fig. 9 Deco diererschaltungen 90-1 bis 90-n einer sechsten Ausführungs form gemäß der vorliegenden Erfindung beschrieben. Diese Decodiererschaltungen sind denen von Fig. 3 ähnlich, diesel ben Abschnitte sind mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.

In Fig. 9 haben die Decodiererschaltungen 90-1 bis 90-n denselben Aufbau, und als Beispiel wird somit nur die Deco diererschaltung 90-1 beschrieben.

Die Decodiererschaltung 90-1 enthält die NOR-Schaltung 41, NICHT-Schaltungen 42 und 47, PMOS-Transistoren 43, 44 und 48 und NMOS-Transistoren 45, 46, 49 und 50. Die Decodie rerschaltung von Fig. 9 hat das Merkmal, daß das Gate des NMOS-Transistors 50 von Fig. 3 mit dem Ausgang der NICHT- Schaltung 47 verbunden ist.

Der NMOS-Transistor 50 schaltet sich in dem Fall "EIN", wenn die Decodiererschaltung 90-1 nicht selektiert wird, das heißt, wenn ein Signal, das von der NICHT-Schaltung 47 aus gegeben wird, ein Signal mit hohem Pegel ist. Daher kann gewährleistet werden, daß der NMOS-Transistor 50 nicht in einem schwimmenden Zustand ist.

Die oben beschriebenen Decodiererschaltungen können zum Beispiel in einer Halbleiter-IC enthalten sein, die in Fig. 10 gezeigt ist. Durch Minimierung der Decodiererschaltungen der vorliegenden Erfindung kann daher die MC minimiert wer den, und als Resultat ist es möglich, eine höhere Geschwin digkeit der Halbleiter-IC zu realisieren.

Bei den obigen Beispielen der vorliegenden Erfindung dienen die NOR-Schaltung 41, der PMOS-Transistor 81 und der NMOS-Transistor 82 jeweilig als Detektionsvorrichtungen zum Detektieren eines Signals zum Selektieren einer Decodierer schaltung. Die NICHT-Schaltung 42 dient als Zuführungsvor richtung zum Zuführen eines Taktsignals. Die PMOS-Transisto ren 43, 44 und 48 dienen als Wortleitungssignalausgabevor richtung. Der NMOS-Transistor 50 dient als Regelungsvorrich tung zum Regeln eines Wortleitungssignals auf einen gegebe nen Pegel, falls die Detektionsvorrichtung kein Selektions signal detektiert. Der PMOS-Transistor 43 dient als erste Steuervorrichtung, und der PMOS-Transistor 44 dient als zweite Steuervorrichtung. Der NMOS-Transistor 50 wird als erster NMOS-Transistor angesehen, und der PMOS-Transistor 48 wird als erster PMOS-Transistor angesehen. Der NMOS-Transi stor 49 wird als zweiter NMOS-Transistor angesehen, und der PMOS-Transistor 81 wird als zweiter PMOS-Transistor angese hen. Der NMOS-Transistor 82 wird als dritter NMOS-Transistor angesehen.

Die vorliegende Erfindung ist nicht auf die speziell offenbarten Beispiele begrenzt, und Veränderungen und Ab wandlungen können vorgenommen werden, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen.

Die vorliegende Anmeldung basiert auf der japanischen Prioritätsanmeldung Nr. 11-042289, eingereicht am 19. Fe bruar 1999, deren gesamter Inhalt hierin durch Bezugnahme enthalten ist.

Claims

1. Decodiererschaltung mit:
einer Detektionsvorrichtung, die ein Selektionssignal zum Selektieren der Decodiererschaltung detektiert;
einer Taktsignalzuführvorrichtung, die ein Taktsignal zuführt; und
einer Ausgabevorrichtung eines decodierten Signals, die ein decodiertes Signal gemäß einer Zeitlage des Taktsignals ausgibt, wenn die Detektionsvorrichtung das Selektionssignal detektiert.

2. Decodiererschaltung nach Anspruch 1, bei der die Ausgabevorrichtung des decodierten Signals einen PMOS-Tran sistor enthält, der auf der Basis des Selektionssignals ge steuert wird, und einen NMOS-Transistor, der auf der Basis des Zeitlagensignals gesteuert wird.

3. Decodiererschaltung nach Anspruch 1, bei der die Detektionsvorrichtung eine NOR-Logikschaltung umfaßt.

4. Decodiererschaltung nach Anspruch 1, bei der die Ausgabevorrichtung des decodierten Signals enthält:
eine erste Steuervorrichtung, die ein erstes Steuer signal ausgibt, wenn die Detektionsvorrichtung das Selek tionssignal zum Selektieren der Decodiererschaltung detek tiert;
eine zweite Steuervorrichtung, die ein zweites Steuer signal gemäß der Zeitlage des Taktsignals ausgibt; und
eine Ausgabevorrichtung, die das decodierte Signal auf der Basis der ersten und zweiten Steuersignale ausgibt, die durch die ersten und zweiten Steuervorrichtungen ausgegeben werden.

5. Decodiererschaltung nach Anspruch 1, ferner mit einer Regelungsvorrichtung, die das decodierte Signal auf einen gegebenen Pegel regelt, wenn die Detektionsvorrichtung das Selektionssignal nicht detektiert.

6. Decodiererschaltung nach Anspruch 5, bei der die Regelungsvorrichtung einen NMOS-Transistor umfaßt.

7. Decodiererschaltung nach Anspruch 1, bei der die Decodiererschaltung ein Wortleitungsdecodierer ist, der in einer integrierten Halbleiterschaltungsspeichervorrichtung vorgesehen ist.

8. Decodiererschaltung mit:
einer NOR-Logikschaltung, die ein Selektionssignal zum Selektieren der Decodiererschaltung detektiert;
einer NICHT-Logikschaltung, die ein Taktsignal inver tiert und ein invertiertes Taktsignal ausgibt;
einem ersten PMOS-Transistor, der in einen EIN-Zustand versetzt wird, wenn das Selektionssignal detektiert wird; und
einem zweiten NMOS-Transistor, der gemäß einer Zeitlage des invertierten Taktsignals, das von der NICHT-Logikschal tung ausgegeben wird, in einen EIN/AUS-Zustand versetzt wird, bei der dann, wenn das Selektionssignal detektiert wird, ein decodiertes Signal auf der Basis von Zuständen des ersten PMOS-Transistors und des zweiten NMOS-Transistors ausgegeben wird.

9. Decodiererschaltung nach Anspruch 8, ferner mit einem NMOS-Transistor zum Regeln des decodierten Signals auf einen gegebenen Pegel, wenn die Detektionsvorrichtung das Selektionssignal nicht detektiert.

10. Decodiererschaltung nach Anspruch 8, bei der die Decodiererschaltung ein Wortleitungsdecodierer ist, der in einer integrierten Halbleiterschaltungsspeichervorrichtung vorgesehen ist.

11. Decodiererschaltung mit:
einem ersten PMOS-Transistor und einem ersten NMOS- Transistor, die jeweilige Selektionssignale zum Selektieren der Decodiererschaltung detektieren;
einer NICHT-Logikschaltung, die ein Taktsignal aufnimmt und ein invertiertes Taktsignal ausgibt;
einem zweiten PMOS-Transistor, der in einen EIN-Zustand versetzt wird, wenn das Selektionssignal detektiert wird; und
einem zweiten NMOS-Transistor, der gemäß einer Zeitlage des invertierten Taktsignals, das von der NICHT-Logikschal tung ausgegeben wird, in einen EIN/AUS-Zustand versetzt wird,
bei der dann, wenn die jeweiligen Selektionssignale detektiert werden, ein decodiertes Signal auf der Basis von Zuständen des zweiten PMOS-Transistors und des zweiten NMOS- Transistors ausgegeben wird.

12. Decodiererschaltung nach Anspruch 11, ferner mit einem ersten NMOS-Transistor, der das decodierte Signal auf einen gegebenen Pegel regelt, wenn das Selektionssignal nicht detektiert wird.

13. Decodiererschaltung nach Anspruch 11, bei der die Decodiererschaltung ein Wortleitungsdecodierer ist, der in einer integrierten Halbleiterschaltungsspeichervorrichtung vorgesehen ist.

14. Decodierverfahren mit den folgenden Schritten:

a) Detektieren eines Selektionssignals zum Selektieren der Decodiererschaltung;
b) Zuführen eines Taktsignals; und
c) Ausgeben eines Wortleitungssignals gemäß einer Zeit lage des Taktsignals, wenn das Selektionssignal detektiert wird.

15. Decodierverfahren nach Anspruch 14, ferner mit dem Schritt d) zum Regeln des Wortleitungssignals auf einen gegebenen Pegel, wenn das Selektionssignal nicht detektiert wird.

16. Decodierverfahren mit den folgenden Schritten:

a) Detektieren eines Selektionssignals zum Selektieren der Decodiererschaltung;
b) Empfangen eines Taktsignals und Zuführen eines invertierten Taktsignals;
c) Versetzen eines ersten PMOS-Transistors in einen EIN-Zustand, wenn das Selektionssignal detektiert wird;
d) Versetzen eines zweiten NMOS-Transistors gemäß einer Zeitlage des invertierten Taktsignals in einen EIN/AUS- Zustand; und
e) Ausgeben eines Wortleitungssignals auf der Basis der Zustände des ersten PMOS-Transistors und des zweiten NMOS- Transistors, wenn das Selektionssignal detektiert wird.

17. Decodierverfahren nach Anspruch 16, ferner mit dem Schritt f) zum Regeln des Wortleitungssignals auf einen gegebenen Pegel, wenn das Selektionssignal nicht detektiert wird.