JPH1083677A - 半導体記憶装置及び半導体集積回路 - Google Patents
半導体記憶装置及び半導体集積回路Info
- Publication number
- JPH1083677A JPH1083677A JP8237795A JP23779596A JPH1083677A JP H1083677 A JPH1083677 A JP H1083677A JP 8237795 A JP8237795 A JP 8237795A JP 23779596 A JP23779596 A JP 23779596A JP H1083677 A JPH1083677 A JP H1083677A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- sense amplifier
- clock
- delay stage
- circuit
- Prior art date
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Abstract
(57)【要約】
【課題】 センスアンプの活性化タイミングマージンの
適正化を図ることにある。 【解決手段】 遅延段の遅延時間のプロセスばらつきを
検出する検出手段(10)と、この検出手段の検出結果
に基づいて上記遅延段でのクロック遅延時間を修正する
ための遅延時間修正手段(11)とを設け、上記検出手
段の検出結果に基づいて上記遅延段でのクロック遅延時
間を修正することで、センスアンプの活性化タイミング
マージンの適正化を達成する。
適正化を図ることにある。 【解決手段】 遅延段の遅延時間のプロセスばらつきを
検出する検出手段(10)と、この検出手段の検出結果
に基づいて上記遅延段でのクロック遅延時間を修正する
ための遅延時間修正手段(11)とを設け、上記検出手
段の検出結果に基づいて上記遅延段でのクロック遅延時
間を修正することで、センスアンプの活性化タイミング
マージンの適正化を達成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれに含まれるセンスアンプを活性化するため
のセンスアンプ活性化信号の生成技術に関し、例えばク
ロックに同期動作されるスタティック・ランダム・アク
セス・メモリ(SRAM)に適用して有効な技術に関す
る。
さらにはそれに含まれるセンスアンプを活性化するため
のセンスアンプ活性化信号の生成技術に関し、例えばク
ロックに同期動作されるスタティック・ランダム・アク
セス・メモリ(SRAM)に適用して有効な技術に関す
る。
【0002】
【従来の技術】例えば複数個のスタティック型メモリセ
ルをマトリクス配置して成るSRAMにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線(相補ビット線とも称される)に結合される。そ
れぞれの相補データ線は、相補データ線に1対1で結合
された複数個のカラム選択スイッチを含むY選択スイッ
チ回路を介して相補コモン線に共通接続されている。
ルをマトリクス配置して成るSRAMにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線(相補ビット線とも称される)に結合される。そ
れぞれの相補データ線は、相補データ線に1対1で結合
された複数個のカラム選択スイッチを含むY選択スイッ
チ回路を介して相補コモン線に共通接続されている。
【0003】尚、SRAMについて記載された文献の例
としては、昭和59年11月30日にオーム社より発行
された「LSIハンドブック(第500頁〜)」があ
る。
としては、昭和59年11月30日にオーム社より発行
された「LSIハンドブック(第500頁〜)」があ
る。
【0004】
【発明が解決しようとする課題】SRAMにおいては、
センスアンプに入力される相補レベルの入力信号が所定
のレベル差に達した時点で、センスアンプを活性化して
メモリセルデータの増幅を行うようにしている。
センスアンプに入力される相補レベルの入力信号が所定
のレベル差に達した時点で、センスアンプを活性化して
メモリセルデータの増幅を行うようにしている。
【0005】そのような半導体メモリにおいては、プロ
セスばらつきによってタイミング生成系デバイスの動作
が早くなる場合があり、かかる場合には、相補コモン線
の信号レベル差が十分に得られる前にセンスアンプが活
性化されることがある。そうすると、センスアンプによ
って不所望な信号が増幅されるから誤データを出力し易
くなる。このため、一般的には、プロセスばらつきによ
ってタイミング生成系デバイスの動作が速くなった場合
でも、センスアンプによって不所望なデータを増幅しな
いで済むようにセンスアンプの活性化タイミングを十分
に遅らせることで、センスアンプの動作開始に十分な余
裕を持たせるようにしている。
セスばらつきによってタイミング生成系デバイスの動作
が早くなる場合があり、かかる場合には、相補コモン線
の信号レベル差が十分に得られる前にセンスアンプが活
性化されることがある。そうすると、センスアンプによ
って不所望な信号が増幅されるから誤データを出力し易
くなる。このため、一般的には、プロセスばらつきによ
ってタイミング生成系デバイスの動作が速くなった場合
でも、センスアンプによって不所望なデータを増幅しな
いで済むようにセンスアンプの活性化タイミングを十分
に遅らせることで、センスアンプの動作開始に十分な余
裕を持たせるようにしている。
【0006】しかしながら、プロセスばらつきによって
タイミング生成系デバイスの動作が速くなった場合を考
慮してセンスアンプの活性化タイミングのマージンを決
定すると、プロセスばらつきによってタイミング生成系
デバイスの動作が比較的遅い場合には、相補コモン線の
立上がりに比べてセンスアンプの活性化タイミングが不
所望に遅くなってしまう。つまり、相補コモン線が、セ
ンスアンプで増幅できるレベル差に既に達しているにも
かかわらず、センスアンプの活性化が不所望に遅れる、
という事態を生ずる。センスアンプの活性化が不所望意
に遅れるということは、それだけメモリセルデータの外
部出力が遅くなることであるから、結果的にメモリアク
セス時間が長くなる。
タイミング生成系デバイスの動作が速くなった場合を考
慮してセンスアンプの活性化タイミングのマージンを決
定すると、プロセスばらつきによってタイミング生成系
デバイスの動作が比較的遅い場合には、相補コモン線の
立上がりに比べてセンスアンプの活性化タイミングが不
所望に遅くなってしまう。つまり、相補コモン線が、セ
ンスアンプで増幅できるレベル差に既に達しているにも
かかわらず、センスアンプの活性化が不所望に遅れる、
という事態を生ずる。センスアンプの活性化が不所望意
に遅れるということは、それだけメモリセルデータの外
部出力が遅くなることであるから、結果的にメモリアク
セス時間が長くなる。
【0007】このようにプロセスばらつきによってタイ
ミング生成系デバイスの動作が速くなった場合を考慮し
たセンスアンプ活性化タイミングのマージン設定は、プ
ロセスばらつきによってタイミング生成系デバイスの動
作が比較的遅い場合におけるメモリアクセス時間の増大
を招く。
ミング生成系デバイスの動作が速くなった場合を考慮し
たセンスアンプ活性化タイミングのマージン設定は、プ
ロセスばらつきによってタイミング生成系デバイスの動
作が比較的遅い場合におけるメモリアクセス時間の増大
を招く。
【0008】本発明の目的は、センスアンプの活性化タ
イミングマージンの適正化を図ることにある。
イミングマージンの適正化を図ることにある。
【0009】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0011】すなわち、複数のメモリセルを配列して成
るメモリセルアレイ(15)と、センスアンプ活性化信
号のアサート期間にメモリセルからの読出し信号を増幅
するためのセンスアンプ(19)と、クロック信号を遅
延させることで上記センスアンプ活性化信号を生成する
遅延段(12)とを含んで半導体記憶装置が構成される
とき、上記遅延段の遅延時間のプロセスばらつきを検出
する検出手段(10,11)と、この検出手段の検出結
果に基づいて上記遅延段でのクロック遅延時間を修正す
るための遅延時間修正手段(12)とを設ける。
るメモリセルアレイ(15)と、センスアンプ活性化信
号のアサート期間にメモリセルからの読出し信号を増幅
するためのセンスアンプ(19)と、クロック信号を遅
延させることで上記センスアンプ活性化信号を生成する
遅延段(12)とを含んで半導体記憶装置が構成される
とき、上記遅延段の遅延時間のプロセスばらつきを検出
する検出手段(10,11)と、この検出手段の検出結
果に基づいて上記遅延段でのクロック遅延時間を修正す
るための遅延時間修正手段(12)とを設ける。
【0012】また、上記遅延段の近傍に形成され、クロ
ック信号を遅延するためのディレイ回路(10)と、上
記ディレイ回路に入力されるクロックと上記ディレイ回
路から出力されたクロックとの位相比較を行い、その位
相比較結果に基づいて、上記遅延段でのクロック遅延時
間を修正するための位相比較回路(11)とを設ける。
ック信号を遅延するためのディレイ回路(10)と、上
記ディレイ回路に入力されるクロックと上記ディレイ回
路から出力されたクロックとの位相比較を行い、その位
相比較結果に基づいて、上記遅延段でのクロック遅延時
間を修正するための位相比較回路(11)とを設ける。
【0013】このとき、上記遅延段は、入力されたクロ
ック信号を遅延する第1遅延段(INV1)と、上記第
1遅延段よりも長い遅延時間により、上記クロック信号
を遅延する第2遅延手段(INV2,INV3,INV
4)と、上記位相比較回路の比較結果に基づいて上記第
1遅延段、及び上記第2遅延段を選択的に活性化させる
ためのMOSトランジスタ(Q11,Q14,Q19,
Q22)とを含んで形成することができる。
ック信号を遅延する第1遅延段(INV1)と、上記第
1遅延段よりも長い遅延時間により、上記クロック信号
を遅延する第2遅延手段(INV2,INV3,INV
4)と、上記位相比較回路の比較結果に基づいて上記第
1遅延段、及び上記第2遅延段を選択的に活性化させる
ためのMOSトランジスタ(Q11,Q14,Q19,
Q22)とを含んで形成することができる。
【0014】上記した手段によれば、遅延時間修正手段
又は位相比較回路は、上記検出手段の検出結果又は上記
上記ディレイ回路の出力に基づいて上記遅延段でのクロ
ック遅延時間を修正する。このことが、センスアンプの
活性化タイミングマージンの適正化を達成する。
又は位相比較回路は、上記検出手段の検出結果又は上記
上記ディレイ回路の出力に基づいて上記遅延段でのクロ
ック遅延時間を修正する。このことが、センスアンプの
活性化タイミングマージンの適正化を達成する。
【0015】
【発明の実施の形態】図8には本発明にかかる半導体記
憶装置が適用されるデータ処理装置が示される。
憶装置が適用されるデータ処理装置が示される。
【0016】図8に示されるデータ処理装置は、システ
ムバスBUSを介して、マイクロコンピュータ31、S
DRAM(シンクロナス・ダイナミック・ランダム・ア
クセス・メモリ)32、SRAM(スタティック・ラン
ダム・アクセス・メモリ)33、ROM(リード・オン
リ・メモリ)34、周辺装置制御部35、表示制御部3
6などが、互いに信号のやり取り可能に結合され、予め
定められたプログラムに従って所定のデータ処理を行う
コンピュータシステムとして構成される。上記マイクロ
コンピュータ31は、本システムの論理的中核とされ、
主として、アドレス指定、情報の読出しと書込み、デー
タの演算、命令のシーケンス、割込みの受付け、記憶装
置と入出力装置との情報交換の起動等の機能を有する。
上記SDRAM32や、SRAM33、及びROM34
は内部記憶装置として位置付けられている。SDRAM
32には各種データが格納され、ROM34にはCPU
30での計算や制御に必要なプログラム格納される。ま
た、SRAM33は、リード・ライト動作の高速性を活
かしてメインメモリやキャッシュメモリなどとして利用
される。周辺装置制御部35によって、外部記憶装置3
8の動作制御や、キーボード39などからの情報入力制
御が行われ、さらに、表示制御部36の制御によって、
CRTディスプレイ40への情報表示が行われる。
ムバスBUSを介して、マイクロコンピュータ31、S
DRAM(シンクロナス・ダイナミック・ランダム・ア
クセス・メモリ)32、SRAM(スタティック・ラン
ダム・アクセス・メモリ)33、ROM(リード・オン
リ・メモリ)34、周辺装置制御部35、表示制御部3
6などが、互いに信号のやり取り可能に結合され、予め
定められたプログラムに従って所定のデータ処理を行う
コンピュータシステムとして構成される。上記マイクロ
コンピュータ31は、本システムの論理的中核とされ、
主として、アドレス指定、情報の読出しと書込み、デー
タの演算、命令のシーケンス、割込みの受付け、記憶装
置と入出力装置との情報交換の起動等の機能を有する。
上記SDRAM32や、SRAM33、及びROM34
は内部記憶装置として位置付けられている。SDRAM
32には各種データが格納され、ROM34にはCPU
30での計算や制御に必要なプログラム格納される。ま
た、SRAM33は、リード・ライト動作の高速性を活
かしてメインメモリやキャッシュメモリなどとして利用
される。周辺装置制御部35によって、外部記憶装置3
8の動作制御や、キーボード39などからの情報入力制
御が行われ、さらに、表示制御部36の制御によって、
CRTディスプレイ40への情報表示が行われる。
【0017】図9には上記マイクロコンピュータ31の
構成例が示される。
構成例が示される。
【0018】図9に示されるように、マイクロプロセッ
サ1は、特に制限されないが、CPU(中央処理装置)
53、内蔵ROM(リード・オンリー・メモリ)51、
内蔵RAM(ランダム・アクセス・メモリ)52、タイ
マ54、割込みコントローラ57、並びに各種信号の入
出力のための第1乃至第9ポート41〜49などの各種
機能ブロックを含み、それらはアドレスバスABUSや
上位側データバスDBUSUなどに共通接続され、公知
の半導体集積回路製造技術によって単結晶シリコン基板
などの一つの半導体基板に形成されている。
サ1は、特に制限されないが、CPU(中央処理装置)
53、内蔵ROM(リード・オンリー・メモリ)51、
内蔵RAM(ランダム・アクセス・メモリ)52、タイ
マ54、割込みコントローラ57、並びに各種信号の入
出力のための第1乃至第9ポート41〜49などの各種
機能ブロックを含み、それらはアドレスバスABUSや
上位側データバスDBUSUなどに共通接続され、公知
の半導体集積回路製造技術によって単結晶シリコン基板
などの一つの半導体基板に形成されている。
【0019】また、多数の外部端子、例えば第1乃至第
9ポート41〜49の入出力端子に結合された外部端子
P10〜P17,P20〜P24,P30〜P37、P
40〜P47、P50〜P57、P60〜P63、P7
0〜P77、P80〜P87、P90〜P97などが設
けられている。
9ポート41〜49の入出力端子に結合された外部端子
P10〜P17,P20〜P24,P30〜P37、P
40〜P47、P50〜P57、P60〜P63、P7
0〜P77、P80〜P87、P90〜P97などが設
けられている。
【0020】上記内蔵ROM51は、CPU53で実行
されるプログラムを格納するためのプログラムメモリと
され、特に制限されないが、それぞれ8ビット幅の上位
側データバスDBUSU及び下位側データバスDBUS
Lを介してCPU53に結合されることにより、バイト
データ、ワードデータにかかわらず、2ステートのメモ
リアクセスが可能とされる。内蔵ROM51には、特に
制限されないが、製造工程(ホトマスク)でプログラム
の書込みを行うようにしたマスクROMが適用されてい
る。
されるプログラムを格納するためのプログラムメモリと
され、特に制限されないが、それぞれ8ビット幅の上位
側データバスDBUSU及び下位側データバスDBUS
Lを介してCPU53に結合されることにより、バイト
データ、ワードデータにかかわらず、2ステートのメモ
リアクセスが可能とされる。内蔵ROM51には、特に
制限されないが、製造工程(ホトマスク)でプログラム
の書込みを行うようにしたマスクROMが適用されてい
る。
【0021】上記内蔵RAM52は、特に制限されない
が、マイクロコンピュータ31の内部で生成されるクロ
ックに同期動作するシンクロナス・スタティック・ラン
ダム・アクセス・メモリ(「シンクロナスSRAM」と
いう)とされる。このシンクロナスSRAMは、特に制
限されないが、CPU53とは、それぞれ8ビット幅の
上位側データバスDBUSU及び下位側データバスDB
USLを介して結合されることにより、バイトデータ、
ワードデータにかかわらず、2ステートのメモリアクセ
スが可能とされる。
が、マイクロコンピュータ31の内部で生成されるクロ
ックに同期動作するシンクロナス・スタティック・ラン
ダム・アクセス・メモリ(「シンクロナスSRAM」と
いう)とされる。このシンクロナスSRAMは、特に制
限されないが、CPU53とは、それぞれ8ビット幅の
上位側データバスDBUSU及び下位側データバスDB
USLを介して結合されることにより、バイトデータ、
ワードデータにかかわらず、2ステートのメモリアクセ
スが可能とされる。
【0022】タイマ54には、ウォッチドックタイマ、
16ビットフリーランニングタイマ、8ビットタイマ、
PWM(パルス幅変調)タイマなどの各種タイマが含ま
れる。
16ビットフリーランニングタイマ、8ビットタイマ、
PWM(パルス幅変調)タイマなどの各種タイマが含ま
れる。
【0023】図1には内蔵RAM52の構成例が示され
る。
る。
【0024】15は複数個のスタティック型メモリセル
をマトリクス配置したメモリセルアレイであり、メモリ
セルの選択端子はロウ方向毎にワード線に結合され、メ
モリセルのデータ入出力端子はカラム方向毎に相補ビッ
ト線(相補データ線とも称される)に結合される。それ
ぞれの相補ビット線は、相補ビット線に1対1で結合さ
れた複数個のカラム選択スイッチを含むカラム選択回路
18を介して相補コモン線に共通接続されている。
をマトリクス配置したメモリセルアレイであり、メモリ
セルの選択端子はロウ方向毎にワード線に結合され、メ
モリセルのデータ入出力端子はカラム方向毎に相補ビッ
ト線(相補データ線とも称される)に結合される。それ
ぞれの相補ビット線は、相補ビット線に1対1で結合さ
れた複数個のカラム選択スイッチを含むカラム選択回路
18を介して相補コモン線に共通接続されている。
【0025】この内蔵RAM52の外部より入力される
アドレス信号AXは、それに対応して配置されたロウア
ドレスバッファ(XBA)13を介してロウデコーダ
(XDEC)14に伝達される。この内蔵RAM52の
外部より入力されるアドレス信号AYは、それに対応し
て配置されたカラムアドレスバッファ(YBA)16を
介してカラムデコーダ(YDEC)17に伝達される。
ロウデコーダ14のデコード出力に基づいて、入力アド
レス信号に対応するワード線が選択レベルに駆動され
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。またカラムデコーダ
17は、これに供給されたアドレス信号に対応するカラ
ム選択スイッチをオン動作させて、上記選択された相補
コモン線に導通する。このとき相補コモン線の電位は、
センスアンプ19で増幅され、後段の出力回路20を介
して内蔵RAM52の外部に出力される。また、内蔵R
AM52の外部から入力回路9を介して書込みデータが
ライトアンプ8に伝達されると、ライトアンプ8によ
り、その書込みデータに従って相補コモン線が駆動さ
れ、これにより、アドレス信号によって選択された相補
ビット線を介して所定のメモリセルにそのデータに応ず
る電荷情報が蓄積される。
アドレス信号AXは、それに対応して配置されたロウア
ドレスバッファ(XBA)13を介してロウデコーダ
(XDEC)14に伝達される。この内蔵RAM52の
外部より入力されるアドレス信号AYは、それに対応し
て配置されたカラムアドレスバッファ(YBA)16を
介してカラムデコーダ(YDEC)17に伝達される。
ロウデコーダ14のデコード出力に基づいて、入力アド
レス信号に対応するワード線が選択レベルに駆動され
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。またカラムデコーダ
17は、これに供給されたアドレス信号に対応するカラ
ム選択スイッチをオン動作させて、上記選択された相補
コモン線に導通する。このとき相補コモン線の電位は、
センスアンプ19で増幅され、後段の出力回路20を介
して内蔵RAM52の外部に出力される。また、内蔵R
AM52の外部から入力回路9を介して書込みデータが
ライトアンプ8に伝達されると、ライトアンプ8によ
り、その書込みデータに従って相補コモン線が駆動さ
れ、これにより、アドレス信号によって選択された相補
ビット線を介して所定のメモリセルにそのデータに応ず
る電荷情報が蓄積される。
【0026】内蔵RAM52は、クロック同期型である
ため、ロウアドレスバッファ13、ロウデコーダ14、
カラムアドレスバッファ16、カラムデコーダ17など
は、それぞれクロックECKに基づいて生成されるクロ
ックCKA、CKBに同期動作される。ここで、クロッ
クECKは、マイクロコンピュータ31で生成されたク
ロックである。
ため、ロウアドレスバッファ13、ロウデコーダ14、
カラムアドレスバッファ16、カラムデコーダ17など
は、それぞれクロックECKに基づいて生成されるクロ
ックCKA、CKBに同期動作される。ここで、クロッ
クECKは、マイクロコンピュータ31で生成されたク
ロックである。
【0027】内蔵RAM52の消費電力の低減や不所望
なデータが外部出力されないように、上記センスアンプ
19は、センスアンプ活性化信号SC*(*はローアク
ティブ又は信号反転を示す)がアサートされた場合にの
み活性化されるようになっている。そして、メモリセル
アレイ15からのデータ読出しにおいて、メモリセルデ
ータによって相補ビット線の電位差があるレベルに達し
た後にセンスアンプ19が活性化されるようにセンスア
ンプの活性化タイミングを調整する必要がある。そのよ
うな活性化タイミング制御のために、センスアンプ活性
化信号SC*が、クロックCKCを遅延する可変遅延段
12によって生成される。センスアンプ活性化信号SC
*は、基本的にはクロックCKCを遅延することによっ
て形成されるが、デバイスのプロセスばらつきなどによ
りクロックCKCを遅延する遅延段の遅延時間が不所望
に短くなる場合があり、かかる場合には、メモリセルア
レイ15からのデータ読出しにおいて、相補ビット線の
電位差が十分なレベル差にならないうちに、センスアン
プ19が活性化されてしまう場合が起り得る。そのよう
な事態を排除するため、この内蔵RAM52において
は、クロックCKCを遅延してセンスアンプ活性化信号
SC*を生成する遅延段の遅延時間を可変とし、クロッ
クCK1とクロックCK2との位相比較結果に基づいて
可変遅延段12の遅延時間を制御するようにしている。
ここで、クロックCK1は内蔵RAM52の外部から取
込まれるクロックECKそのものであるが、クロックC
K2は、ディレイ回路10において上記クロックECK
を所定周期、例えばほぼ1周期遅延させたものとされ
る。つまり、クロックECKがディレイ回路10におい
て1周期遅延されてからクロックCK2として位相比較
回路11に伝達されて上記クロックCK1(=ECK)
と位相比較され、その位相比較結果に応じて上記可変遅
延回路12の遅延時間が決定されるようになっている。
ディレイ回路10は、それを構成するタイミング生成系
デバイスのプロセスばらつきが、可変遅延段12を形成
するタイミング生成系デバイスのそれと同等となるよう
に、可能な限り可変遅延段12の近傍に形成される。つ
まり、ディレイ回路10が可変遅延段12の近傍に形成
された場合には、プロセスばらつきに起因する遅延時間
の設計値からのずれが、ディレイ回路10及び可変遅延
段12の双方に同様に現れることを利用して、ディレイ
回路10での遅延時間を検出し、その検出結果に基づい
て可変遅延段12でのクロック遅延時間を修正するよう
にしている。
なデータが外部出力されないように、上記センスアンプ
19は、センスアンプ活性化信号SC*(*はローアク
ティブ又は信号反転を示す)がアサートされた場合にの
み活性化されるようになっている。そして、メモリセル
アレイ15からのデータ読出しにおいて、メモリセルデ
ータによって相補ビット線の電位差があるレベルに達し
た後にセンスアンプ19が活性化されるようにセンスア
ンプの活性化タイミングを調整する必要がある。そのよ
うな活性化タイミング制御のために、センスアンプ活性
化信号SC*が、クロックCKCを遅延する可変遅延段
12によって生成される。センスアンプ活性化信号SC
*は、基本的にはクロックCKCを遅延することによっ
て形成されるが、デバイスのプロセスばらつきなどによ
りクロックCKCを遅延する遅延段の遅延時間が不所望
に短くなる場合があり、かかる場合には、メモリセルア
レイ15からのデータ読出しにおいて、相補ビット線の
電位差が十分なレベル差にならないうちに、センスアン
プ19が活性化されてしまう場合が起り得る。そのよう
な事態を排除するため、この内蔵RAM52において
は、クロックCKCを遅延してセンスアンプ活性化信号
SC*を生成する遅延段の遅延時間を可変とし、クロッ
クCK1とクロックCK2との位相比較結果に基づいて
可変遅延段12の遅延時間を制御するようにしている。
ここで、クロックCK1は内蔵RAM52の外部から取
込まれるクロックECKそのものであるが、クロックC
K2は、ディレイ回路10において上記クロックECK
を所定周期、例えばほぼ1周期遅延させたものとされ
る。つまり、クロックECKがディレイ回路10におい
て1周期遅延されてからクロックCK2として位相比較
回路11に伝達されて上記クロックCK1(=ECK)
と位相比較され、その位相比較結果に応じて上記可変遅
延回路12の遅延時間が決定されるようになっている。
ディレイ回路10は、それを構成するタイミング生成系
デバイスのプロセスばらつきが、可変遅延段12を形成
するタイミング生成系デバイスのそれと同等となるよう
に、可能な限り可変遅延段12の近傍に形成される。つ
まり、ディレイ回路10が可変遅延段12の近傍に形成
された場合には、プロセスばらつきに起因する遅延時間
の設計値からのずれが、ディレイ回路10及び可変遅延
段12の双方に同様に現れることを利用して、ディレイ
回路10での遅延時間を検出し、その検出結果に基づい
て可変遅延段12でのクロック遅延時間を修正するよう
にしている。
【0028】例えば、タイミング生成系デバイスのプロ
セスばらつきがほとんど無い場合には、ディレイ回路1
0でのクロックECKの遅延は、クロックECKのほぼ
1周期分となる。つまり、図6(a)に示されるよう
に、クロックCK2は、クロックCK1よりもほぼ1周
期分遅延される。その場合、位相比較回路11では、ク
ロックCK1とCK2との位相差がほとんど無いものと
して取扱われ、可変遅延段12でのクロックCKCの遅
延時間は標準的な値とされる。
セスばらつきがほとんど無い場合には、ディレイ回路1
0でのクロックECKの遅延は、クロックECKのほぼ
1周期分となる。つまり、図6(a)に示されるよう
に、クロックCK2は、クロックCK1よりもほぼ1周
期分遅延される。その場合、位相比較回路11では、ク
ロックCK1とCK2との位相差がほとんど無いものと
して取扱われ、可変遅延段12でのクロックCKCの遅
延時間は標準的な値とされる。
【0029】しかしながら、タイミング生成系デバイス
のプロセスばらつきにより、可変遅延段12の遅延時間
が短くなった場合には、この可変遅延段12の近傍に形
成されているディレイ回路10での遅延時間も同様に短
くなる。例えば、図6(b)に示されるように、クロッ
クCK2の位相がクロックCK1に比べてΔtだけ速く
なったとすると、そのようなプロセスばらつきは、可変
遅延段12を形成するデバイスにも生じているはずであ
るから、位相比較回路11の出力信号により、可変遅延
段12での遅延時間が遅延時間が長くなるように制御さ
れる。換言すれば、デバイスのプロセスばらつきなどに
より、可変遅延段12を形成するタイミング生成系デバ
イスが高速化された場合でも、そのようなタイミング生
成系デバイスの高速化がディレイ回路10にも現れ、そ
れが位相比較回路11において位相差として検出され、
それに基づいて可変遅延段12での遅延時間が修正され
ることにより、センスアンプ19の活性化タイミングの
適正化が図られる。
のプロセスばらつきにより、可変遅延段12の遅延時間
が短くなった場合には、この可変遅延段12の近傍に形
成されているディレイ回路10での遅延時間も同様に短
くなる。例えば、図6(b)に示されるように、クロッ
クCK2の位相がクロックCK1に比べてΔtだけ速く
なったとすると、そのようなプロセスばらつきは、可変
遅延段12を形成するデバイスにも生じているはずであ
るから、位相比較回路11の出力信号により、可変遅延
段12での遅延時間が遅延時間が長くなるように制御さ
れる。換言すれば、デバイスのプロセスばらつきなどに
より、可変遅延段12を形成するタイミング生成系デバ
イスが高速化された場合でも、そのようなタイミング生
成系デバイスの高速化がディレイ回路10にも現れ、そ
れが位相比較回路11において位相差として検出され、
それに基づいて可変遅延段12での遅延時間が修正され
ることにより、センスアンプ19の活性化タイミングの
適正化が図られる。
【0030】そのようにタイミング生成系デバイスのプ
ロセスばらつきにかかわらずにセンスアンプ19の活性
化タイミングの適正化が図られることにより、メモリセ
ルアレイ15からの読出しデータを適切なタイミングで
増幅することができる。
ロセスばらつきにかかわらずにセンスアンプ19の活性
化タイミングの適正化が図られることにより、メモリセ
ルアレイ15からの読出しデータを適切なタイミングで
増幅することができる。
【0031】次に、各部の詳細な構成について説明す
る。
る。
【0032】図2には上記ディレイ回路10の構成例が
示される。
示される。
【0033】図2に示されるように、ディレイ回路10
は、偶数個のインバータ21−1〜21−nを直列接続
して成る。ディレイ回路10での遅延時間は、インバー
タ21−1〜21−nの段数でほぼ決定され、インバー
タの直列段数が多いほど、そこでの遅延時間が長くな
る。ディレイ回路10での遅延時間は、特に制限されな
いが、入力されるクロックECKを、ほぼ1周期分遅延
するような長さに設定される。
は、偶数個のインバータ21−1〜21−nを直列接続
して成る。ディレイ回路10での遅延時間は、インバー
タ21−1〜21−nの段数でほぼ決定され、インバー
タの直列段数が多いほど、そこでの遅延時間が長くな
る。ディレイ回路10での遅延時間は、特に制限されな
いが、入力されるクロックECKを、ほぼ1周期分遅延
するような長さに設定される。
【0034】センスアンプ19について説明する。
【0035】センスアンプ19はカラム選択回路18に
よりメモリセルアレイ15の相補ビット線が選択的に相
補コモン線に結合されることによって、相補ビット線に
伝達されたメモリセルデータを増幅するための複数のセ
ンスアンプユニットから成る。一つのセンスアンプユニ
ットは、一対の相補コモン線に対応しており、センスア
ンプユニットの全体数は、相補コモン線対の数に対応す
る。図3には、複数のセンスアンプユニットのうち、相
補コモン線CDL1,CDL1*に対応するものが示さ
れる。
よりメモリセルアレイ15の相補ビット線が選択的に相
補コモン線に結合されることによって、相補ビット線に
伝達されたメモリセルデータを増幅するための複数のセ
ンスアンプユニットから成る。一つのセンスアンプユニ
ットは、一対の相補コモン線に対応しており、センスア
ンプユニットの全体数は、相補コモン線対の数に対応す
る。図3には、複数のセンスアンプユニットのうち、相
補コモン線CDL1,CDL1*に対応するものが示さ
れる。
【0036】一つのセンスアンプユニットSAは、特に
制限されないが、pチャンネル型MOSトランジスタQ
3とnチャンネル型MOSトランジスタQ4とが直列接
続されて成る第1インバータと、pチャンネル型MOS
トランジスタQ5とnチャンネル型MOSトランジスタ
Q6とが直列接続されて成る第2インバータとがループ
状に結合されて成る。MOSトランジスタQ3,Q4の
ゲート電極は、MOSトランジスタQ5,Q6のドレイ
ン電極とともに、コモン線CDL1*に結合される。ま
た、MOSトランジスタQ5,Q6のゲート電極は、M
OSトランジスタQ3,Q4のドレイン電極とともにコ
モン線CDL1に結合される。MOSトランジスタQ
3,Q5のソース電極は高電位側電源Vccに結合さ
れ、MOSトランジスタQ4,Q6のソース電極は、電
源スイッチとしてのnチャンネル型MOSトランジスタ
Q7を介して低電位側電源Vssに結合される。可変遅
延段12からのセンスアンプ活性化信号SC*がインバ
ータ21を介してnチャンネル型MOSトランジスタQ
7のゲート電極に伝達されるようになっており、センス
アンプ活性化信号SC*がローレベルにアサートされた
ときに、nチャンネル型MOSトランジスタQ7のゲー
ト電極がハイレベルとされて、このMOSトランジスタ
Q7がオン状態とされることにより、センスアンプユニ
ットSAに通電されて、センスアンプユニットSAが活
性化される。センスアンプユニットSAが活性化状態と
されるとき、インバータ21の出力信号によりpチャン
ネル型MOSトランジスタQ1,Q2がオフ状態とされ
て、相補コモン線のカラム選択回路18側が電気的に切
放され、センスアンプユニットSAによって相補コモン
線CDL1,CDL1*のレベル差が増幅されている間
に、相補コモン線CDL1,CDL1*のプリチャージ
など、次のメモリセルデータ読出しのための準備が行わ
れる。センスアンプユニットSAによって増幅された読
出しデータは、インバータ22,23、インバータ2
4,25をそれぞれ介して出力回路20に伝達される。
制限されないが、pチャンネル型MOSトランジスタQ
3とnチャンネル型MOSトランジスタQ4とが直列接
続されて成る第1インバータと、pチャンネル型MOS
トランジスタQ5とnチャンネル型MOSトランジスタ
Q6とが直列接続されて成る第2インバータとがループ
状に結合されて成る。MOSトランジスタQ3,Q4の
ゲート電極は、MOSトランジスタQ5,Q6のドレイ
ン電極とともに、コモン線CDL1*に結合される。ま
た、MOSトランジスタQ5,Q6のゲート電極は、M
OSトランジスタQ3,Q4のドレイン電極とともにコ
モン線CDL1に結合される。MOSトランジスタQ
3,Q5のソース電極は高電位側電源Vccに結合さ
れ、MOSトランジスタQ4,Q6のソース電極は、電
源スイッチとしてのnチャンネル型MOSトランジスタ
Q7を介して低電位側電源Vssに結合される。可変遅
延段12からのセンスアンプ活性化信号SC*がインバ
ータ21を介してnチャンネル型MOSトランジスタQ
7のゲート電極に伝達されるようになっており、センス
アンプ活性化信号SC*がローレベルにアサートされた
ときに、nチャンネル型MOSトランジスタQ7のゲー
ト電極がハイレベルとされて、このMOSトランジスタ
Q7がオン状態とされることにより、センスアンプユニ
ットSAに通電されて、センスアンプユニットSAが活
性化される。センスアンプユニットSAが活性化状態と
されるとき、インバータ21の出力信号によりpチャン
ネル型MOSトランジスタQ1,Q2がオフ状態とされ
て、相補コモン線のカラム選択回路18側が電気的に切
放され、センスアンプユニットSAによって相補コモン
線CDL1,CDL1*のレベル差が増幅されている間
に、相補コモン線CDL1,CDL1*のプリチャージ
など、次のメモリセルデータ読出しのための準備が行わ
れる。センスアンプユニットSAによって増幅された読
出しデータは、インバータ22,23、インバータ2
4,25をそれぞれ介して出力回路20に伝達される。
【0037】図4には、上記位相比較回路11の構成例
が示される。
が示される。
【0038】2入力ナンドゲート61,62によりフリ
ップフロップ回路FF1が形成され、このフリップフロ
ップ回路FF1にクロックCK1,CK2が入力される
ようになっている。ナンドゲート61,62の出力ノー
ドは、それぞれN11,N12で示される。ナンドゲー
ト61,62の後段には、ノードN11,N12の論理
を所定のタイミングで後段回路へ伝達するための2入力
ナンドゲート70,71が配置される。2入力ナンドゲ
ート70,71の後段には、2入力ナンドゲート72,
73が結合されて成るフリップフロップ回路FF2が設
けられている。ナンドゲート72の出力端子から位相比
較信号DC1*が得られ、ナンドゲート73の出力端子
から位相比較信号DC1が得られる。
ップフロップ回路FF1が形成され、このフリップフロ
ップ回路FF1にクロックCK1,CK2が入力される
ようになっている。ナンドゲート61,62の出力ノー
ドは、それぞれN11,N12で示される。ナンドゲー
ト61,62の後段には、ノードN11,N12の論理
を所定のタイミングで後段回路へ伝達するための2入力
ナンドゲート70,71が配置される。2入力ナンドゲ
ート70,71の後段には、2入力ナンドゲート72,
73が結合されて成るフリップフロップ回路FF2が設
けられている。ナンドゲート72の出力端子から位相比
較信号DC1*が得られ、ナンドゲート73の出力端子
から位相比較信号DC1が得られる。
【0039】また、上記クロックCK1,CK2を取込
む2入力ナンドゲート63が設けられ、このナンドゲー
ト63の出力信号は、後段のインバータ64,65を介
してノアゲート69の一方の入力端子に伝達され、そし
て、インバータ64〜68を介してノアゲート69の他
方の入力端子に伝達される。上記ナンドゲート70,7
1は、ノアゲート69の出力信号がハイレベルとなる期
間に、ノードN11,N12の出力信号を後段回路に伝
達する。
む2入力ナンドゲート63が設けられ、このナンドゲー
ト63の出力信号は、後段のインバータ64,65を介
してノアゲート69の一方の入力端子に伝達され、そし
て、インバータ64〜68を介してノアゲート69の他
方の入力端子に伝達される。上記ナンドゲート70,7
1は、ノアゲート69の出力信号がハイレベルとなる期
間に、ノードN11,N12の出力信号を後段回路に伝
達する。
【0040】図7は、図4に示される回路における主要
部のタイミング波形が示される。
部のタイミング波形が示される。
【0041】このタイミング波形は、タイミング生成系
デバイスのプロセスばらつきにより、クロックCK2の
位相が設計値より若干早くなった場合、つまり、ディレ
イ回路10や可変遅延段12を形成するデバイスが設計
値よりも速い方向にばらついている場合を示している。
その場合、フリップフロップ回路FF1の入力信号に着
目すると、クロックCK1に比べてクロックCK2のほ
うが早くハイレベルになるため、ノードN11がハイレ
ベル、ノードN12がローレベルとなるようにフリップ
フロップ回路FF1がセットされる。
デバイスのプロセスばらつきにより、クロックCK2の
位相が設計値より若干早くなった場合、つまり、ディレ
イ回路10や可変遅延段12を形成するデバイスが設計
値よりも速い方向にばらついている場合を示している。
その場合、フリップフロップ回路FF1の入力信号に着
目すると、クロックCK1に比べてクロックCK2のほ
うが早くハイレベルになるため、ノードN11がハイレ
ベル、ノードN12がローレベルとなるようにフリップ
フロップ回路FF1がセットされる。
【0042】一方、ナンドゲート63では、クロックC
K1,CK2のナンド論理が得られることで、クロック
CK1,CK2がともにハイレベルとなる期間におい
て、ノードN13がローレベルとされる。ノアゲート6
9は、インバータ65の出力論理、及びそれがインバー
タ68の出力論理の双方がローレベルの期間にハイレベ
ルを出力する。そのハイレベル出力期間において、ナン
ドゲート70,71が活性化されると、ノードN11,
N12の論理に基づいてフリップフロップ回路2のセッ
トが行われる。すなわち、ノードN11がハイレベル、
ノードN12がローレベルのとき、ナンドゲート70の
出力はローレベル、ナンドゲート71の出力はハイレベ
ルとされるので、フリップフロップ回路FF2を形成す
るナンドゲート72の出力DC1*がハイレベル、ナン
ドゲート73の出力DC1がローレベルとなるような矩
形パルスが得られる。
K1,CK2のナンド論理が得られることで、クロック
CK1,CK2がともにハイレベルとなる期間におい
て、ノードN13がローレベルとされる。ノアゲート6
9は、インバータ65の出力論理、及びそれがインバー
タ68の出力論理の双方がローレベルの期間にハイレベ
ルを出力する。そのハイレベル出力期間において、ナン
ドゲート70,71が活性化されると、ノードN11,
N12の論理に基づいてフリップフロップ回路2のセッ
トが行われる。すなわち、ノードN11がハイレベル、
ノードN12がローレベルのとき、ナンドゲート70の
出力はローレベル、ナンドゲート71の出力はハイレベ
ルとされるので、フリップフロップ回路FF2を形成す
るナンドゲート72の出力DC1*がハイレベル、ナン
ドゲート73の出力DC1がローレベルとなるような矩
形パルスが得られる。
【0043】また、タイミング生成系デバイスのプロセ
スばらつきがほとんど無く、図6(a)に示されるよう
に、クロックCK1に比べてクロックCK2のほうが若
干遅れているような場合には、それに対応して、フリッ
プフロップ回路FF2を形成するナンドゲート72の出
力DC1*がローレベル、ナンドゲート73の出力DC
1がハイレベルとされるような矩形パルスが得られる。
スばらつきがほとんど無く、図6(a)に示されるよう
に、クロックCK1に比べてクロックCK2のほうが若
干遅れているような場合には、それに対応して、フリッ
プフロップ回路FF2を形成するナンドゲート72の出
力DC1*がローレベル、ナンドゲート73の出力DC
1がハイレベルとされるような矩形パルスが得られる。
【0044】上記フリップフロップ回路FF2から出力
される矩形パルス(DC1,DC1*)は、可変遅延段
12での遅延段選択によるクロック遅延時間修正に利用
される。
される矩形パルス(DC1,DC1*)は、可変遅延段
12での遅延段選択によるクロック遅延時間修正に利用
される。
【0045】図5には、可変遅延段12の構成例が示さ
れる。
れる。
【0046】pチャンネル型MOSトランジスタQ12
とnチャンネル型MOSトランジスタQ13とが直列接
続されてインバータINV1が形成され、このインバー
タINV1を活性化させるために上記pチャンネル型M
OSトランジスタQ12と高電位側電源Vccとの間に
pチャンネル型MOSトランジスタQ11が設けられ、
上記nチャンネル型MOSトランジスタQ13と低電位
側電源Vssとの間にnチャンネル型MOSトランジス
タQ14が設けられる。pチャンネル型MOSトランジ
スタQ11は、位相比較信号DC1*によって動作制御
され、nチャンネル型MOSトランジスタQ14は位相
比較信号DC1によって動作制御される。つまり、位相
比較信号DC1*がローレベル、位相比較信号DC1が
ハイレベルにされたときに、インバータINV1が活性
化される。インバータINV1が活性化されたとき、ク
ロックCKCがインバータINV1で反転されたもの
が、センスアンプ活性化信号SCとされる。
とnチャンネル型MOSトランジスタQ13とが直列接
続されてインバータINV1が形成され、このインバー
タINV1を活性化させるために上記pチャンネル型M
OSトランジスタQ12と高電位側電源Vccとの間に
pチャンネル型MOSトランジスタQ11が設けられ、
上記nチャンネル型MOSトランジスタQ13と低電位
側電源Vssとの間にnチャンネル型MOSトランジス
タQ14が設けられる。pチャンネル型MOSトランジ
スタQ11は、位相比較信号DC1*によって動作制御
され、nチャンネル型MOSトランジスタQ14は位相
比較信号DC1によって動作制御される。つまり、位相
比較信号DC1*がローレベル、位相比較信号DC1が
ハイレベルにされたときに、インバータINV1が活性
化される。インバータINV1が活性化されたとき、ク
ロックCKCがインバータINV1で反転されたもの
が、センスアンプ活性化信号SCとされる。
【0047】また、pチャンネル型MOSトランジスタ
Q15とnチャンネル型MOSトランジスタQ16とが
直列接続されてインバータINV2が形成され、pチャ
ンネル型MOSトランジスタQ17とnチャンネル型M
OSトランジスタQ18とが直列接続されてインバータ
INV3が形成され、pチャンネル型MOSトランジス
タQ20と、nチャンネル型MOSトランジスタQ21
とが直列接続されてインバータINV4が形成される。
インバータINV4を活性化させるため、上記pチャン
ネル型MOSトランジスタQ20と高電位側電源Vcc
との間にpチャンネル型MOSトランジスタQ19が設
けられ、上記nチャンネル型MOSトランジスタQ20
と低電位側電源Vssとの間にnチャンネル型MOSト
ランジスタQ22が設けられる。nチャンネル型MOS
トランジスタQ19は、位相比較信号DC1により動作
制御され、nチャンネル型MOSトランジスタQ22は
位相比較信号DC1*により動作制御される。位相比較
信号DC1がローレベル、位相比較信号DC1*がハイ
レベルにされたときに、インバータINV4が活性化さ
れる。インバータINV4が活性化されたとき、クロッ
クCKCは、インバータINV2、インバータINV
3、及びインバータINV4でそれぞれ遅延されて、セ
ンスアンプ活性化信号SCとされる。
Q15とnチャンネル型MOSトランジスタQ16とが
直列接続されてインバータINV2が形成され、pチャ
ンネル型MOSトランジスタQ17とnチャンネル型M
OSトランジスタQ18とが直列接続されてインバータ
INV3が形成され、pチャンネル型MOSトランジス
タQ20と、nチャンネル型MOSトランジスタQ21
とが直列接続されてインバータINV4が形成される。
インバータINV4を活性化させるため、上記pチャン
ネル型MOSトランジスタQ20と高電位側電源Vcc
との間にpチャンネル型MOSトランジスタQ19が設
けられ、上記nチャンネル型MOSトランジスタQ20
と低電位側電源Vssとの間にnチャンネル型MOSト
ランジスタQ22が設けられる。nチャンネル型MOS
トランジスタQ19は、位相比較信号DC1により動作
制御され、nチャンネル型MOSトランジスタQ22は
位相比較信号DC1*により動作制御される。位相比較
信号DC1がローレベル、位相比較信号DC1*がハイ
レベルにされたときに、インバータINV4が活性化さ
れる。インバータINV4が活性化されたとき、クロッ
クCKCは、インバータINV2、インバータINV
3、及びインバータINV4でそれぞれ遅延されて、セ
ンスアンプ活性化信号SCとされる。
【0048】このような構成により、タイミング生成系
デバイスのプロセスばらつきがほとんど無く、クロック
CK1に比べてクロックCK2のほうが若干遅れている
ような場合には、それに対応して、フリップフロップ回
路FF2を形成するナンドゲート72の出力DC1*が
ローレベル、ナンドゲート73の出力DC1がハイレベ
ルとされるような矩形パルスが得られ、その場合には、
インバータINV1が選択的に活性化されることによ
り、クロックCKCが、インバータINV1で遅延され
たものが、センスアンプ活性化信号SCとしてセンスア
ンプ19に伝達される。
デバイスのプロセスばらつきがほとんど無く、クロック
CK1に比べてクロックCK2のほうが若干遅れている
ような場合には、それに対応して、フリップフロップ回
路FF2を形成するナンドゲート72の出力DC1*が
ローレベル、ナンドゲート73の出力DC1がハイレベ
ルとされるような矩形パルスが得られ、その場合には、
インバータINV1が選択的に活性化されることによ
り、クロックCKCが、インバータINV1で遅延され
たものが、センスアンプ活性化信号SCとしてセンスア
ンプ19に伝達される。
【0049】そして、ディレイ回路10や可変遅延段1
2を形成するデバイスが設計値よりも速い方向にばらつ
いている場合に、フリップフロップ回路FF2を形成す
るナンドゲート72の出力DC1*がハイレベル、ナン
ドゲート73の出力DC1がローレベルとなるような矩
形パルスが得られ、その場合には、インバータINV4
が選択的に活性化されることにより、クロックCKC
が、インバータINV2,INV3,INV4の3段で
遅延されたものが、センスアンプ活性化信号SCとして
センスアンプ19に伝達される。インバータ3段での遅
延時間は、インバータ1段での遅延時間よりも長くな
る。故に、位相比較回路11の出力信号(DC1,DC
1*)に基づいて、センスアンプ活性化信号SCを形成
する際のクロックCKCの遅延時間の修正が行われ、デ
ィレイ回路10や可変遅延段12を形成するデバイスが
設計値よりも速い方向にばらついている場合でも、適切
なタイミングでセンスアンプを活性化することができ
る。
2を形成するデバイスが設計値よりも速い方向にばらつ
いている場合に、フリップフロップ回路FF2を形成す
るナンドゲート72の出力DC1*がハイレベル、ナン
ドゲート73の出力DC1がローレベルとなるような矩
形パルスが得られ、その場合には、インバータINV4
が選択的に活性化されることにより、クロックCKC
が、インバータINV2,INV3,INV4の3段で
遅延されたものが、センスアンプ活性化信号SCとして
センスアンプ19に伝達される。インバータ3段での遅
延時間は、インバータ1段での遅延時間よりも長くな
る。故に、位相比較回路11の出力信号(DC1,DC
1*)に基づいて、センスアンプ活性化信号SCを形成
する際のクロックCKCの遅延時間の修正が行われ、デ
ィレイ回路10や可変遅延段12を形成するデバイスが
設計値よりも速い方向にばらついている場合でも、適切
なタイミングでセンスアンプを活性化することができ
る。
【0050】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【0051】(1)プロセスばらつきなどにより、可変
遅延段12を形成するタイミング生成系デバイスが高速
化された場合でも、そのようなタイミング生成系デバイ
スの高速化がディレイ回路10にも現れ、それが位相比
較回路11において位相差として検出され、それに基づ
いて可変遅延段12での遅延時間が修正されるので、デ
バイスのプロセスばらつきにかかわらず、センスアンプ
19の活性化タイミングの適正化が図られる。そのよう
にセンスアンプ19の活性化タイミングの適正化が図ら
れることにより、メモリセルアレイ15からの読出しデ
ータを適切なタイミングで増幅することができる。
遅延段12を形成するタイミング生成系デバイスが高速
化された場合でも、そのようなタイミング生成系デバイ
スの高速化がディレイ回路10にも現れ、それが位相比
較回路11において位相差として検出され、それに基づ
いて可変遅延段12での遅延時間が修正されるので、デ
バイスのプロセスばらつきにかかわらず、センスアンプ
19の活性化タイミングの適正化が図られる。そのよう
にセンスアンプ19の活性化タイミングの適正化が図ら
れることにより、メモリセルアレイ15からの読出しデ
ータを適切なタイミングで増幅することができる。
【0052】(2)上記(1)の作用効果により、プロ
セスばらつきによってタイミング生成系デバイスの動作
が比較的遅い場合でも、相補コモン線の立上がりに比べ
てセンスアンプの活性化タイミングが不所望に遅くなる
のを防止できるので、メモリアクセスの高速化を図るこ
とができる。
セスばらつきによってタイミング生成系デバイスの動作
が比較的遅い場合でも、相補コモン線の立上がりに比べ
てセンスアンプの活性化タイミングが不所望に遅くなる
のを防止できるので、メモリアクセスの高速化を図るこ
とができる。
【0053】(3)上記(2)の作用効果により、内蔵
RAM52を含むマイクロコンピュータ31において
は、内蔵RAM52のアクセスの高速化により、データ
処理の高速化を図ることができる。
RAM52を含むマイクロコンピュータ31において
は、内蔵RAM52のアクセスの高速化により、データ
処理の高速化を図ることができる。
【0054】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【0055】例えば、上記の例では、可変遅延段12で
の遅延時間切換えを2段階としたが、3段階以上の切換
えを行うようにしてもよい。また、遅延時間を得るため
のインバータの段数などは適宜に変更することができ
る。
の遅延時間切換えを2段階としたが、3段階以上の切換
えを行うようにしてもよい。また、遅延時間を得るため
のインバータの段数などは適宜に変更することができ
る。
【0056】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータにオンチップ化されたSRAMに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、例えば単体のメモリLSIとして形成さ
れる半導体記憶装置に適用することができる。
なされた発明をその背景となった利用分野であるマイク
ロコンピュータにオンチップ化されたSRAMに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、例えば単体のメモリLSIとして形成さ
れる半導体記憶装置に適用することができる。
【0057】本発明は、少なくともセンスアンプを含む
ことを条件に適用することができる。
ことを条件に適用することができる。
【0058】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0059】すなわち、遅延段の遅延時間のプロセスば
らつきを検出する検出手段と、この検出手段の検出結果
に基づいて上記遅延段でのクロック遅延時間を修正する
ための遅延時間修正手段とを設け、上記検出手段の検出
結果に基づいて上記遅延段でのクロック遅延時間を修正
することにより、センスアンプの活性化タイミングマー
ジンの適正化を図ることができる。
らつきを検出する検出手段と、この検出手段の検出結果
に基づいて上記遅延段でのクロック遅延時間を修正する
ための遅延時間修正手段とを設け、上記検出手段の検出
結果に基づいて上記遅延段でのクロック遅延時間を修正
することにより、センスアンプの活性化タイミングマー
ジンの適正化を図ることができる。
【0060】また、上記遅延段の近傍に形成され、クロ
ック信号を遅延するためのディレイ回路と、上記ディレ
イ回路に入力されるクロックと上記ディレイ回路から出
力されたクロックとの位相比較を行い、その位相比較結
果に基づいて上記遅延段でのクロック遅延時間を修正す
るための位相比較回路とを設け、上記検出手段の検出結
果に基づいて上記遅延段でのクロック遅延時間を修正す
ることにより、センスアンプの活性化タイミングマージ
ンの適正化を図ることができる。
ック信号を遅延するためのディレイ回路と、上記ディレ
イ回路に入力されるクロックと上記ディレイ回路から出
力されたクロックとの位相比較を行い、その位相比較結
果に基づいて上記遅延段でのクロック遅延時間を修正す
るための位相比較回路とを設け、上記検出手段の検出結
果に基づいて上記遅延段でのクロック遅延時間を修正す
ることにより、センスアンプの活性化タイミングマージ
ンの適正化を図ることができる。
【図1】本発明にかかる半導体記憶装置の一例であるS
RAMのブロック図である。
RAMのブロック図である。
【図2】上記SRAMに含まれるディレイ回路の構成例
ブロック図である。
ブロック図である。
【図3】上記SRAMに含まれるセンスアンプの構成例
回路図である。
回路図である。
【図4】上記SRAMに含まれる位相比較回路の構成例
回路図である。
回路図である。
【図5】上記SRAMに含まれる可変遅延回路の構成例
回路図である。
回路図である。
【図6】上記位相比較回路に入力されるクロックのタイ
ミング図である。
ミング図である。
【図7】上記SRAMにおける遅延時間修正の動作タイ
ミング図である。
ミング図である。
【図8】上記SRAMを含むマイクロコンピュータが適
用されたデータ処理装置の全体的な構成例ブロック図で
ある。
用されたデータ処理装置の全体的な構成例ブロック図で
ある。
【図9】上記マイクロコンピュータの構成例ブロック図
である。
である。
8 ライトアンプ 9 入力回路 10 ディレイ回路 11 位相比較回路 12 可変遅延段 13 ロウアドレスバッファ 14 ロウデコーダ 15 メモリセルアレイ 20 出力回路 31 マイクロコンピュータ 52 内蔵RAM 53 CPU INV1,INV2,INV3,INV4 インバータ Q11,Q14,Q19,Q22 MOSトランジスタ
Claims (5)
- 【請求項1】 複数のメモリセルを配列して成るメモリ
セルアレイと、センスアンプ活性化信号のアサート期間
にメモリセルからの読出し信号を増幅するためのセンス
アンプと、クロック信号を遅延させて上記センスアンプ
活性化信号を生成する遅延段とを含む半導体記憶装置に
おいて、 上記遅延段の遅延時間のプロセスばらつきを検出する検
出手段と、 上記検出手段の検出結果に基づいて上記遅延段でのクロ
ック遅延時間を修正するための遅延時間修正手段とを含
むことを特徴とする半導体記憶装置。 - 【請求項2】 複数のメモリセルを配列して成るメモリ
セルアレイと、センスアンプ活性化信号のアサート期間
にメモリセルからの読出し信号を増幅するためのセンス
アンプと、クロック信号を遅延させて上記センスアンプ
の活性化信号を生成する遅延段とを含む半導体記憶装置
において、 上記遅延段の近傍に形成され、クロック信号を遅延する
ためのディレイ回路と、 上記ディレイ回路に入力されるクロックと上記ディレイ
回路から出力されたクロックとの位相比較を行う位相比
較回路と、 上記位相比較結果に基づいて上記遅延段でのクロック遅
延時間を修正するための遅延時間修正手段とを含むこと
を特徴とする半導体記憶装置。 - 【請求項3】 上記遅延段は、入力されたクロック信号
を遅延する第1遅延段と、上記第1遅延段よりも長い遅
延時間により、上記クロック信号を遅延する第2遅延手
段と、 上記位相比較回路の比較結果に基づいて上記第1遅延
段、及び上記第2遅延段を選択的に活性化させるための
MOSトランジスタと、 を含む請求項2記載の半導体記憶装置。 - 【請求項4】 複数のスタティック型メモリセルを配列
して成るメモリセルアレイと、 上記センスアンプの前段に配置され、上記メモリセルに
結合された複数のビット線をカラムアドレスに基づいて
選択的にコモン線に結合するためのカラム選択回路と、 を含む請求項1乃至3のいずれか1項記載の半導体記憶
装置。 - 【請求項5】 請求項1乃至4のいずれか1項記載の半
導体記憶装置と、それをアクセス可能な中央処理装置と
が、一つの半導体基板に形成された半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8237795A JPH1083677A (ja) | 1996-09-09 | 1996-09-09 | 半導体記憶装置及び半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8237795A JPH1083677A (ja) | 1996-09-09 | 1996-09-09 | 半導体記憶装置及び半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1083677A true JPH1083677A (ja) | 1998-03-31 |
Family
ID=17020545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8237795A Withdrawn JPH1083677A (ja) | 1996-09-09 | 1996-09-09 | 半導体記憶装置及び半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1083677A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007018648A (ja) * | 2005-07-11 | 2007-01-25 | Elpida Memory Inc | 半導体装置 |
KR100675009B1 (ko) | 2006-02-01 | 2007-01-29 | 삼성전자주식회사 | 데이터 지연 조절 회로 및 방법 |
KR100728905B1 (ko) | 2006-02-13 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 가변 지연장치 및 그 제어방법 |
JP2010003406A (ja) * | 1999-03-01 | 2010-01-07 | Freescale Semiconductor Inc | プログラマブル遅延制御機能を有する集積回路 |
US8213252B2 (en) | 2009-09-04 | 2012-07-03 | Samsung Electronics Co., Ltd. | Semiconductor memory device comprising sense amplifiers configured to stably amplify data |
-
1996
- 1996-09-09 JP JP8237795A patent/JPH1083677A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010003406A (ja) * | 1999-03-01 | 2010-01-07 | Freescale Semiconductor Inc | プログラマブル遅延制御機能を有する集積回路 |
JP2007018648A (ja) * | 2005-07-11 | 2007-01-25 | Elpida Memory Inc | 半導体装置 |
KR100675009B1 (ko) | 2006-02-01 | 2007-01-29 | 삼성전자주식회사 | 데이터 지연 조절 회로 및 방법 |
KR100728905B1 (ko) | 2006-02-13 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 가변 지연장치 및 그 제어방법 |
US8213252B2 (en) | 2009-09-04 | 2012-07-03 | Samsung Electronics Co., Ltd. | Semiconductor memory device comprising sense amplifiers configured to stably amplify data |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |