JPH1083677A

JPH1083677A - 半導体記憶装置及び半導体集積回路

Info

Publication number: JPH1083677A
Application number: JP8237795A
Authority: JP
Inventors: Takeshi Suzuki; 武史鈴木; Yasuhiro Fujimura; 康弘藤村; Kazumasa Ando; 一昌安藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-09
Filing date: 1996-09-09
Publication date: 1998-03-31

Abstract

(57)【要約】【課題】センスアンプの活性化タイミングマージンの
適正化を図ることにある。【解決手段】遅延段の遅延時間のプロセスばらつきを
検出する検出手段（１０）と、この検出手段の検出結果
に基づいて上記遅延段でのクロック遅延時間を修正する
ための遅延時間修正手段（１１）とを設け、上記検出手
段の検出結果に基づいて上記遅延段でのクロック遅延時
間を修正することで、センスアンプの活性化タイミング
マージンの適正化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれに含まれるセンスアンプを活性化するため
のセンスアンプ活性化信号の生成技術に関し、例えばク
ロックに同期動作されるスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）に適用して有効な技術に関す
る。

【０００２】

【従来の技術】例えば複数個のスタティック型メモリセ
ルをマトリクス配置して成るＳＲＡＭにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線（相補ビット線とも称される）に結合される。そ
れぞれの相補データ線は、相補データ線に１対１で結合
された複数個のカラム選択スイッチを含むＹ選択スイッ
チ回路を介して相補コモン線に共通接続されている。

【０００３】尚、ＳＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。

【０００４】

【発明が解決しようとする課題】ＳＲＡＭにおいては、
センスアンプに入力される相補レベルの入力信号が所定
のレベル差に達した時点で、センスアンプを活性化して
メモリセルデータの増幅を行うようにしている。

【０００５】そのような半導体メモリにおいては、プロ
セスばらつきによってタイミング生成系デバイスの動作
が早くなる場合があり、かかる場合には、相補コモン線
の信号レベル差が十分に得られる前にセンスアンプが活
性化されることがある。そうすると、センスアンプによ
って不所望な信号が増幅されるから誤データを出力し易
くなる。このため、一般的には、プロセスばらつきによ
ってタイミング生成系デバイスの動作が速くなった場合
でも、センスアンプによって不所望なデータを増幅しな
いで済むようにセンスアンプの活性化タイミングを十分
に遅らせることで、センスアンプの動作開始に十分な余
裕を持たせるようにしている。

【０００６】しかしながら、プロセスばらつきによって
タイミング生成系デバイスの動作が速くなった場合を考
慮してセンスアンプの活性化タイミングのマージンを決
定すると、プロセスばらつきによってタイミング生成系
デバイスの動作が比較的遅い場合には、相補コモン線の
立上がりに比べてセンスアンプの活性化タイミングが不
所望に遅くなってしまう。つまり、相補コモン線が、セ
ンスアンプで増幅できるレベル差に既に達しているにも
かかわらず、センスアンプの活性化が不所望に遅れる、
という事態を生ずる。センスアンプの活性化が不所望意
に遅れるということは、それだけメモリセルデータの外
部出力が遅くなることであるから、結果的にメモリアク
セス時間が長くなる。

【０００７】このようにプロセスばらつきによってタイ
ミング生成系デバイスの動作が速くなった場合を考慮し
たセンスアンプ活性化タイミングのマージン設定は、プ
ロセスばらつきによってタイミング生成系デバイスの動
作が比較的遅い場合におけるメモリアクセス時間の増大
を招く。

【０００８】本発明の目的は、センスアンプの活性化タ
イミングマージンの適正化を図ることにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、複数のメモリセルを配列して成
るメモリセルアレイ（１５）と、センスアンプ活性化信
号のアサート期間にメモリセルからの読出し信号を増幅
するためのセンスアンプ（１９）と、クロック信号を遅
延させることで上記センスアンプ活性化信号を生成する
遅延段（１２）とを含んで半導体記憶装置が構成される
とき、上記遅延段の遅延時間のプロセスばらつきを検出
する検出手段（１０，１１）と、この検出手段の検出結
果に基づいて上記遅延段でのクロック遅延時間を修正す
るための遅延時間修正手段（１２）とを設ける。

【００１２】また、上記遅延段の近傍に形成され、クロ
ック信号を遅延するためのディレイ回路（１０）と、上
記ディレイ回路に入力されるクロックと上記ディレイ回
路から出力されたクロックとの位相比較を行い、その位
相比較結果に基づいて、上記遅延段でのクロック遅延時
間を修正するための位相比較回路（１１）とを設ける。

【００１３】このとき、上記遅延段は、入力されたクロ
ック信号を遅延する第１遅延段（ＩＮＶ１）と、上記第
１遅延段よりも長い遅延時間により、上記クロック信号
を遅延する第２遅延手段（ＩＮＶ２，ＩＮＶ３，ＩＮＶ
４）と、上記位相比較回路の比較結果に基づいて上記第
１遅延段、及び上記第２遅延段を選択的に活性化させる
ためのＭＯＳトランジスタ（Ｑ１１，Ｑ１４，Ｑ１９，
Ｑ２２）とを含んで形成することができる。

【００１４】上記した手段によれば、遅延時間修正手段
又は位相比較回路は、上記検出手段の検出結果又は上記
上記ディレイ回路の出力に基づいて上記遅延段でのクロ
ック遅延時間を修正する。このことが、センスアンプの
活性化タイミングマージンの適正化を達成する。

【００１５】

【発明の実施の形態】図８には本発明にかかる半導体記
憶装置が適用されるデータ処理装置が示される。

【００１６】図８に示されるデータ処理装置は、システ
ムバスＢＵＳを介して、マイクロコンピュータ３１、Ｓ
ＤＲＡＭ（シンクロナス・ダイナミック・ランダム・ア
クセス・メモリ）３２、ＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）３３、ＲＯＭ（リード・オン
リ・メモリ）３４、周辺装置制御部３５、表示制御部３
６などが、互いに信号のやり取り可能に結合され、予め
定められたプログラムに従って所定のデータ処理を行う
コンピュータシステムとして構成される。上記マイクロ
コンピュータ３１は、本システムの論理的中核とされ、
主として、アドレス指定、情報の読出しと書込み、デー
タの演算、命令のシーケンス、割込みの受付け、記憶装
置と入出力装置との情報交換の起動等の機能を有する。
上記ＳＤＲＡＭ３２や、ＳＲＡＭ３３、及びＲＯＭ３４
は内部記憶装置として位置付けられている。ＳＤＲＡＭ
３２には各種データが格納され、ＲＯＭ３４にはＣＰＵ
３０での計算や制御に必要なプログラム格納される。ま
た、ＳＲＡＭ３３は、リード・ライト動作の高速性を活
かしてメインメモリやキャッシュメモリなどとして利用
される。周辺装置制御部３５によって、外部記憶装置３
８の動作制御や、キーボード３９などからの情報入力制
御が行われ、さらに、表示制御部３６の制御によって、
ＣＲＴディスプレイ４０への情報表示が行われる。

【００１７】図９には上記マイクロコンピュータ３１の
構成例が示される。

【００１８】図９に示されるように、マイクロプロセッ
サ１は、特に制限されないが、ＣＰＵ（中央処理装置）
５３、内蔵ＲＯＭ（リード・オンリー・メモリ）５１、
内蔵ＲＡＭ（ランダム・アクセス・メモリ）５２、タイ
マ５４、割込みコントローラ５７、並びに各種信号の入
出力のための第１乃至第９ポート４１〜４９などの各種
機能ブロックを含み、それらはアドレスバスＡＢＵＳや
上位側データバスＤＢＵＳＵなどに共通接続され、公知
の半導体集積回路製造技術によって単結晶シリコン基板
などの一つの半導体基板に形成されている。

【００１９】また、多数の外部端子、例えば第１乃至第
９ポート４１〜４９の入出力端子に結合された外部端子
Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２４，Ｐ３０〜Ｐ３７、Ｐ
４０〜Ｐ４７、Ｐ５０〜Ｐ５７、Ｐ６０〜Ｐ６３、Ｐ７
０〜Ｐ７７、Ｐ８０〜Ｐ８７、Ｐ９０〜Ｐ９７などが設
けられている。

【００２０】上記内蔵ＲＯＭ５１は、ＣＰＵ５３で実行
されるプログラムを格納するためのプログラムメモリと
され、特に制限されないが、それぞれ８ビット幅の上位
側データバスＤＢＵＳＵ及び下位側データバスＤＢＵＳ
Ｌを介してＣＰＵ５３に結合されることにより、バイト
データ、ワードデータにかかわらず、２ステートのメモ
リアクセスが可能とされる。内蔵ＲＯＭ５１には、特に
制限されないが、製造工程（ホトマスク）でプログラム
の書込みを行うようにしたマスクＲＯＭが適用されてい
る。

【００２１】上記内蔵ＲＡＭ５２は、特に制限されない
が、マイクロコンピュータ３１の内部で生成されるクロ
ックに同期動作するシンクロナス・スタティック・ラン
ダム・アクセス・メモリ（「シンクロナスＳＲＡＭ」と
いう）とされる。このシンクロナスＳＲＡＭは、特に制
限されないが、ＣＰＵ５３とは、それぞれ８ビット幅の
上位側データバスＤＢＵＳＵ及び下位側データバスＤＢ
ＵＳＬを介して結合されることにより、バイトデータ、
ワードデータにかかわらず、２ステートのメモリアクセ
スが可能とされる。

【００２２】タイマ５４には、ウォッチドックタイマ、
１６ビットフリーランニングタイマ、８ビットタイマ、
ＰＷＭ（パルス幅変調）タイマなどの各種タイマが含ま
れる。

【００２３】図１には内蔵ＲＡＭ５２の構成例が示され
る。

【００２４】１５は複数個のスタティック型メモリセル
をマトリクス配置したメモリセルアレイであり、メモリ
セルの選択端子はロウ方向毎にワード線に結合され、メ
モリセルのデータ入出力端子はカラム方向毎に相補ビッ
ト線（相補データ線とも称される）に結合される。それ
ぞれの相補ビット線は、相補ビット線に１対１で結合さ
れた複数個のカラム選択スイッチを含むカラム選択回路
１８を介して相補コモン線に共通接続されている。

【００２５】この内蔵ＲＡＭ５２の外部より入力される
アドレス信号ＡＸは、それに対応して配置されたロウア
ドレスバッファ（ＸＢＡ）１３を介してロウデコーダ
（ＸＤＥＣ）１４に伝達される。この内蔵ＲＡＭ５２の
外部より入力されるアドレス信号ＡＹは、それに対応し
て配置されたカラムアドレスバッファ（ＹＢＡ）１６を
介してカラムデコーダ（ＹＤＥＣ）１７に伝達される。
ロウデコーダ１４のデコード出力に基づいて、入力アド
レス信号に対応するワード線が選択レベルに駆動され
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。またカラムデコーダ
１７は、これに供給されたアドレス信号に対応するカラ
ム選択スイッチをオン動作させて、上記選択された相補
コモン線に導通する。このとき相補コモン線の電位は、
センスアンプ１９で増幅され、後段の出力回路２０を介
して内蔵ＲＡＭ５２の外部に出力される。また、内蔵Ｒ
ＡＭ５２の外部から入力回路９を介して書込みデータが
ライトアンプ８に伝達されると、ライトアンプ８によ
り、その書込みデータに従って相補コモン線が駆動さ
れ、これにより、アドレス信号によって選択された相補
ビット線を介して所定のメモリセルにそのデータに応ず
る電荷情報が蓄積される。

【００２６】内蔵ＲＡＭ５２は、クロック同期型である
ため、ロウアドレスバッファ１３、ロウデコーダ１４、
カラムアドレスバッファ１６、カラムデコーダ１７など
は、それぞれクロックＥＣＫに基づいて生成されるクロ
ックＣＫＡ、ＣＫＢに同期動作される。ここで、クロッ
クＥＣＫは、マイクロコンピュータ３１で生成されたク
ロックである。

【００２７】内蔵ＲＡＭ５２の消費電力の低減や不所望
なデータが外部出力されないように、上記センスアンプ
１９は、センスアンプ活性化信号ＳＣ＊（＊はローアク
ティブ又は信号反転を示す）がアサートされた場合にの
み活性化されるようになっている。そして、メモリセル
アレイ１５からのデータ読出しにおいて、メモリセルデ
ータによって相補ビット線の電位差があるレベルに達し
た後にセンスアンプ１９が活性化されるようにセンスア
ンプの活性化タイミングを調整する必要がある。そのよ
うな活性化タイミング制御のために、センスアンプ活性
化信号ＳＣ＊が、クロックＣＫＣを遅延する可変遅延段
１２によって生成される。センスアンプ活性化信号ＳＣ
＊は、基本的にはクロックＣＫＣを遅延することによっ
て形成されるが、デバイスのプロセスばらつきなどによ
りクロックＣＫＣを遅延する遅延段の遅延時間が不所望
に短くなる場合があり、かかる場合には、メモリセルア
レイ１５からのデータ読出しにおいて、相補ビット線の
電位差が十分なレベル差にならないうちに、センスアン
プ１９が活性化されてしまう場合が起り得る。そのよう
な事態を排除するため、この内蔵ＲＡＭ５２において
は、クロックＣＫＣを遅延してセンスアンプ活性化信号
ＳＣ＊を生成する遅延段の遅延時間を可変とし、クロッ
クＣＫ１とクロックＣＫ２との位相比較結果に基づいて
可変遅延段１２の遅延時間を制御するようにしている。
ここで、クロックＣＫ１は内蔵ＲＡＭ５２の外部から取
込まれるクロックＥＣＫそのものであるが、クロックＣ
Ｋ２は、ディレイ回路１０において上記クロックＥＣＫ
を所定周期、例えばほぼ１周期遅延させたものとされ
る。つまり、クロックＥＣＫがディレイ回路１０におい
て１周期遅延されてからクロックＣＫ２として位相比較
回路１１に伝達されて上記クロックＣＫ１（＝ＥＣＫ）
と位相比較され、その位相比較結果に応じて上記可変遅
延回路１２の遅延時間が決定されるようになっている。
ディレイ回路１０は、それを構成するタイミング生成系
デバイスのプロセスばらつきが、可変遅延段１２を形成
するタイミング生成系デバイスのそれと同等となるよう
に、可能な限り可変遅延段１２の近傍に形成される。つ
まり、ディレイ回路１０が可変遅延段１２の近傍に形成
された場合には、プロセスばらつきに起因する遅延時間
の設計値からのずれが、ディレイ回路１０及び可変遅延
段１２の双方に同様に現れることを利用して、ディレイ
回路１０での遅延時間を検出し、その検出結果に基づい
て可変遅延段１２でのクロック遅延時間を修正するよう
にしている。

【００２８】例えば、タイミング生成系デバイスのプロ
セスばらつきがほとんど無い場合には、ディレイ回路１
０でのクロックＥＣＫの遅延は、クロックＥＣＫのほぼ
１周期分となる。つまり、図６（ａ）に示されるよう
に、クロックＣＫ２は、クロックＣＫ１よりもほぼ１周
期分遅延される。その場合、位相比較回路１１では、ク
ロックＣＫ１とＣＫ２との位相差がほとんど無いものと
して取扱われ、可変遅延段１２でのクロックＣＫＣの遅
延時間は標準的な値とされる。

【００２９】しかしながら、タイミング生成系デバイス
のプロセスばらつきにより、可変遅延段１２の遅延時間
が短くなった場合には、この可変遅延段１２の近傍に形
成されているディレイ回路１０での遅延時間も同様に短
くなる。例えば、図６（ｂ）に示されるように、クロッ
クＣＫ２の位相がクロックＣＫ１に比べてΔｔだけ速く
なったとすると、そのようなプロセスばらつきは、可変
遅延段１２を形成するデバイスにも生じているはずであ
るから、位相比較回路１１の出力信号により、可変遅延
段１２での遅延時間が遅延時間が長くなるように制御さ
れる。換言すれば、デバイスのプロセスばらつきなどに
より、可変遅延段１２を形成するタイミング生成系デバ
イスが高速化された場合でも、そのようなタイミング生
成系デバイスの高速化がディレイ回路１０にも現れ、そ
れが位相比較回路１１において位相差として検出され、
それに基づいて可変遅延段１２での遅延時間が修正され
ることにより、センスアンプ１９の活性化タイミングの
適正化が図られる。

【００３０】そのようにタイミング生成系デバイスのプ
ロセスばらつきにかかわらずにセンスアンプ１９の活性
化タイミングの適正化が図られることにより、メモリセ
ルアレイ１５からの読出しデータを適切なタイミングで
増幅することができる。

【００３１】次に、各部の詳細な構成について説明す
る。

【００３２】図２には上記ディレイ回路１０の構成例が
示される。

【００３３】図２に示されるように、ディレイ回路１０
は、偶数個のインバータ２１−１〜２１−ｎを直列接続
して成る。ディレイ回路１０での遅延時間は、インバー
タ２１−１〜２１−ｎの段数でほぼ決定され、インバー
タの直列段数が多いほど、そこでの遅延時間が長くな
る。ディレイ回路１０での遅延時間は、特に制限されな
いが、入力されるクロックＥＣＫを、ほぼ１周期分遅延
するような長さに設定される。

【００３４】センスアンプ１９について説明する。

【００３５】センスアンプ１９はカラム選択回路１８に
よりメモリセルアレイ１５の相補ビット線が選択的に相
補コモン線に結合されることによって、相補ビット線に
伝達されたメモリセルデータを増幅するための複数のセ
ンスアンプユニットから成る。一つのセンスアンプユニ
ットは、一対の相補コモン線に対応しており、センスア
ンプユニットの全体数は、相補コモン線対の数に対応す
る。図３には、複数のセンスアンプユニットのうち、相
補コモン線ＣＤＬ１，ＣＤＬ１＊に対応するものが示さ
れる。

【００３６】一つのセンスアンプユニットＳＡは、特に
制限されないが、ｐチャンネル型ＭＯＳトランジスタＱ
３とｎチャンネル型ＭＯＳトランジスタＱ４とが直列接
続されて成る第１インバータと、ｐチャンネル型ＭＯＳ
トランジスタＱ５とｎチャンネル型ＭＯＳトランジスタ
Ｑ６とが直列接続されて成る第２インバータとがループ
状に結合されて成る。ＭＯＳトランジスタＱ３，Ｑ４の
ゲート電極は、ＭＯＳトランジスタＱ５，Ｑ６のドレイ
ン電極とともに、コモン線ＣＤＬ１＊に結合される。ま
た、ＭＯＳトランジスタＱ５，Ｑ６のゲート電極は、Ｍ
ＯＳトランジスタＱ３，Ｑ４のドレイン電極とともにコ
モン線ＣＤＬ１に結合される。ＭＯＳトランジスタＱ
３，Ｑ５のソース電極は高電位側電源Ｖｃｃに結合さ
れ、ＭＯＳトランジスタＱ４，Ｑ６のソース電極は、電
源スイッチとしてのｎチャンネル型ＭＯＳトランジスタ
Ｑ７を介して低電位側電源Ｖｓｓに結合される。可変遅
延段１２からのセンスアンプ活性化信号ＳＣ＊がインバ
ータ２１を介してｎチャンネル型ＭＯＳトランジスタＱ
７のゲート電極に伝達されるようになっており、センス
アンプ活性化信号ＳＣ＊がローレベルにアサートされた
ときに、ｎチャンネル型ＭＯＳトランジスタＱ７のゲー
ト電極がハイレベルとされて、このＭＯＳトランジスタ
Ｑ７がオン状態とされることにより、センスアンプユニ
ットＳＡに通電されて、センスアンプユニットＳＡが活
性化される。センスアンプユニットＳＡが活性化状態と
されるとき、インバータ２１の出力信号によりｐチャン
ネル型ＭＯＳトランジスタＱ１，Ｑ２がオフ状態とされ
て、相補コモン線のカラム選択回路１８側が電気的に切
放され、センスアンプユニットＳＡによって相補コモン
線ＣＤＬ１，ＣＤＬ１＊のレベル差が増幅されている間
に、相補コモン線ＣＤＬ１，ＣＤＬ１＊のプリチャージ
など、次のメモリセルデータ読出しのための準備が行わ
れる。センスアンプユニットＳＡによって増幅された読
出しデータは、インバータ２２，２３、インバータ２
４，２５をそれぞれ介して出力回路２０に伝達される。

【００３７】図４には、上記位相比較回路１１の構成例
が示される。

【００３８】２入力ナンドゲート６１，６２によりフリ
ップフロップ回路ＦＦ１が形成され、このフリップフロ
ップ回路ＦＦ１にクロックＣＫ１，ＣＫ２が入力される
ようになっている。ナンドゲート６１，６２の出力ノー
ドは、それぞれＮ１１，Ｎ１２で示される。ナンドゲー
ト６１，６２の後段には、ノードＮ１１，Ｎ１２の論理
を所定のタイミングで後段回路へ伝達するための２入力
ナンドゲート７０，７１が配置される。２入力ナンドゲ
ート７０，７１の後段には、２入力ナンドゲート７２，
７３が結合されて成るフリップフロップ回路ＦＦ２が設
けられている。ナンドゲート７２の出力端子から位相比
較信号ＤＣ１＊が得られ、ナンドゲート７３の出力端子
から位相比較信号ＤＣ１が得られる。

【００３９】また、上記クロックＣＫ１，ＣＫ２を取込
む２入力ナンドゲート６３が設けられ、このナンドゲー
ト６３の出力信号は、後段のインバータ６４，６５を介
してノアゲート６９の一方の入力端子に伝達され、そし
て、インバータ６４〜６８を介してノアゲート６９の他
方の入力端子に伝達される。上記ナンドゲート７０，７
１は、ノアゲート６９の出力信号がハイレベルとなる期
間に、ノードＮ１１，Ｎ１２の出力信号を後段回路に伝
達する。

【００４０】図７は、図４に示される回路における主要
部のタイミング波形が示される。

【００４１】このタイミング波形は、タイミング生成系
デバイスのプロセスばらつきにより、クロックＣＫ２の
位相が設計値より若干早くなった場合、つまり、ディレ
イ回路１０や可変遅延段１２を形成するデバイスが設計
値よりも速い方向にばらついている場合を示している。
その場合、フリップフロップ回路ＦＦ１の入力信号に着
目すると、クロックＣＫ１に比べてクロックＣＫ２のほ
うが早くハイレベルになるため、ノードＮ１１がハイレ
ベル、ノードＮ１２がローレベルとなるようにフリップ
フロップ回路ＦＦ１がセットされる。

【００４２】一方、ナンドゲート６３では、クロックＣ
Ｋ１，ＣＫ２のナンド論理が得られることで、クロック
ＣＫ１，ＣＫ２がともにハイレベルとなる期間におい
て、ノードＮ１３がローレベルとされる。ノアゲート６
９は、インバータ６５の出力論理、及びそれがインバー
タ６８の出力論理の双方がローレベルの期間にハイレベ
ルを出力する。そのハイレベル出力期間において、ナン
ドゲート７０，７１が活性化されると、ノードＮ１１，
Ｎ１２の論理に基づいてフリップフロップ回路２のセッ
トが行われる。すなわち、ノードＮ１１がハイレベル、
ノードＮ１２がローレベルのとき、ナンドゲート７０の
出力はローレベル、ナンドゲート７１の出力はハイレベ
ルとされるので、フリップフロップ回路ＦＦ２を形成す
るナンドゲート７２の出力ＤＣ１＊がハイレベル、ナン
ドゲート７３の出力ＤＣ１がローレベルとなるような矩
形パルスが得られる。

【００４３】また、タイミング生成系デバイスのプロセ
スばらつきがほとんど無く、図６（ａ）に示されるよう
に、クロックＣＫ１に比べてクロックＣＫ２のほうが若
干遅れているような場合には、それに対応して、フリッ
プフロップ回路ＦＦ２を形成するナンドゲート７２の出
力ＤＣ１＊がローレベル、ナンドゲート７３の出力ＤＣ
１がハイレベルとされるような矩形パルスが得られる。

【００４４】上記フリップフロップ回路ＦＦ２から出力
される矩形パルス（ＤＣ１，ＤＣ１＊）は、可変遅延段
１２での遅延段選択によるクロック遅延時間修正に利用
される。

【００４５】図５には、可変遅延段１２の構成例が示さ
れる。

【００４６】ｐチャンネル型ＭＯＳトランジスタＱ１２
とｎチャンネル型ＭＯＳトランジスタＱ１３とが直列接
続されてインバータＩＮＶ１が形成され、このインバー
タＩＮＶ１を活性化させるために上記ｐチャンネル型Ｍ
ＯＳトランジスタＱ１２と高電位側電源Ｖｃｃとの間に
ｐチャンネル型ＭＯＳトランジスタＱ１１が設けられ、
上記ｎチャンネル型ＭＯＳトランジスタＱ１３と低電位
側電源Ｖｓｓとの間にｎチャンネル型ＭＯＳトランジス
タＱ１４が設けられる。ｐチャンネル型ＭＯＳトランジ
スタＱ１１は、位相比較信号ＤＣ１＊によって動作制御
され、ｎチャンネル型ＭＯＳトランジスタＱ１４は位相
比較信号ＤＣ１によって動作制御される。つまり、位相
比較信号ＤＣ１＊がローレベル、位相比較信号ＤＣ１が
ハイレベルにされたときに、インバータＩＮＶ１が活性
化される。インバータＩＮＶ１が活性化されたとき、ク
ロックＣＫＣがインバータＩＮＶ１で反転されたもの
が、センスアンプ活性化信号ＳＣとされる。

【００４７】また、ｐチャンネル型ＭＯＳトランジスタ
Ｑ１５とｎチャンネル型ＭＯＳトランジスタＱ１６とが
直列接続されてインバータＩＮＶ２が形成され、ｐチャ
ンネル型ＭＯＳトランジスタＱ１７とｎチャンネル型Ｍ
ＯＳトランジスタＱ１８とが直列接続されてインバータ
ＩＮＶ３が形成され、ｐチャンネル型ＭＯＳトランジス
タＱ２０と、ｎチャンネル型ＭＯＳトランジスタＱ２１
とが直列接続されてインバータＩＮＶ４が形成される。
インバータＩＮＶ４を活性化させるため、上記ｐチャン
ネル型ＭＯＳトランジスタＱ２０と高電位側電源Ｖｃｃ
との間にｐチャンネル型ＭＯＳトランジスタＱ１９が設
けられ、上記ｎチャンネル型ＭＯＳトランジスタＱ２０
と低電位側電源Ｖｓｓとの間にｎチャンネル型ＭＯＳト
ランジスタＱ２２が設けられる。ｎチャンネル型ＭＯＳ
トランジスタＱ１９は、位相比較信号ＤＣ１により動作
制御され、ｎチャンネル型ＭＯＳトランジスタＱ２２は
位相比較信号ＤＣ１＊により動作制御される。位相比較
信号ＤＣ１がローレベル、位相比較信号ＤＣ１＊がハイ
レベルにされたときに、インバータＩＮＶ４が活性化さ
れる。インバータＩＮＶ４が活性化されたとき、クロッ
クＣＫＣは、インバータＩＮＶ２、インバータＩＮＶ
３、及びインバータＩＮＶ４でそれぞれ遅延されて、セ
ンスアンプ活性化信号ＳＣとされる。

【００４８】このような構成により、タイミング生成系
デバイスのプロセスばらつきがほとんど無く、クロック
ＣＫ１に比べてクロックＣＫ２のほうが若干遅れている
ような場合には、それに対応して、フリップフロップ回
路ＦＦ２を形成するナンドゲート７２の出力ＤＣ１＊が
ローレベル、ナンドゲート７３の出力ＤＣ１がハイレベ
ルとされるような矩形パルスが得られ、その場合には、
インバータＩＮＶ１が選択的に活性化されることによ
り、クロックＣＫＣが、インバータＩＮＶ１で遅延され
たものが、センスアンプ活性化信号ＳＣとしてセンスア
ンプ１９に伝達される。

【００４９】そして、ディレイ回路１０や可変遅延段１
２を形成するデバイスが設計値よりも速い方向にばらつ
いている場合に、フリップフロップ回路ＦＦ２を形成す
るナンドゲート７２の出力ＤＣ１＊がハイレベル、ナン
ドゲート７３の出力ＤＣ１がローレベルとなるような矩
形パルスが得られ、その場合には、インバータＩＮＶ４
が選択的に活性化されることにより、クロックＣＫＣ
が、インバータＩＮＶ２，ＩＮＶ３，ＩＮＶ４の３段で
遅延されたものが、センスアンプ活性化信号ＳＣとして
センスアンプ１９に伝達される。インバータ３段での遅
延時間は、インバータ１段での遅延時間よりも長くな
る。故に、位相比較回路１１の出力信号（ＤＣ１，ＤＣ
１＊）に基づいて、センスアンプ活性化信号ＳＣを形成
する際のクロックＣＫＣの遅延時間の修正が行われ、デ
ィレイ回路１０や可変遅延段１２を形成するデバイスが
設計値よりも速い方向にばらついている場合でも、適切
なタイミングでセンスアンプを活性化することができ
る。

【００５０】上記した例によれば、以下の作用効果を得
ることができる。

【００５１】（１）プロセスばらつきなどにより、可変
遅延段１２を形成するタイミング生成系デバイスが高速
化された場合でも、そのようなタイミング生成系デバイ
スの高速化がディレイ回路１０にも現れ、それが位相比
較回路１１において位相差として検出され、それに基づ
いて可変遅延段１２での遅延時間が修正されるので、デ
バイスのプロセスばらつきにかかわらず、センスアンプ
１９の活性化タイミングの適正化が図られる。そのよう
にセンスアンプ１９の活性化タイミングの適正化が図ら
れることにより、メモリセルアレイ１５からの読出しデ
ータを適切なタイミングで増幅することができる。

【００５２】（２）上記（１）の作用効果により、プロ
セスばらつきによってタイミング生成系デバイスの動作
が比較的遅い場合でも、相補コモン線の立上がりに比べ
てセンスアンプの活性化タイミングが不所望に遅くなる
のを防止できるので、メモリアクセスの高速化を図るこ
とができる。

【００５３】（３）上記（２）の作用効果により、内蔵
ＲＡＭ５２を含むマイクロコンピュータ３１において
は、内蔵ＲＡＭ５２のアクセスの高速化により、データ
処理の高速化を図ることができる。

【００５４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５５】例えば、上記の例では、可変遅延段１２で
の遅延時間切換えを２段階としたが、３段階以上の切換
えを行うようにしてもよい。また、遅延時間を得るため
のインバータの段数などは適宜に変更することができ
る。

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータにオンチップ化されたＳＲＡＭに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、例えば単体のメモリＬＳＩとして形成さ
れる半導体記憶装置に適用することができる。

【００５７】本発明は、少なくともセンスアンプを含む
ことを条件に適用することができる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５９】すなわち、遅延段の遅延時間のプロセスば
らつきを検出する検出手段と、この検出手段の検出結果
に基づいて上記遅延段でのクロック遅延時間を修正する
ための遅延時間修正手段とを設け、上記検出手段の検出
結果に基づいて上記遅延段でのクロック遅延時間を修正
することにより、センスアンプの活性化タイミングマー
ジンの適正化を図ることができる。

【００６０】また、上記遅延段の近傍に形成され、クロ
ック信号を遅延するためのディレイ回路と、上記ディレ
イ回路に入力されるクロックと上記ディレイ回路から出
力されたクロックとの位相比較を行い、その位相比較結
果に基づいて上記遅延段でのクロック遅延時間を修正す
るための位相比較回路とを設け、上記検出手段の検出結
果に基づいて上記遅延段でのクロック遅延時間を修正す
ることにより、センスアンプの活性化タイミングマージ
ンの適正化を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるＳ
ＲＡＭのブロック図である。

【図２】上記ＳＲＡＭに含まれるディレイ回路の構成例
ブロック図である。

【図３】上記ＳＲＡＭに含まれるセンスアンプの構成例
回路図である。

【図４】上記ＳＲＡＭに含まれる位相比較回路の構成例
回路図である。

【図５】上記ＳＲＡＭに含まれる可変遅延回路の構成例
回路図である。

【図６】上記位相比較回路に入力されるクロックのタイ
ミング図である。

【図７】上記ＳＲＡＭにおける遅延時間修正の動作タイ
ミング図である。

【図８】上記ＳＲＡＭを含むマイクロコンピュータが適
用されたデータ処理装置の全体的な構成例ブロック図で
ある。

【図９】上記マイクロコンピュータの構成例ブロック図
である。

【符号の説明】

８ライトアンプ９入力回路１０ディレイ回路１１位相比較回路１２可変遅延段１３ロウアドレスバッファ１４ロウデコーダ１５メモリセルアレイ２０出力回路３１マイクロコンピュータ５２内蔵ＲＡＭ５３ＣＰＵＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４インバータＱ１１，Ｑ１４，Ｑ１９，Ｑ２２ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを配列して成るメモリ
セルアレイと、センスアンプ活性化信号のアサート期間
にメモリセルからの読出し信号を増幅するためのセンス
アンプと、クロック信号を遅延させて上記センスアンプ
活性化信号を生成する遅延段とを含む半導体記憶装置に
おいて、上記遅延段の遅延時間のプロセスばらつきを検出する検
出手段と、上記検出手段の検出結果に基づいて上記遅延段でのクロ
ック遅延時間を修正するための遅延時間修正手段とを含
むことを特徴とする半導体記憶装置。
【請求項２】複数のメモリセルを配列して成るメモリ
セルアレイと、センスアンプ活性化信号のアサート期間
にメモリセルからの読出し信号を増幅するためのセンス
アンプと、クロック信号を遅延させて上記センスアンプ
の活性化信号を生成する遅延段とを含む半導体記憶装置
において、上記遅延段の近傍に形成され、クロック信号を遅延する
ためのディレイ回路と、上記ディレイ回路に入力されるクロックと上記ディレイ
回路から出力されたクロックとの位相比較を行う位相比
較回路と、上記位相比較結果に基づいて上記遅延段でのクロック遅
延時間を修正するための遅延時間修正手段とを含むこと
を特徴とする半導体記憶装置。
【請求項３】上記遅延段は、入力されたクロック信号
を遅延する第１遅延段と、上記第１遅延段よりも長い遅
延時間により、上記クロック信号を遅延する第２遅延手
段と、上記位相比較回路の比較結果に基づいて上記第１遅延
段、及び上記第２遅延段を選択的に活性化させるための
ＭＯＳトランジスタと、を含む請求項２記載の半導体記憶装置。
【請求項４】複数のスタティック型メモリセルを配列
して成るメモリセルアレイと、上記センスアンプの前段に配置され、上記メモリセルに
結合された複数のビット線をカラムアドレスに基づいて
選択的にコモン線に結合するためのカラム選択回路と、を含む請求項１乃至３のいずれか１項記載の半導体記憶
装置。
【請求項５】請求項１乃至４のいずれか１項記載の半
導体記憶装置と、それをアクセス可能な中央処理装置と
が、一つの半導体基板に形成された半導体集積回路。