JPH0461098A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0461098A JPH0461098A JP2171474A JP17147490A JPH0461098A JP H0461098 A JPH0461098 A JP H0461098A JP 2171474 A JP2171474 A JP 2171474A JP 17147490 A JP17147490 A JP 17147490A JP H0461098 A JPH0461098 A JP H0461098A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体メモリ装置に関し、特に、冗長ワード線
とワード線の置換回路を含む半導体メモリ装置に関する
。
とワード線の置換回路を含む半導体メモリ装置に関する
。
[従来の技術]
第2図は、半導体メモリ装置のワード線選択系回路と冗
長ワード線選択回路の従来例の回路図である。第2図に
おいて、201はワード線選択用の外部アドレス信号A
xl、Ax2を入力とし、内部アドレス信号Ax1′、
X=7]−1Ax2′r〒1を出力する入力回路、20
2は内部アドレス信号Axl’ 、TマT、Ax2′、
17丁をデコードするデコーダ、203はアドレス信号
TYT、TY1が冗長ワード線と置換されたワード線を
選択するときの値となったときに”L ”レベルを出力
するように設定されるアドレスプログラム回路、205
はアドレス信号TV下、人薯「で−が冗長ワード線と置
換されたツー1〜線を選択するときの値となったときに
H“ルベルを出力するように設定されるアドレスプログ
ラム回路、206はプログラム回路の出力信号を入力と
し冗長ワード線208の選択信号を出力するNANDゲ
ート、207はNANDゲート206の出力を入力とす
る冗長ワード線駆動回路、212は2つのプログラム回
路203の出力信号が共に“L°“レベル、すなわち信
号TTT、TYlの組み合わせが冗長ワード線を選択す
べきものとなると、” L ”レベルの出力信号を発生
し、それ以外のT’TT 、7V’i丁の状態では出力
信号を“′H″レベルにしておく制御信号発生回路、2
04はデコーダ202の出力を入力とし制御信号発生回
路212の出力信号によって制御を受けるNANDゲー
ト、209はNANDゲートの出力を受けてワード線2
11を駆動するワード線駆動回路、MCはメモリセル、
MCAはメモリセルアレイ、BL、rはビット線である
。
長ワード線選択回路の従来例の回路図である。第2図に
おいて、201はワード線選択用の外部アドレス信号A
xl、Ax2を入力とし、内部アドレス信号Ax1′、
X=7]−1Ax2′r〒1を出力する入力回路、20
2は内部アドレス信号Axl’ 、TマT、Ax2′、
17丁をデコードするデコーダ、203はアドレス信号
TYT、TY1が冗長ワード線と置換されたワード線を
選択するときの値となったときに”L ”レベルを出力
するように設定されるアドレスプログラム回路、205
はアドレス信号TV下、人薯「で−が冗長ワード線と置
換されたツー1〜線を選択するときの値となったときに
H“ルベルを出力するように設定されるアドレスプログ
ラム回路、206はプログラム回路の出力信号を入力と
し冗長ワード線208の選択信号を出力するNANDゲ
ート、207はNANDゲート206の出力を入力とす
る冗長ワード線駆動回路、212は2つのプログラム回
路203の出力信号が共に“L°“レベル、すなわち信
号TTT、TYlの組み合わせが冗長ワード線を選択す
べきものとなると、” L ”レベルの出力信号を発生
し、それ以外のT’TT 、7V’i丁の状態では出力
信号を“′H″レベルにしておく制御信号発生回路、2
04はデコーダ202の出力を入力とし制御信号発生回
路212の出力信号によって制御を受けるNANDゲー
ト、209はNANDゲートの出力を受けてワード線2
11を駆動するワード線駆動回路、MCはメモリセル、
MCAはメモリセルアレイ、BL、rはビット線である
。
このメモリセル装置において、今、アドレス信号AXI
、AX2が共に゛H′°レヘルレベるときに選択される
ワード線(図で一番下のワード線211)が冗長ワード
線と置換されたものとする、このときには、2つのプロ
グラム回路203は、それぞれK]ココ−TTTが’
r−”レベルのときにともに゛L″レベルの信号を出力
し、また、2つのプログラム回路205は、それぞれT
TT、Kτ−が゛L″レベルのときに” H”レベルの
信号を出力するように設定される。
、AX2が共に゛H′°レヘルレベるときに選択される
ワード線(図で一番下のワード線211)が冗長ワード
線と置換されたものとする、このときには、2つのプロ
グラム回路203は、それぞれK]ココ−TTTが’
r−”レベルのときにともに゛L″レベルの信号を出力
し、また、2つのプログラム回路205は、それぞれT
TT、Kτ−が゛L″レベルのときに” H”レベルの
信号を出力するように設定される。
このように設定されたメモリ装置において、アドレス信
号Ax1.Ax2がともに°゛HHパレベルったときに
は2つのプログラム回路203の出力はともに゛Lパレ
ベルとなるので、制御信号発生回路212の出力は“L
″レベルなる。これにより、NANDゲート204の出
力は゛′H′ルベル、ワード線駆動回路209の出力は
°“L ”レベルとなって本来選択さるべきワード線2
11は非選択となされる。
号Ax1.Ax2がともに°゛HHパレベルったときに
は2つのプログラム回路203の出力はともに゛Lパレ
ベルとなるので、制御信号発生回路212の出力は“L
″レベルなる。これにより、NANDゲート204の出
力は゛′H′ルベル、ワード線駆動回路209の出力は
°“L ”レベルとなって本来選択さるべきワード線2
11は非選択となされる。
このとき、■7丁=”L”レベル、T丁lL′”レベル
となったことにより、2つのプログラム回1W205の
出力は共に゛H°°レベルとなり、NANDケート20
6の出力は″′L′ルヘル、冗長ワード線駆動回路20
7の出力は゛H′ルベルとなって、冗長ワード線208
が選択される。
となったことにより、2つのプログラム回1W205の
出力は共に゛H°°レベルとなり、NANDケート20
6の出力は″′L′ルヘル、冗長ワード線駆動回路20
7の出力は゛H′ルベルとなって、冗長ワード線208
が選択される。
Axl=Ax2= ”H”レベル以外のアドレス信号の
組み合わせによる制御信号発生回路212の出力はいず
れも゛H″レベルとなり、この場合には、デコーダ20
2の出力により通常のワード線が1本選択される。
組み合わせによる制御信号発生回路212の出力はいず
れも゛H″レベルとなり、この場合には、デコーダ20
2の出力により通常のワード線が1本選択される。
E発明が解決しようとする課題]
上述した従来の通常ワード線と冗長ワード線の選択回路
では、ワード線の置換が必要なアドレス信号入力がある
と、通常選択されるべきワード線を非選択にする必要が
あるので、以下のような欠点があった。
では、ワード線の置換が必要なアドレス信号入力がある
と、通常選択されるべきワード線を非選択にする必要が
あるので、以下のような欠点があった。
第2図の回路において、A x 1、A X 2に置換
ワード線のアドレス信号が発生してから、通常のフード
線を非選択化する信号(制御信号発生回路の出力信号)
が゛L″レベルになるまでの時間t。は、入力回路20
1、プログラム回路203および制御信号発生回路2]
2の回路による遅延時開である。
ワード線のアドレス信号が発生してから、通常のフード
線を非選択化する信号(制御信号発生回路の出力信号)
が゛L″レベルになるまでの時間t。は、入力回路20
1、プログラム回路203および制御信号発生回路2]
2の回路による遅延時開である。
ところが、入力回路201の出力がデコーダ202に入
力され、その出力がNANDゲート204に入力される
Jでの時間をtlとすると、1゜< t oの関係とな
り、時間t1経過後にワード線駆動回路209は置換す
べきワード線を選択してしまい、選択されたメモリセル
MCは時間t。が経過するまでビット線BL、■に誤情
報を出力してしまう。
力され、その出力がNANDゲート204に入力される
Jでの時間をtlとすると、1゜< t oの関係とな
り、時間t1経過後にワード線駆動回路209は置換す
べきワード線を選択してしまい、選択されたメモリセル
MCは時間t。が経過するまでビット線BL、■に誤情
報を出力してしまう。
第2図の回路においては、上述の問題を解決する手段と
して、デコーダ202への入力信号線に遅延回1# 2
1.3を挿入し、これによりアドレス信号を時間t2だ
け遅らせて、j、+t2>toとしている。しかしなが
ら、このような対策では、遅延回路213によりアドレ
ス信号Axl、Ax2が置換されていないワード線を選
択する信号であっても、デコーダ202からデコード信
号が出力されるまでの時間は、1. +12になってし
まう。アドレス入力からワード線選択までを極めて短時
間で行う必要のある高速半導体メモリにおいては、この
ような遅延回路213による遅延は重大な欠点となる。
して、デコーダ202への入力信号線に遅延回1# 2
1.3を挿入し、これによりアドレス信号を時間t2だ
け遅らせて、j、+t2>toとしている。しかしなが
ら、このような対策では、遅延回路213によりアドレ
ス信号Axl、Ax2が置換されていないワード線を選
択する信号であっても、デコーダ202からデコード信
号が出力されるまでの時間は、1. +12になってし
まう。アドレス入力からワード線選択までを極めて短時
間で行う必要のある高速半導体メモリにおいては、この
ような遅延回路213による遅延は重大な欠点となる。
[課題を解決するための手段]
本発明の半導体メモリ装置では、アドレス信号からデコ
ードされた信号が、ヒユーズ等の回路遮断可能素子を介
してワード線を直接駆動する回路に入力される。そして
、ワード線を駆動する回路の入力端子と電源との間には
抵抗が接続される。
ードされた信号が、ヒユーズ等の回路遮断可能素子を介
してワード線を直接駆動する回路に入力される。そして
、ワード線を駆動する回路の入力端子と電源との間には
抵抗が接続される。
[実施例]
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第1図は本発明の一実施例を示す、ワード線選択系およ
び冗長ワード線選択系回路の回路図である。同図におい
て、101は外部アドレス信号Ax1.Ax2から内部
アドレス信号Ax1′、7’:VT、Ax2′、TTl
を発生させる入力回路、]02はアドレス信号Axl′
、r7丁、Ax2、T〒丁をデコードするデコーダ、1
09はデコーダ]02の出力を、入力とするワード線駆
動回路、]03は、ワード線駆動回路]09内に内蔵さ
れた、インバータ]]0の入力端子を電源レベルにプル
アップする抵抗、104はデコーダ102の出力端子と
ワード線駆動回路109の入力端子との間に挿入された
ヒユーズ、105は、入力信号のH°“レベル、” L
”レベルに対して予め出力情報を設定できる回路であ
って、アドレス信号T7丁、TT7が冗長ワード線を使
用すべき入力になると′H”レベルを出力するアドレス
プログラム回路、106は冗長ワード線108を選択す
る信号を出力するNANDゲート、107はワード線駆
動回路である。
び冗長ワード線選択系回路の回路図である。同図におい
て、101は外部アドレス信号Ax1.Ax2から内部
アドレス信号Ax1′、7’:VT、Ax2′、TTl
を発生させる入力回路、]02はアドレス信号Axl′
、r7丁、Ax2、T〒丁をデコードするデコーダ、1
09はデコーダ]02の出力を、入力とするワード線駆
動回路、]03は、ワード線駆動回路]09内に内蔵さ
れた、インバータ]]0の入力端子を電源レベルにプル
アップする抵抗、104はデコーダ102の出力端子と
ワード線駆動回路109の入力端子との間に挿入された
ヒユーズ、105は、入力信号のH°“レベル、” L
”レベルに対して予め出力情報を設定できる回路であ
って、アドレス信号T7丁、TT7が冗長ワード線を使
用すべき入力になると′H”レベルを出力するアドレス
プログラム回路、106は冗長ワード線108を選択す
る信号を出力するNANDゲート、107はワード線駆
動回路である。
このような構成のメモリ装置において、いずれのワード
線も冗長ワード線と置換されなかったものとすると、例
えば、アドレス信号Axl、Ax2がパH°”レベルと
なると、アドレス信号Axl、Ax2′が” )l ”
レベルとなり、デコーダ102により選択されたワード
線駆動回路109がワード線111を選択する。このと
き、アドレス信号Axl、Ax2が変化してからワード
線111か選択されるまでの時間t3は、入力回路10
1、デコーダ102、ヒユーズ104およびインバータ
110による遅延時間の加算値である。通常、半導体メ
モリ装置においてヒユーズ104には低抵抗の配線材料
が使用され、その遅延時間は他の回路構成要素のそれと
比較して無視しうる。
線も冗長ワード線と置換されなかったものとすると、例
えば、アドレス信号Axl、Ax2がパH°”レベルと
なると、アドレス信号Axl、Ax2′が” )l ”
レベルとなり、デコーダ102により選択されたワード
線駆動回路109がワード線111を選択する。このと
き、アドレス信号Axl、Ax2が変化してからワード
線111か選択されるまでの時間t3は、入力回路10
1、デコーダ102、ヒユーズ104およびインバータ
110による遅延時間の加算値である。通常、半導体メ
モリ装置においてヒユーズ104には低抵抗の配線材料
が使用され、その遅延時間は他の回路構成要素のそれと
比較して無視しうる。
したがって、本実施例においては、置換されないワード
線が選択されるまでの遅延時間は、従来例より、遅延回
路213、デコーダ202のインバータ1段分およびN
ANDゲート204の遅延時間分短縮される。
線が選択されるまでの遅延時間は、従来例より、遅延回
路213、デコーダ202のインバータ1段分およびN
ANDゲート204の遅延時間分短縮される。
次に、Axl′、Ax2′が゛H′ルベルであるときに
選択されるワード線111が冗長ワード線108に置換
された場合について説明する。その場合には、予めヒユ
ーズ]04が切断される。
選択されるワード線111が冗長ワード線108に置換
された場合について説明する。その場合には、予めヒユ
ーズ]04が切断される。
したがって、このときには、ワード線駆動回路のインバ
ータ110の入力端子のレベルは、電源レベル供給用の
抵抗103により、常時゛H“レベルとなり、ワード線
111は常に“L″ルベルすなわち非選択状態となる。
ータ110の入力端子のレベルは、電源レベル供給用の
抵抗103により、常時゛H“レベルとなり、ワード線
111は常に“L″ルベルすなわち非選択状態となる。
そして、この場合、プロクラム回路105は、7Vr丁
、A下「7−が゛′L゛レヘルレベきに゛H″レベルの
出力信号を出力するようにセットされるので、アドレス
信号がワーl〜線1]1を選択するものであるときには
、冗長ワード線108が選択される。
、A下「7−が゛′L゛レヘルレベきに゛H″レベルの
出力信号を出力するようにセットされるので、アドレス
信号がワーl〜線1]1を選択するものであるときには
、冗長ワード線108が選択される。
一方、アドレス信号AX1.AX2、がともに“H゛レ
ベルあるとき以外は、正規のワード線が選択されるが、
このとき、アドレス信号の変化から、正規のワード線が
選択されるまての時間は上述したt3となる。
ベルあるとき以外は、正規のワード線が選択されるが、
このとき、アドレス信号の変化から、正規のワード線が
選択されるまての時間は上述したt3となる。
[発明の効果]
以上説明したように、本発明は、デコーダの出力端子と
ワード線駆動回路の入力端子との間に、ヒユーズ等の回
路遮断可能素子を接続しておき、正規のワード線を冗長
ワード線と置換する場合には、デコーダーワード線駆動
回路間を遮断するものであるので、本発明によれば、従
来のように入力アドレス状態を検出して置換すべきワー
ド線を非選択にする回路が必要なくなるばかりでなく、
ワード線の選択系に遅延回路を入れる必要もなくなり、
また、テコーダ内のインバータおよびデコーダの出力部
に接続されていたNANDゲートが削除されるので、高
速なワード線選択が可能となる。
ワード線駆動回路の入力端子との間に、ヒユーズ等の回
路遮断可能素子を接続しておき、正規のワード線を冗長
ワード線と置換する場合には、デコーダーワード線駆動
回路間を遮断するものであるので、本発明によれば、従
来のように入力アドレス状態を検出して置換すべきワー
ド線を非選択にする回路が必要なくなるばかりでなく、
ワード線の選択系に遅延回路を入れる必要もなくなり、
また、テコーダ内のインバータおよびデコーダの出力部
に接続されていたNANDゲートが削除されるので、高
速なワード線選択が可能となる。
第1図は本発明の一実施例を示す回路図、第2図は従来
例の回路図である。 101.201・・・入力回路、 102.202
・・・デコーダ、 103・・・抵抗、 104
・ヒユーズ、 105.203.205・・・アド
レスプログラム回路、 106.204.206・・
・NANDゲート、 107.207・・・冗長ワ
ード線駆動回路、 108.208・・・冗長ワー
ド線、 109.209・・・ワード線駆動回路、
110・・・インバータ、 111.211・・・
ワード線、 BL、π・・・ビット線、 MC
・・・メモリセル。
例の回路図である。 101.201・・・入力回路、 102.202
・・・デコーダ、 103・・・抵抗、 104
・ヒユーズ、 105.203.205・・・アド
レスプログラム回路、 106.204.206・・
・NANDゲート、 107.207・・・冗長ワ
ード線駆動回路、 108.208・・・冗長ワー
ド線、 109.209・・・ワード線駆動回路、
110・・・インバータ、 111.211・・・
ワード線、 BL、π・・・ビット線、 MC
・・・メモリセル。
Claims (3)
- (1)アドレス信号を受けこれをデコードするデコーダ
と、デコーダの出力信号を受けてワード線を駆動するワ
ード線駆動回路と、冗長ワード線を選択しうる回路と、
を含む半導体メモリ装置において、前記デコーダの出力
端子と前記ワード線駆動回路の入力端子との間には回路
を遮断することのできる素子が接続されていることを特
徴とする半導体メモリ装置。 - (2)前記ワード線駆動回路と電源との間にはプルアッ
プ素子またはプルダウン素子が接続されている請求項1
記載の半導体メモリ装置。 - (3)前記回路を遮断することのできる素子がヒューズ
である請求項1または2記載の半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2171474A JPH0461098A (ja) | 1990-06-29 | 1990-06-29 | 半導体メモリ装置 |
EP19910110425 EP0464577A3 (en) | 1990-06-29 | 1991-06-25 | Semiconductor memory device having breaker associated with address decoder circuit for deactivating defective memory cell |
KR1019910010750A KR950013399B1 (ko) | 1990-06-29 | 1991-06-27 | 결점이 있는 메모리 셀을 비활성화하기 위해 어드레스 디코더 회로와 결합된 차단기를 가진 반도체 메모리 장치 |
US07/723,158 US5285417A (en) | 1990-06-29 | 1991-06-28 | Semiconductor memory device having breaker associated with address decoder circuit for deactivating defective memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2171474A JPH0461098A (ja) | 1990-06-29 | 1990-06-29 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0461098A true JPH0461098A (ja) | 1992-02-27 |
Family
ID=15923777
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2171474A Pending JPH0461098A (ja) | 1990-06-29 | 1990-06-29 | 半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5285417A (ja) |
EP (1) | EP0464577A3 (ja) |
JP (1) | JPH0461098A (ja) |
KR (1) | KR950013399B1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996015538A1 (en) | 1994-11-15 | 1996-05-23 | Cirrus Logic, Inc. | Circuits, systems, and methods for accounting for defective cells in a memory device |
US5737511A (en) * | 1996-06-13 | 1998-04-07 | United Microelectronics Corporation | Method of reducing chip size by modifying main wordline repair structure |
KR100281895B1 (ko) * | 1998-07-14 | 2001-02-15 | 윤종용 | 용단 퓨즈 박스와 이를 구비하는 반도체장치 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01251397A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US4587638A (en) * | 1983-07-13 | 1986-05-06 | Micro-Computer Engineering Corporation | Semiconductor memory device |
US4720817A (en) * | 1985-02-26 | 1988-01-19 | Texas Instruments Incorporated | Fuse selection of predecoder output |
JPH0235699A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 化合物半導体メモリデバイス |
-
1990
- 1990-06-29 JP JP2171474A patent/JPH0461098A/ja active Pending
-
1991
- 1991-06-25 EP EP19910110425 patent/EP0464577A3/en not_active Withdrawn
- 1991-06-27 KR KR1019910010750A patent/KR950013399B1/ko not_active IP Right Cessation
- 1991-06-28 US US07/723,158 patent/US5285417A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH01251397A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
Also Published As
Publication number | Publication date |
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KR950013399B1 (ko) | 1995-11-08 |
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