JP2653921B2 - 駆動回路 - Google Patents
駆動回路Info
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- JP2653921B2 JP2653921B2 JP2405856A JP40585690A JP2653921B2 JP 2653921 B2 JP2653921 B2 JP 2653921B2 JP 2405856 A JP2405856 A JP 2405856A JP 40585690 A JP40585690 A JP 40585690A JP 2653921 B2 JP2653921 B2 JP 2653921B2
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- Japan
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- line
- input
- channel mosfet
- input signal
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Description
【0001】
【産業上の利用分野】本発明は、大規模な半導体集積回
路装置に適用され、同期信号に合わせて高速なスイッチ
ングを実行するBiCMOSの駆動回路に関するもので
ある。
路装置に適用され、同期信号に合わせて高速なスイッチ
ングを実行するBiCMOSの駆動回路に関するもので
ある。
【0002】
【従来の技術】一般に、クロック信号に同期してスイッ
チング動作を行う駆動回路は、例えば、RAM、RO
M、レジスタファイルのワード線、PLAの論理積信号
の出力線などに用いられている。
チング動作を行う駆動回路は、例えば、RAM、RO
M、レジスタファイルのワード線、PLAの論理積信号
の出力線などに用いられている。
【0003】従来、この駆動回路の構成例としては、例
えば、図27及び図28に示すBiCMOS回路によっ
て実現されている。図27はCMOSのNAND回路1
201とBiCMOSインバータ1202とで構成した
例である。1211は入力信号ADの入力線、1212
はクロック信号PHの入力線、1213は駆動回路の出
力線である。また、図28はBiCMOS複合ゲートの
NOR回路で構成した例である。1203,1204は
ぞれぞれプルアップ用およびプルダウン用のNPNトラ
ンジスタにベース電流を供給するためのNOR回路、1
213は出力線、1214は入力信号ADの論理反転信
号の入力線、1215はクロック信号PHの論理反転信
号の入力線である。そして、この論理反転信号をBiC
MOSNOR回路1203,1204に入力し、入力信
号とクロック信号との間の論理積出力信号WL1213
を生成している。
えば、図27及び図28に示すBiCMOS回路によっ
て実現されている。図27はCMOSのNAND回路1
201とBiCMOSインバータ1202とで構成した
例である。1211は入力信号ADの入力線、1212
はクロック信号PHの入力線、1213は駆動回路の出
力線である。また、図28はBiCMOS複合ゲートの
NOR回路で構成した例である。1203,1204は
ぞれぞれプルアップ用およびプルダウン用のNPNトラ
ンジスタにベース電流を供給するためのNOR回路、1
213は出力線、1214は入力信号ADの論理反転信
号の入力線、1215はクロック信号PHの論理反転信
号の入力線である。そして、この論理反転信号をBiC
MOSNOR回路1203,1204に入力し、入力信
号とクロック信号との間の論理積出力信号WL1213
を生成している。
【0004】
【発明が解決しようとする課題】しかしながら、上記駆
動回路においては、大容量のRAMのワード線駆動回路
などに用いた場合、スイッチング速度が低下するという
問題点があった。
動回路においては、大容量のRAMのワード線駆動回路
などに用いた場合、スイッチング速度が低下するという
問題点があった。
【0005】例えば、入力信号ADがアドレスの行アド
レスのデコード出力、クロック信号PHが同期クロック
の場合を考える。図27では、クロック信号PHは初段
のCMOSNAND回路1201のNチャネルMOSF
ETとPチャネルMOSFETの2つのゲートを駆動す
る必要がある。そのため、行方向のサイズの大きなRA
Mの場合、クロック信号線1212に多数の駆動回路が
接続されるため、入力信号線の負荷容量Cphが大きく
なりスイッチング速度が低下するという問題点があっ
た。また、CMOS回路2段、バイポーラ回路1段の構
成が必要となるため、ゲート段数が増加し遅延時間が大
きくなるという問題点もあった。
レスのデコード出力、クロック信号PHが同期クロック
の場合を考える。図27では、クロック信号PHは初段
のCMOSNAND回路1201のNチャネルMOSF
ETとPチャネルMOSFETの2つのゲートを駆動す
る必要がある。そのため、行方向のサイズの大きなRA
Mの場合、クロック信号線1212に多数の駆動回路が
接続されるため、入力信号線の負荷容量Cphが大きく
なりスイッチング速度が低下するという問題点があっ
た。また、CMOS回路2段、バイポーラ回路1段の構
成が必要となるため、ゲート段数が増加し遅延時間が大
きくなるという問題点もあった。
【0006】一方、図28の場合には、プルアップ用の
NPNトランジスタのベース電流の供給にCMOSのN
OR回路1203を用いているため、PチャネルMOS
FETの直列効果によるドレイン飽和電流の減少を考慮
してPチャネルMOSFETのゲート幅を大きくする必
要がある。従って、この場合にはさらに負荷容量Cph
が大きくなり、スイッチング速度が低下するという問題
点があった。
NPNトランジスタのベース電流の供給にCMOSのN
OR回路1203を用いているため、PチャネルMOS
FETの直列効果によるドレイン飽和電流の減少を考慮
してPチャネルMOSFETのゲート幅を大きくする必
要がある。従って、この場合にはさらに負荷容量Cph
が大きくなり、スイッチング速度が低下するという問題
点があった。
【0007】本発明は上記課題を解決するものであり、
高速なスイッチング動作を達成する駆動回路を提供する
ことを目的とする。
高速なスイッチング動作を達成する駆動回路を提供する
ことを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、第1の発明が講じた手段は、第1の入力信号の論理
反転信号の入力線がゲートに接続され且つソースが第2
の入力信号の入力線に 接続されたPチャネルMOSFE
Tと、第1の入力信号の論理反転信号の入力線がゲート
に接続され且つソースが接地線に接続され且つドレイン
が前記PチャネルMOSFETのドレインに接続された
第1の遮断用NチャネルMOSFETと、ベースが前記
PチャネルMOSFETのドレインに接続され且つコレ
クタが電源線に接続された第1のNPNトランジスタ
と、前記第1のNPNトランジスタのエミッタにコレク
タが接続され且つエミッタが接地線に接続された第2の
NPNトランジスタと、第1の入力信号の論理反転信号
の入力線がゲートに接続され且つドレインが前記第2の
NPNトランジスタのコレクタに接続され且つソースが
前記第2のNPNトランジスタのベースに接続された第
1のプルダウン用NチャネルMOSFETと、第2の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ドレインが前記第2のNPNトランジスタのコレクタに
接続され且つソースが前記第2のNPNトランジスタの
ベースに接続された第2のプルダウン用NチャネルMO
SFETと、第1の入力信号の入力線がゲートに接続さ
れ且つドレインが前記第2のNPNトランジスタのベー
スに接続され且つソースが接地線に接続された第2の遮
断用NチャネルMOSFETとを備えた構成としてい
る。
に、第1の発明が講じた手段は、第1の入力信号の論理
反転信号の入力線がゲートに接続され且つソースが第2
の入力信号の入力線に 接続されたPチャネルMOSFE
Tと、第1の入力信号の論理反転信号の入力線がゲート
に接続され且つソースが接地線に接続され且つドレイン
が前記PチャネルMOSFETのドレインに接続された
第1の遮断用NチャネルMOSFETと、ベースが前記
PチャネルMOSFETのドレインに接続され且つコレ
クタが電源線に接続された第1のNPNトランジスタ
と、前記第1のNPNトランジスタのエミッタにコレク
タが接続され且つエミッタが接地線に接続された第2の
NPNトランジスタと、第1の入力信号の論理反転信号
の入力線がゲートに接続され且つドレインが前記第2の
NPNトランジスタのコレクタに接続され且つソースが
前記第2のNPNトランジスタのベースに接続された第
1のプルダウン用NチャネルMOSFETと、第2の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ドレインが前記第2のNPNトランジスタのコレクタに
接続され且つソースが前記第2のNPNトランジスタの
ベースに接続された第2のプルダウン用NチャネルMO
SFETと、第1の入力信号の入力線がゲートに接続さ
れ且つドレインが前記第2のNPNトランジスタのベー
スに接続され且つソースが接地線に接続された第2の遮
断用NチャネルMOSFETとを備えた構成としてい
る。
【0009】また、他の発明が講じた手段は、第1の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ソースが第2の入力信号の入力線に接続されたPチャネ
ルMOSFETと、第1の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記PチャネルMOSFETのドレイン
に接続された遮断用NチャネルMOSFETと、ベース
が前記PチャネルMOSFETのドレインに接続され且
つコレクタが電源線に接続されたNPNトランジスタ
と、前記第1の入力信号の論理反転信号の入力線がゲー
トに接続され且つドレインが前記NPNトランジスタの
エミッタに接続され且つソースが接地線に接続された第
1のプルダウン用NチャネルMOSFETと、第2の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ドレインが前記NPNトランジスタのエミッタに接続さ
れ且つソースが接地線に接続された第2のプルダウン用
NチャネルMOSFETとを備えた構成としている。
力信号の論理反転信号の入力線がゲートに接続され且つ
ソースが第2の入力信号の入力線に接続されたPチャネ
ルMOSFETと、第1の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記PチャネルMOSFETのドレイン
に接続された遮断用NチャネルMOSFETと、ベース
が前記PチャネルMOSFETのドレインに接続され且
つコレクタが電源線に接続されたNPNトランジスタ
と、前記第1の入力信号の論理反転信号の入力線がゲー
トに接続され且つドレインが前記NPNトランジスタの
エミッタに接続され且つソースが接地線に接続された第
1のプルダウン用NチャネルMOSFETと、第2の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ドレインが前記NPNトランジスタのエミッタに接続さ
れ且つソースが接地線に接続された第2のプルダウン用
NチャネルMOSFETとを備えた構成としている。
【0010】また、他の発明が講じた手段は、第1の入
力信号の入力線がゲートに接続され且つドレインが第2
の信号の入力線に接続されたプルアップ用NチャネルM
OSFETと、第1の入力信号の論理反転信号の入力線
がゲートに接続され且つソースが接地線に接続され且つ
ドレインが前記プルアップ用NチャネルMOSFETの
ソースに接続された第1の遮断用NチャネルMOSFE
Tと、ベースが前記プルアップ用NチャネルMOSFE
Tのソースに接続され且つコレクタが電源線に接続され
た第1のNPNトランジスタと、前記第1のNPNトラ
ンジスタのエミッタにゲートが接続されたインバータ回
路と、該インバータ回路の出力線がゲートに接続され且
つソースが電源線に接続され且つドレインが前記第1の
NPNトランジスタのベースに接続されたPチャネルM
OSFETと、前記第1のNPNトランジスタのエミッ
タにコレクタが接続され且つエミッタが接地線に接続さ
れた第2のNPNトランジスタと、第1の入力信号の論
理反転信号の入力線がゲートに接続され且つドレインが
前記第2のNPNトランジスタのコレクタに接続され且
つソースが前記第2のNPNトランジスタのベースに接
続された第1のプルダウン用NチャネルMOSFET
と、第2の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記第2のNPNトランジスタ
のコレクタに接続され且つソースが前記第2のNPNト
ランジスタのベースに接続された第2のプルダウン用N
チャネルMOSFETと、第3の入力信号の入力線がゲ
ートに接続され且つドレインが前記第2のNPNトラン
ジスタのベースに接続され且つソースが接地線に接続さ
れた第2の遮断用NチャネルMOSFETとを備えた構
成としている。
力信号の入力線がゲートに接続され且つドレインが第2
の信号の入力線に接続されたプルアップ用NチャネルM
OSFETと、第1の入力信号の論理反転信号の入力線
がゲートに接続され且つソースが接地線に接続され且つ
ドレインが前記プルアップ用NチャネルMOSFETの
ソースに接続された第1の遮断用NチャネルMOSFE
Tと、ベースが前記プルアップ用NチャネルMOSFE
Tのソースに接続され且つコレクタが電源線に接続され
た第1のNPNトランジスタと、前記第1のNPNトラ
ンジスタのエミッタにゲートが接続されたインバータ回
路と、該インバータ回路の出力線がゲートに接続され且
つソースが電源線に接続され且つドレインが前記第1の
NPNトランジスタのベースに接続されたPチャネルM
OSFETと、前記第1のNPNトランジスタのエミッ
タにコレクタが接続され且つエミッタが接地線に接続さ
れた第2のNPNトランジスタと、第1の入力信号の論
理反転信号の入力線がゲートに接続され且つドレインが
前記第2のNPNトランジスタのコレクタに接続され且
つソースが前記第2のNPNトランジスタのベースに接
続された第1のプルダウン用NチャネルMOSFET
と、第2の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記第2のNPNトランジスタ
のコレクタに接続され且つソースが前記第2のNPNト
ランジスタのベースに接続された第2のプルダウン用N
チャネルMOSFETと、第3の入力信号の入力線がゲ
ートに接続され且つドレインが前記第2のNPNトラン
ジスタのベースに接続され且つソースが接地線に接続さ
れた第2の遮断用NチャネルMOSFETとを備えた構
成としている。
【0011】また、他の発明が講じた手段は、第1の入
力信号の入力線がゲートに接続され且つドレインが第2
の入力信号の入力線に接続されたプルアップ用Nチャネ
ルMOSFETと、第1の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記プルアップ用NチャネルMOSFE
Tのソースに接続された遮断用NチャネルMOSFET
と、ベースが前記プルアップ用NチャネルMOSFET
のソースに接続され且つコレクタが電源線に接 続された
NPNトランジスタと、前記NPNトランジスタのエミ
ッタにゲートが接続されたインバータ回路と、該インバ
ータ回路の出力線がゲートに接続され且つソースが電源
線に接続され且つドレインが前記NPNトランジスタの
ベースに接続されたPチャネルMOSFETと、第1の
入力信号の論理反転信号の入力線がゲートに接続され且
つドレインが前記NPNトランジスタのエミッタに接続
され且つソースが接地線に接続された第1のプルダウン
用NチャネルMOSFETと、第2の入力信号の論理反
転信号の入力線がゲートに接続され且つドレインが前記
NPNトランジスタのエミッタに接続され且つソースが
接地線に接続された第2のプルダウン用NチャネルMO
SFETとを備えた構成としている。
力信号の入力線がゲートに接続され且つドレインが第2
の入力信号の入力線に接続されたプルアップ用Nチャネ
ルMOSFETと、第1の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記プルアップ用NチャネルMOSFE
Tのソースに接続された遮断用NチャネルMOSFET
と、ベースが前記プルアップ用NチャネルMOSFET
のソースに接続され且つコレクタが電源線に接 続された
NPNトランジスタと、前記NPNトランジスタのエミ
ッタにゲートが接続されたインバータ回路と、該インバ
ータ回路の出力線がゲートに接続され且つソースが電源
線に接続され且つドレインが前記NPNトランジスタの
ベースに接続されたPチャネルMOSFETと、第1の
入力信号の論理反転信号の入力線がゲートに接続され且
つドレインが前記NPNトランジスタのエミッタに接続
され且つソースが接地線に接続された第1のプルダウン
用NチャネルMOSFETと、第2の入力信号の論理反
転信号の入力線がゲートに接続され且つドレインが前記
NPNトランジスタのエミッタに接続され且つソースが
接地線に接続された第2のプルダウン用NチャネルMO
SFETとを備えた構成としている。
【0012】また、他の発明が講じた手段は、第1の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ソースが第2の入力信号の入力線に接続されたPチャネ
ルMOSFETと、第1の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記PチャネルMOSFETのドレイン
に接続された遮断用NチャネルMOSFETと、ベース
が前記PチャネルMOSFETのドレインに接続され且
つコレクタが電源線に接続されたNPNトランジスタ
と、エミッタが前記NPNトランジスタのエミッタに接
続され且つコレクタが接地線に接続されたPNPトラン
ジスタと、第1の入力信号の入力線がゲートに接続され
且つドレインが第2の信号の入力線に接続され且つソー
スが前記PNPトランジスタのベースに接続された第1
のプルダウン用NチャネルMOSFETと、第1の入力
信号の論理反転信号の入力線がゲートに接続され且つド
レインが前記PNPトランジスタのベースに接続され且
つソースが接地線に接続された第2のプルダウン用Nチ
ャネルMOSFETとを備えた構成としている。
力信号の論理反転信号の入力線がゲートに接続され且つ
ソースが第2の入力信号の入力線に接続されたPチャネ
ルMOSFETと、第1の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記PチャネルMOSFETのドレイン
に接続された遮断用NチャネルMOSFETと、ベース
が前記PチャネルMOSFETのドレインに接続され且
つコレクタが電源線に接続されたNPNトランジスタ
と、エミッタが前記NPNトランジスタのエミッタに接
続され且つコレクタが接地線に接続されたPNPトラン
ジスタと、第1の入力信号の入力線がゲートに接続され
且つドレインが第2の信号の入力線に接続され且つソー
スが前記PNPトランジスタのベースに接続された第1
のプルダウン用NチャネルMOSFETと、第1の入力
信号の論理反転信号の入力線がゲートに接続され且つド
レインが前記PNPトランジスタのベースに接続され且
つソースが接地線に接続された第2のプルダウン用Nチ
ャネルMOSFETとを備えた構成としている。
【0013】また、他の発明が講じた手段は、第1の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ソースが第2の入力信号の入力線に接続されたPチャネ
ルMOSFETと、第1の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記PチャネルMOSFETのドレイン
に接続された遮断用NチャネルMOSFETと、ベース
が前記PチャネルMO SFETのドレインに接続され且
つコレクタが電源線に接続されたNPNトランジスタ
と、エミッタが前記NPNトランジスタのエミッタに接
続され且つコレクタが接地線に接続され且つベースが前
記PチャネルMOSFETのドレインに接続されたPN
Pトランジスタと、前記NPNトランジスタのエミッタ
にゲートが接続されたインバータ回路と、該インバータ
回路の出力線がゲートに接続され且つソースが接地線に
接続され且つドレインが前記PNPトランジスタのベー
スに接続されたプルダウン用NチャネルMOSFETと
を備えた構成としている。
力信号の論理反転信号の入力線がゲートに接続され且つ
ソースが第2の入力信号の入力線に接続されたPチャネ
ルMOSFETと、第1の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記PチャネルMOSFETのドレイン
に接続された遮断用NチャネルMOSFETと、ベース
が前記PチャネルMO SFETのドレインに接続され且
つコレクタが電源線に接続されたNPNトランジスタ
と、エミッタが前記NPNトランジスタのエミッタに接
続され且つコレクタが接地線に接続され且つベースが前
記PチャネルMOSFETのドレインに接続されたPN
Pトランジスタと、前記NPNトランジスタのエミッタ
にゲートが接続されたインバータ回路と、該インバータ
回路の出力線がゲートに接続され且つソースが接地線に
接続され且つドレインが前記PNPトランジスタのベー
スに接続されたプルダウン用NチャネルMOSFETと
を備えた構成としている。
【0014】
【作用】第1の入力信号と第2の入力信号がともに高電
位(以下“H”と略記する)の場合には、PチャネルM
OSFET又はプルアップ用NチャネルMOSFETに
よって第1のNPNトランジスタのベースに電流が供給
され、出力線電位は“H”となる。
位(以下“H”と略記する)の場合には、PチャネルM
OSFET又はプルアップ用NチャネルMOSFETに
よって第1のNPNトランジスタのベースに電流が供給
され、出力線電位は“H”となる。
【0015】第1の入力信号が“H”、第2の入力信号
が低電位(以下“L”と略記する)の場合には、Pチャ
ネルMOSFET又はプルアップ用NチャネルMOSF
ETがオンしても第1のNPNトランジスタのベースに
電流が供給されないためこれがオフする。一方、第2の
プルダウン用NチャネルMOSFETによって第2のN
PNトランジスタにベース電流が供給されるためこれが
オンし、出力線電位は“L”となる。
が低電位(以下“L”と略記する)の場合には、Pチャ
ネルMOSFET又はプルアップ用NチャネルMOSF
ETがオンしても第1のNPNトランジスタのベースに
電流が供給されないためこれがオフする。一方、第2の
プルダウン用NチャネルMOSFETによって第2のN
PNトランジスタにベース電流が供給されるためこれが
オンし、出力線電位は“L”となる。
【0016】前記第1の入力信号が“L”の場合には、
第2の入力信号線の電位に関わらず第1のNPNトラン
ジスタはオフする。また、第1のプルダウンNチャネル
MOSFETによって第2のNPNトランジスタがオン
し、出力線電位は“L”となる。
第2の入力信号線の電位に関わらず第1のNPNトラン
ジスタはオフする。また、第1のプルダウンNチャネル
MOSFETによって第2のNPNトランジスタがオン
し、出力線電位は“L”となる。
【0017】そして、ソース/ドレインの接合容量は、
ゲート容量と比較して約2分の1から5分の1程度と小
さいため、信号線の負荷容量を小さくすることができ
る。特に、BiCMOSプロセスで作成したMOSトラ
ンジスタのソース/ドレインの接合容量は、例えば、An
tonio R. Alvarez著“BiCMOS Technology and Applicat
ions”Kluer Academic Publishers 刊(1989年)の
75頁から79頁に示されているように、CMOSプロ
セスで作成したMOSトランジスタのソース/ドレイン
接合容量よりも小さくすることができるため、入力線の
負荷容量を低減することによって高速なスイッチングが
可能となる。さらに、シリサイドプロセスを使えば、ソ
ース/ドレインの面積削減による寄生容量の削減が可能
であり、入力線の負荷容量をますます削減することがで
きる。また、出力段にバイポーラトランジスタを用いる
ことにより、微少なベース電流の供給でそのhFE倍
(60〜100倍)の大きなコレクタ電流を駆動できる
ため、高速なスイッチング動作を実現できる。
ゲート容量と比較して約2分の1から5分の1程度と小
さいため、信号線の負荷容量を小さくすることができ
る。特に、BiCMOSプロセスで作成したMOSトラ
ンジスタのソース/ドレインの接合容量は、例えば、An
tonio R. Alvarez著“BiCMOS Technology and Applicat
ions”Kluer Academic Publishers 刊(1989年)の
75頁から79頁に示されているように、CMOSプロ
セスで作成したMOSトランジスタのソース/ドレイン
接合容量よりも小さくすることができるため、入力線の
負荷容量を低減することによって高速なスイッチングが
可能となる。さらに、シリサイドプロセスを使えば、ソ
ース/ドレインの面積削減による寄生容量の削減が可能
であり、入力線の負荷容量をますます削減することがで
きる。また、出力段にバイポーラトランジスタを用いる
ことにより、微少なベース電流の供給でそのhFE倍
(60〜100倍)の大きなコレクタ電流を駆動できる
ため、高速なスイッチング動作を実現できる。
【0018】尚、プルダウン用のNチャネルMOSFE
Tで直接負荷を駆動すれば、3〜3.3Vの低電圧下で
高速動作可能なBiNMOS回路による駆動回路を容易
に構成できる。
Tで直接負荷を駆動すれば、3〜3.3Vの低電圧下で
高速動作可能なBiNMOS回路による駆動回路を容易
に構成できる。
【0019】また、BiNMOS回路と同様に低電圧下
での高速動作を実現するものとして、プルダウン回路に
PNPトランジスタを用いた相補型BiCMOS回路が
あり、BiNMOS回路と同様に低電圧下での高速動作
が可能である。本発明では、第2の信号線にソースを接
続したPチャネルMOSFET又はドレインを接続した
NチャネルMOSFETで、PNPトランジスタのベー
ス電流を引き抜く構成により相補型BiCMOS回路で
の駆動回路を実現している。この場合にも、プルアップ
回路と同様に信号線をソース/ドレインに接続する構成
をとるため、入力線の負荷容量が削減でき、プルダウン
回路の高速化が図れる。
での高速動作を実現するものとして、プルダウン回路に
PNPトランジスタを用いた相補型BiCMOS回路が
あり、BiNMOS回路と同様に低電圧下での高速動作
が可能である。本発明では、第2の信号線にソースを接
続したPチャネルMOSFET又はドレインを接続した
NチャネルMOSFETで、PNPトランジスタのベー
ス電流を引き抜く構成により相補型BiCMOS回路で
の駆動回路を実現している。この場合にも、プルアップ
回路と同様に信号線をソース/ドレインに接続する構成
をとるため、入力線の負荷容量が削減でき、プルダウン
回路の高速化が図れる。
【0020】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【0021】<第1実施例> 図1は、本発明の一実施例である駆動回路を示した図
で、RAMのワード線駆動回路に適用した例である。図
1において、111はアドレスのデコード出力の論理反
転信号INV.AD(以下、反転信号の反転をINV.で示
す。)の出力線101がゲートに接続され且つクロック
信号線PH102がソースに接続されたPチャネルMO
SFET、112はデコード反転信号INV.ADの出力線
101がゲートに接続され且つドレインがPチャネルM
OSFET111のドレイン出力線に接続された第1の
遮断用NチャネルMOSFETである。113はPチャ
ネルMOSFET111のドレイン出力線をベース入力
線PB104としたプルアップ用のNPNトランジス
タ、114はプルダウン用のNPNトランジスタで、こ
のコレクタとプルアップ用NPNトランジスタ113の
エミッタとの接続線が駆動回路の出力線WL106とな
る。115,116はそれぞれデコード反転信号INV.A
Dの出力線101、クロック信号の論理反転信号INV.P
Hの入力線103をゲート入力とし、出力線WL106
からプルダウン用NPNトランジスタ114のベース入
力線DB105へ電流を供給するためのプルダウン用N
チャネルMOSFET、117はデコード出力ADの出
力線404がゲートに接続され且つベース入力線DB1
05がドレインに接続された第2の遮断用NチャネルM
OSFETである。
で、RAMのワード線駆動回路に適用した例である。図
1において、111はアドレスのデコード出力の論理反
転信号INV.AD(以下、反転信号の反転をINV.で示
す。)の出力線101がゲートに接続され且つクロック
信号線PH102がソースに接続されたPチャネルMO
SFET、112はデコード反転信号INV.ADの出力線
101がゲートに接続され且つドレインがPチャネルM
OSFET111のドレイン出力線に接続された第1の
遮断用NチャネルMOSFETである。113はPチャ
ネルMOSFET111のドレイン出力線をベース入力
線PB104としたプルアップ用のNPNトランジス
タ、114はプルダウン用のNPNトランジスタで、こ
のコレクタとプルアップ用NPNトランジスタ113の
エミッタとの接続線が駆動回路の出力線WL106とな
る。115,116はそれぞれデコード反転信号INV.A
Dの出力線101、クロック信号の論理反転信号INV.P
Hの入力線103をゲート入力とし、出力線WL106
からプルダウン用NPNトランジスタ114のベース入
力線DB105へ電流を供給するためのプルダウン用N
チャネルMOSFET、117はデコード出力ADの出
力線404がゲートに接続され且つベース入力線DB1
05がドレインに接続された第2の遮断用NチャネルM
OSFETである。
【0022】−比較例− そこで、前記本発明の実施例の作用効果を説明するため
に、本実施例の前提技術となる比較例の構成及び作用効
果について説明する。
に、本実施例の前提技術となる比較例の構成及び作用効
果について説明する。
【0023】この比較例は、図2に示すように、第1実
施例における第2の遮断用NチャネルMOSFET11
7のゲートに接続されたデコード出力ADの出力線40
4に代えて、ドレン出力線PB104を第2の遮断用N
チャネルMOSFET117のゲートに接続したもので
ある。そして、図3は、比較例における入力線電位に対
する各点の電位及び出力線電位を示している。
施例における第2の遮断用NチャネルMOSFET11
7のゲートに接続されたデコード出力ADの出力線40
4に代えて、ドレン出力線PB104を第2の遮断用N
チャネルMOSFET117のゲートに接続したもので
ある。そして、図3は、比較例における入力線電位に対
する各点の電位及び出力線電位を示している。
【0024】次に、この比較例の駆動回路の動作を、図
4に示したタイミング図をもとに説明する。図4におい
て、図2の信号線符号に対応する電位波形は、同一の符
号で示している。
4に示したタイミング図をもとに説明する。図4におい
て、図2の信号線符号に対応する電位波形は、同一の符
号で示している。
【0025】1)時間範囲T1 アドレスデコードによってデコード信号の反転信号INV.
ADが“H”から“L”に変化すると、PチャネルMO
SFET111がオン、NチャネルMOSFET112
がオフする。ただし、クロック信号PH102が“L”
のため、ベース入力線PB104は“L”のままであ
り、プルアップ用NPNトランジスタ113はオフして
いる。また、プルダウン用NチャネルMOSFET11
6のゲートが“H”のため、プルダウン用NPNトラン
ジスタ114にベース電流が供給されてこれがオンし、
出力線WL106の電位は“L”となる。
ADが“H”から“L”に変化すると、PチャネルMO
SFET111がオン、NチャネルMOSFET112
がオフする。ただし、クロック信号PH102が“L”
のため、ベース入力線PB104は“L”のままであ
り、プルアップ用NPNトランジスタ113はオフして
いる。また、プルダウン用NチャネルMOSFET11
6のゲートが“H”のため、プルダウン用NPNトラン
ジスタ114にベース電流が供給されてこれがオンし、
出力線WL106の電位は“L”となる。
【0026】2)時間範囲T2 クロック信号PHが“H”に変化すると、ベース入力線
PB104はtupb時間後に“H”に変化する。これ
によってプルアップ用NPNトランジスタ113がオン
し、さらにtwu時間後に出力線WL106の電位が
“H”となる。この出力線WLの電位は、最終的に電源
電位Vccよりもプルアップ用NPNトランジスタ11
3のベース・エミッタ間電位Vbe(約0.7V)だけ
低い電位(Vcc−Vbe)になる。一方、プルダウン
用NチャネルMOSFET116はクロック信号の反転
信号INV.PHが“H”から“L”へ変化するに従って次
第にオフする。また、ベース入力線PB104が“H”
になることによって第2の遮断用NチャネルMOSFE
T117がオンし、ベース入力線DB105のベース電
位が“L”に設定されるため、プルダウン用NPNトラ
ンジスタ114はオフする。
PB104はtupb時間後に“H”に変化する。これ
によってプルアップ用NPNトランジスタ113がオン
し、さらにtwu時間後に出力線WL106の電位が
“H”となる。この出力線WLの電位は、最終的に電源
電位Vccよりもプルアップ用NPNトランジスタ11
3のベース・エミッタ間電位Vbe(約0.7V)だけ
低い電位(Vcc−Vbe)になる。一方、プルダウン
用NチャネルMOSFET116はクロック信号の反転
信号INV.PHが“H”から“L”へ変化するに従って次
第にオフする。また、ベース入力線PB104が“H”
になることによって第2の遮断用NチャネルMOSFE
T117がオンし、ベース入力線DB105のベース電
位が“L”に設定されるため、プルダウン用NPNトラ
ンジスタ114はオフする。
【0027】3)時間範囲T3 クロック信号PHが“L”に変化すると、ベース入力線
PB104はtdpb時間後に“L”に変化する。その
ためプルアップ用NPNトランジスタ113がオフす
る。尚、PチャネルMOSFET111を介して“L”
に引き落とすため、ベース入力線PB104の最終的な
電位はPチャネルMOSFET111のしきい値電圧V
tp(約0.7V)となる。一方、クロック信号の反転
信号INV.PHが“L”から“H”になるため、プルダウ
ン用NチャネルMOSFET116によってプルダウン
用NPNトランジスタ114にベース電流が供給され、
クロック信号PHの立ち下がりからtwd時間後に出力
線WL106の電位が“L”となる。この出力線WL1
06の電位は、最終的に接地線電位GNDよりもプルダ
ウン用NPNトランジスタ114のベース・エミッタ間
電位Vbe(約0.7V)だけ高くなる。尚、デコード
反転信号INV.AD及びクロック反転信号INV.PHの電位
が高くなるとプルダウン用NチャネルMOSFET11
5,116は線形領域で動作するため、ベース入力線D
B105の電位は出力線WL106の電位と等しくな
る。また、デコード反転信号INV.ADが“L”から
“H”になることによって第1の遮断用NチャネルMO
SFET112がオンし、ベース入力線PB104の電
位はtdg時間後に接地線の電位に設定される。
PB104はtdpb時間後に“L”に変化する。その
ためプルアップ用NPNトランジスタ113がオフす
る。尚、PチャネルMOSFET111を介して“L”
に引き落とすため、ベース入力線PB104の最終的な
電位はPチャネルMOSFET111のしきい値電圧V
tp(約0.7V)となる。一方、クロック信号の反転
信号INV.PHが“L”から“H”になるため、プルダウ
ン用NチャネルMOSFET116によってプルダウン
用NPNトランジスタ114にベース電流が供給され、
クロック信号PHの立ち下がりからtwd時間後に出力
線WL106の電位が“L”となる。この出力線WL1
06の電位は、最終的に接地線電位GNDよりもプルダ
ウン用NPNトランジスタ114のベース・エミッタ間
電位Vbe(約0.7V)だけ高くなる。尚、デコード
反転信号INV.AD及びクロック反転信号INV.PHの電位
が高くなるとプルダウン用NチャネルMOSFET11
5,116は線形領域で動作するため、ベース入力線D
B105の電位は出力線WL106の電位と等しくな
る。また、デコード反転信号INV.ADが“L”から
“H”になることによって第1の遮断用NチャネルMO
SFET112がオンし、ベース入力線PB104の電
位はtdg時間後に接地線の電位に設定される。
【0028】4)時間範囲T4 デコード反転信号INV.ADが“H”のため、第1の遮断
用NチャネルMOSFET112がオンし、ベース入力
線PB104の電位は接地線電位GNDに設定され、ル
アップ用NPNトランジスタ113はオフする。また、
プルダウン用NチャネルMOSFET116がオンして
いるため、プルダウン用NPNトランジスタ114にベ
ース電流が供給されてこれがオンし、出力線WL106
の電位は“L”のままとなる。
用NチャネルMOSFET112がオンし、ベース入力
線PB104の電位は接地線電位GNDに設定され、ル
アップ用NPNトランジスタ113はオフする。また、
プルダウン用NチャネルMOSFET116がオンして
いるため、プルダウン用NPNトランジスタ114にベ
ース電流が供給されてこれがオンし、出力線WL106
の電位は“L”のままとなる。
【0029】次に、本比較例の駆動回路の高速性をSP
ICEシミュレーション結果によって示す。
ICEシミュレーション結果によって示す。
【0030】図5及び図6はシミュレーションでの回路
構成を示したもので、それぞれの駆動回路A,Bは、同
一のクロックドライバ回路Cを用いて同一の出力負荷D
を駆動したものとしてシミュレーションを行った。ま
た、それぞれの駆動回路A,BのMOSFETのゲート
幅は、クロックドライバ回路Cのサイズと基準負荷D
(セル数、本比較例は128個、従来例は64個に設
定)に対して最適化したものである。
構成を示したもので、それぞれの駆動回路A,Bは、同
一のクロックドライバ回路Cを用いて同一の出力負荷D
を駆動したものとしてシミュレーションを行った。ま
た、それぞれの駆動回路A,BのMOSFETのゲート
幅は、クロックドライバ回路Cのサイズと基準負荷D
(セル数、本比較例は128個、従来例は64個に設
定)に対して最適化したものである。
【0031】尚、本比較例の駆動回路Bではクロック信
号とその反転信号を用いており、従来例の駆動回路Aに
比べて1本の信号線に対する容量負荷Dを分割する効果
がある。これは、従来例において2つのクロックドライ
バ回路Cで2本のクロック信号線を駆動する場合と等価
と考えられる。そのため、従来例のシミュレーションで
は1本の信号線に接続される駆動回路数Aを本比較例の
2分の1に設定して比較している。
号とその反転信号を用いており、従来例の駆動回路Aに
比べて1本の信号線に対する容量負荷Dを分割する効果
がある。これは、従来例において2つのクロックドライ
バ回路Cで2本のクロック信号線を駆動する場合と等価
と考えられる。そのため、従来例のシミュレーションで
は1本の信号線に接続される駆動回路数Aを本比較例の
2分の1に設定して比較している。
【0032】図7及び図8は、本比較例の駆動回路と図
27及び図28の従来例の駆動回路の遅延時間をSPI
CEシミュレーションで計算した結果である。
27及び図28の従来例の駆動回路の遅延時間をSPI
CEシミュレーションで計算した結果である。
【0033】図7はクロック信号PHの母線の立ち上が
りから出力線WLが立ち上がるまでの時間、図8はクロ
ック信号PHの母線の立ち下がりから出力線WLが立ち
下がるまでの時間を示している。どちらの遅延時間も本
比較例の駆動回路が最も高速である。立ち上がり時間で
は、従来例の図27の回路と比較して77%から85
%、図28の回路と比較して69%から85%に高速化
が図れる。また、立ち下がり時間については、図27の
回路と比較して79%から86%、図28の回路と比較
して70%から85%に高速化が図れる。特に、行方向
のサイズが大きくなり、1本の信号線に接続される駆動
回路の数が多いほど遅延時間の削減効果は大きくなる。
りから出力線WLが立ち上がるまでの時間、図8はクロ
ック信号PHの母線の立ち下がりから出力線WLが立ち
下がるまでの時間を示している。どちらの遅延時間も本
比較例の駆動回路が最も高速である。立ち上がり時間で
は、従来例の図27の回路と比較して77%から85
%、図28の回路と比較して69%から85%に高速化
が図れる。また、立ち下がり時間については、図27の
回路と比較して79%から86%、図28の回路と比較
して70%から85%に高速化が図れる。特に、行方向
のサイズが大きくなり、1本の信号線に接続される駆動
回路の数が多いほど遅延時間の削減効果は大きくなる。
【0034】−本実施例の効果− 以上の比較例から明らかなように、本発明の第1実施例
によれば、 クロック信号線PH102をPチャネルMO
SFET111のソースに接続することによって入力負
荷容量が削減でき高速なスイッチング動作が可能とな
る。また、出力段にバイポーラトランジスタ113,1
14を用いることにより、微少なベース電流の供給でそ
のhFE倍(60〜100倍)の大きなコレクタ電流を
駆動できるため、高速なスイッチング動作が実現でき
る。尚、クロック反転信号INV.PHは、クロック母線か
らブロック内に引き込む時点で論理反転し、クロック信
号PHのバッファ回路と同様の構成の回路で各駆動回路
のに出力すればよく、容易なレイアウトで実現できる。
によれば、 クロック信号線PH102をPチャネルMO
SFET111のソースに接続することによって入力負
荷容量が削減でき高速なスイッチング動作が可能とな
る。また、出力段にバイポーラトランジスタ113,1
14を用いることにより、微少なベース電流の供給でそ
のhFE倍(60〜100倍)の大きなコレクタ電流を
駆動できるため、高速なスイッチング動作が実現でき
る。尚、クロック反転信号INV.PHは、クロック母線か
らブロック内に引き込む時点で論理反転し、クロック信
号PHのバッファ回路と同様の構成の回路で各駆動回路
のに出力すればよく、容易なレイアウトで実現できる。
【0035】特に、本実施例によれば、第2の遮断用N
チャネルMOSFET117のゲート入力線をデコード
出力ADの出力線404としたために、ベース入力線P
B104の負荷が減るため高速な立ち上がりが実現でき
る。尚、出力線WL106の“L”への変化時には、プ
ルダウン用NPNトランジスタ114のベースだけでは
なく第2の遮断用NチャネルMOSFET117を通し
て接地線にも電流が流れるが、この第2の遮断用Nチャ
ンネルMOSFET117のゲート幅を小さくしてオン
抵抗を上げ、ベースへの供給電流を増やすことで立ち下
がりのスイッチングも問題なく実現できる。
チャネルMOSFET117のゲート入力線をデコード
出力ADの出力線404としたために、ベース入力線P
B104の負荷が減るため高速な立ち上がりが実現でき
る。尚、出力線WL106の“L”への変化時には、プ
ルダウン用NPNトランジスタ114のベースだけでは
なく第2の遮断用NチャネルMOSFET117を通し
て接地線にも電流が流れるが、この第2の遮断用Nチャ
ンネルMOSFET117のゲート幅を小さくしてオン
抵抗を上げ、ベースへの供給電流を増やすことで立ち下
がりのスイッチングも問題なく実現できる。
【0036】−本実施例の変形例− 次に、図1の応用回路を示す。図9は、ベース入力線P
B104と出力線WL106との間に抵抗401、ベー
ス入力線DB105と接地線との間に抵抗402を入れ
て出力電位を電源電位Vccから接地線電位GNDまで
振れるようにしたものである。
B104と出力線WL106との間に抵抗401、ベー
ス入力線DB105と接地線との間に抵抗402を入れ
て出力電位を電源電位Vccから接地線電位GNDまで
振れるようにしたものである。
【0037】また、図10は、ベース入力線PB104
を入力とするCMOSバッファ403を設け、その出力
を出力線WL106に接続することで出力電位を電源電
位Vccから接地線電位GNDまで振れるようにしたも
のである。
を入力とするCMOSバッファ403を設け、その出力
を出力線WL106に接続することで出力電位を電源電
位Vccから接地線電位GNDまで振れるようにしたも
のである。
【0038】<実施例2> 図11は、本発明の第2の実施例である駆動回路を示し
たもので、クロック信号線PH102をプルアップ用の
PチャネルMOSFET111のソースに接続し、出力
段にBiNMOS回路を用いた構成としている。尚、実
施例1と同一の構成要素については、図1と同一の符号
を付し、その詳細な説明は省略する。
たもので、クロック信号線PH102をプルアップ用の
PチャネルMOSFET111のソースに接続し、出力
段にBiNMOS回路を用いた構成としている。尚、実
施例1と同一の構成要素については、図1と同一の符号
を付し、その詳細な説明は省略する。
【0039】図11において、501,502はそれぞ
れデコード反転信号INV.ADの出力線101、クロック
反転信号INV.PHの入力線103をそれぞれゲート入力
とし、出力線WL106にドレインを接続し、且つソー
スを接地線に接続したプルダウン用NチャネルMOSF
ETである。
れデコード反転信号INV.ADの出力線101、クロック
反転信号INV.PHの入力線103をそれぞれゲート入力
とし、出力線WL106にドレインを接続し、且つソー
スを接地線に接続したプルダウン用NチャネルMOSF
ETである。
【0040】つまり、BiNMOS回路はプルダウン回
路としてNチャネルMOSFETを用いているもので、
電源電圧3〜3.3Vの低電圧下ではBiCMOS回路
よりも高速なスイッチング動作が可能になる。本実施例
では、デコード反転信号INV.ADの出力線101及びク
ロック反転信号INV.PHの出力線103をゲート入力と
するNチャネルMOSFET501,502で直接負荷
を駆動する構成によりBiNMOS回路の駆動回路を実
現している。また、本実施例で示すように、クロック信
号線PH102をPチャネルMOSFET111のソー
スに接続することで負荷容量が削減でき高速なスイッチ
ング動作が実現できる。
路としてNチャネルMOSFETを用いているもので、
電源電圧3〜3.3Vの低電圧下ではBiCMOS回路
よりも高速なスイッチング動作が可能になる。本実施例
では、デコード反転信号INV.ADの出力線101及びク
ロック反転信号INV.PHの出力線103をゲート入力と
するNチャネルMOSFET501,502で直接負荷
を駆動する構成によりBiNMOS回路の駆動回路を実
現している。また、本実施例で示すように、クロック信
号線PH102をPチャネルMOSFET111のソー
スに接続することで負荷容量が削減でき高速なスイッチ
ング動作が実現できる。
【0041】尚、図12は入力線電位に対する各点の電
位及び出力線電位を示している。
位及び出力線電位を示している。
【0042】<実施例3> 図13は、本発明の第3の実施例である駆動回路を示し
た図で、RAMのワード線駆動回路に適用した例であ
る。尚、実施例1と同一の構成要素については、図1と
同一の符号を付し、その詳細な説明は省略する。
た図で、RAMのワード線駆動回路に適用した例であ
る。尚、実施例1と同一の構成要素については、図1と
同一の符号を付し、その詳細な説明は省略する。
【0043】図13において、611はアドレスのデコ
ード出力ADの出力線600がゲートに接続され且つク
ロック信号線PH102がドレインに接続されたNチャ
ネルMOSFET、612は出力線WL106をゲート
入力とするインバータ回路、613はインバータ回路6
12の出力をゲート入力とし、ベース入力線PB104
にドレインを接続したPチャネルMOSFETである。
また、第2の遮断用NチャネルMOSFET117のゲ
ートにはドレン出力線PB104が接続されている。
ード出力ADの出力線600がゲートに接続され且つク
ロック信号線PH102がドレインに接続されたNチャ
ネルMOSFET、612は出力線WL106をゲート
入力とするインバータ回路、613はインバータ回路6
12の出力をゲート入力とし、ベース入力線PB104
にドレインを接続したPチャネルMOSFETである。
また、第2の遮断用NチャネルMOSFET117のゲ
ートにはドレン出力線PB104が接続されている。
【0044】尚、図15は入力線電位に対する各点の電
位及び出力線電位を示している。
位及び出力線電位を示している。
【0045】次に、この実施例の駆動回路の動作を、図
14に示したタイミング図をもとに説明する。
14に示したタイミング図をもとに説明する。
【0046】1)時間範囲T1 デコード信号ADが“L”から“H”、デコード反転信
号INV.ADが“H”から“L”に変化すると、Nチャネ
ルMOSFET611がオン、第1の遮断用Nチャネル
MOSFET112がオフする。ただし、クロック信号
PH102が“L”のため、ベース入力線PB104は
“L”のままであり、プルアップ用NPNトランジスタ
113はオフしている。また、プルダウン用Nチャネル
MOSFET116によってプルダウン用NPNトラン
ジスタ114にベース電流が供給されてこれがオンし、
出力線WL106の電位は“L”となる。
号INV.ADが“H”から“L”に変化すると、Nチャネ
ルMOSFET611がオン、第1の遮断用Nチャネル
MOSFET112がオフする。ただし、クロック信号
PH102が“L”のため、ベース入力線PB104は
“L”のままであり、プルアップ用NPNトランジスタ
113はオフしている。また、プルダウン用Nチャネル
MOSFET116によってプルダウン用NPNトラン
ジスタ114にベース電流が供給されてこれがオンし、
出力線WL106の電位は“L”となる。
【0047】2)時間範囲T2 クロック信号PHが“H”に変化すると、ベース入力線
PB104はtupb時間後に“H”に変化する。これ
によってプルアップ用NPNトランジスタ113がオン
し、さらにtwu時間後に出力線WL106の電位が
“H”となる。ベース入力線PB104の電位は、tu
n時間後に、電源電位VccよりもNチャネルMOSF
ET611のしきい値電圧Vtn(約0.7V)だけ低
い電位(Vcc−Vtn)となる。さらにtpu時間後
に、ベース入力線PB104の電位はインバータ回路6
12とPチャネルMOSFET613とによって電源電
位Vccまで引き上げられる。従って、出力線WL10
6の電位は、最終的に電源電位Vccよりもプルアップ
用NPNトランジスタ113のベース・エミッタ間電位
Vbe(約0.7V)だけ低い電位(Vcc−Vbe)
になる。プルダウン用NチャネルMOSFET116は
クロック反転信号INV.PHが“L”へ変化するに従って
オフし、また、ベース入力線PB104が“H”になる
ことによって第2の遮断用NチャネルMOSFET11
7がオンするため、プルダウン用NPNトランジスタ1
14はオフする。
PB104はtupb時間後に“H”に変化する。これ
によってプルアップ用NPNトランジスタ113がオン
し、さらにtwu時間後に出力線WL106の電位が
“H”となる。ベース入力線PB104の電位は、tu
n時間後に、電源電位VccよりもNチャネルMOSF
ET611のしきい値電圧Vtn(約0.7V)だけ低
い電位(Vcc−Vtn)となる。さらにtpu時間後
に、ベース入力線PB104の電位はインバータ回路6
12とPチャネルMOSFET613とによって電源電
位Vccまで引き上げられる。従って、出力線WL10
6の電位は、最終的に電源電位Vccよりもプルアップ
用NPNトランジスタ113のベース・エミッタ間電位
Vbe(約0.7V)だけ低い電位(Vcc−Vbe)
になる。プルダウン用NチャネルMOSFET116は
クロック反転信号INV.PHが“L”へ変化するに従って
オフし、また、ベース入力線PB104が“H”になる
ことによって第2の遮断用NチャネルMOSFET11
7がオンするため、プルダウン用NPNトランジスタ1
14はオフする。
【0048】3)時間範囲T3 クロック信号PHが“L”に変化すると、ベース入力線
PB104はtdpb時間後に“L”に変化する。これ
によってプルアップ用NPNトランジスタ113がオフ
する。一方、クロック反転信号INV.PHが“H”になる
ため、プルダウン用NチャネルMOSFET116によ
ってプルダウン用NPNトランジスタ114がオンし、
twd時間後に出力線WL106の電位が“L”とな
る。この出力線WL106の電位は、最終的に接地線電
位GNDよりもプルダウン用NPNトランジスタ114
のベース・エミッタ間電位Vbe(約0.7V)だけ高
くなる。
PB104はtdpb時間後に“L”に変化する。これ
によってプルアップ用NPNトランジスタ113がオフ
する。一方、クロック反転信号INV.PHが“H”になる
ため、プルダウン用NチャネルMOSFET116によ
ってプルダウン用NPNトランジスタ114がオンし、
twd時間後に出力線WL106の電位が“L”とな
る。この出力線WL106の電位は、最終的に接地線電
位GNDよりもプルダウン用NPNトランジスタ114
のベース・エミッタ間電位Vbe(約0.7V)だけ高
くなる。
【0049】4)時間範囲T4 デコード反転信号INV.ADが“H”のため、第1の遮断
用チャネルMOSFET112がオンし、ベース入力線
PB104の電位は接地線電位GNDに設定され、プル
アップ用NPNトランジスタ113はオフする。また、
プルダウン用NチャネルMOSFET116がオンして
いるため、このプルダウン用NPNトランジスタ114
にベース電流が供給されてこれがオンし、出力線WL1
06の電位は“L”のままである。
用チャネルMOSFET112がオンし、ベース入力線
PB104の電位は接地線電位GNDに設定され、プル
アップ用NPNトランジスタ113はオフする。また、
プルダウン用NチャネルMOSFET116がオンして
いるため、このプルダウン用NPNトランジスタ114
にベース電流が供給されてこれがオンし、出力線WL1
06の電位は“L”のままである。
【0050】次に、本実施例の駆動回路の高速性をSP
ICEシミュレーション結果によって示す。図16及び
図17は、本実施例の駆動回路と図27及び図28の従
来例の駆動回路の遅延時間をSPICEシミュレーショ
ンで計算した結果である。この場合においても、図7及
び図8のシミュレーションと同様の条件のもとに行っ
た。
ICEシミュレーション結果によって示す。図16及び
図17は、本実施例の駆動回路と図27及び図28の従
来例の駆動回路の遅延時間をSPICEシミュレーショ
ンで計算した結果である。この場合においても、図7及
び図8のシミュレーションと同様の条件のもとに行っ
た。
【0051】図16はクロック信号PHの母線の立ち上
がりから出力線WLが立ち上がるまでの時間、図17は
クロック信号PHの母線の立ち下がりから出力線WLが
立ち下がるまでの時間を示している。どちらの遅延時間
も本実施例の駆動回路が最も高速である。立ち上がり時
間では、従来例の図27の回路と比較して74%から8
3%、図28の回路と比較して65%から83%に高速
化が図れる。また、立ち上がり時間については、図27
の回路と比較して79%から85%、図28の回路と比
較して70%から84%に高速化が図れる。特に、行方
向のサイズが大きくなり、1本の信号線に接続される駆
動回路の数が多いほど遅延時間の削減効果は大きくな
る。
がりから出力線WLが立ち上がるまでの時間、図17は
クロック信号PHの母線の立ち下がりから出力線WLが
立ち下がるまでの時間を示している。どちらの遅延時間
も本実施例の駆動回路が最も高速である。立ち上がり時
間では、従来例の図27の回路と比較して74%から8
3%、図28の回路と比較して65%から83%に高速
化が図れる。また、立ち上がり時間については、図27
の回路と比較して79%から85%、図28の回路と比
較して70%から84%に高速化が図れる。特に、行方
向のサイズが大きくなり、1本の信号線に接続される駆
動回路の数が多いほど遅延時間の削減効果は大きくな
る。
【0052】次に、図13の応用回路を示す。図18
は、ベース入力線PB104と出力線WL106との間
に抵抗801、ベース入力線DB105と接地線との間
に抵抗802を入れて出力電位を電源電位Vccから接
地線電位GNDまで振れるようにしたものである。
は、ベース入力線PB104と出力線WL106との間
に抵抗801、ベース入力線DB105と接地線との間
に抵抗802を入れて出力電位を電源電位Vccから接
地線電位GNDまで振れるようにしたものである。
【0053】また、図19は、ベース入力線PB104
を入力とするCMOSバッファ803を設け、その出力
を出力線WL106に接続することによって出力電位を
電源電位Vccから接地線電位GNDまで振れるように
したものである。
を入力とするCMOSバッファ803を設け、その出力
を出力線WL106に接続することによって出力電位を
電源電位Vccから接地線電位GNDまで振れるように
したものである。
【0054】また、図20は、第1実施例と同様に、第
2の遮断用NチャネルMOSFET117のゲート入力
線をデコード出力ADの出力600としたものである。
この場合、ベース入力線PB104の負荷容量が減るた
め高速な立ち上がりが実現できる。尚、出力線WL10
6の“L”への変化時には、プルダウン用NPNトラン
ジスタ114のベースだけではなく第2の遮断用Nチャ
ネルMOSFET117を通して接地線にも電流が流れ
るが、この第2の遮断用NチャンネルMOSFET11
7のゲート幅を小さくしてオン抵抗を上げ、ベースへの
供給電流を増やすことで立ち下がりのスイッチングも問
題なく実現できる。さらに、これら図18,図19及び
図20の組合せによって他の応用回路も容易に構成でき
る。
2の遮断用NチャネルMOSFET117のゲート入力
線をデコード出力ADの出力600としたものである。
この場合、ベース入力線PB104の負荷容量が減るた
め高速な立ち上がりが実現できる。尚、出力線WL10
6の“L”への変化時には、プルダウン用NPNトラン
ジスタ114のベースだけではなく第2の遮断用Nチャ
ネルMOSFET117を通して接地線にも電流が流れ
るが、この第2の遮断用NチャンネルMOSFET11
7のゲート幅を小さくしてオン抵抗を上げ、ベースへの
供給電流を増やすことで立ち下がりのスイッチングも問
題なく実現できる。さらに、これら図18,図19及び
図20の組合せによって他の応用回路も容易に構成でき
る。
【0055】本実施例で示したように、クロック信号線
PH102をNチャネルMOSFET611のドレイン
に接続することで入力負荷容量が削減でき高速なスイッ
チングが可能となる。また、NチャネルMOSFET6
11は電流駆動能力が大きいため小さなゲート幅でよ
く、入力容量の削減に効果がある。また、NチャネルM
OSFET611のプルアップのためベース入力線PB
104の電位がゲート電位よりもNチャネルMOSFE
T611のしきい値分だけ低下するが、出力線WL10
6を入力とするインバータ回路612とPチャネルMO
SFET613とを用いることにより、ベース電位を電
源電位Vccまでプルアップするようにしている。さら
に、出力段にバイポーラトランジスタ113,114を
用いることにより、微少なベース電流の供給でそのhF
E倍(60〜100倍)の大きなコレクタ電流を駆動で
きるため、高速なスイッチング動作が実現できる。尚、
クロック反転信号INV.PHは、クロック母線からブロッ
ク内に引き込む時点で論理反転し、クロック信号PHの
バッファ回路と同様の構成の回路で各論理積回路に出力
すればよく、容易なレイアウトで実現できる。
PH102をNチャネルMOSFET611のドレイン
に接続することで入力負荷容量が削減でき高速なスイッ
チングが可能となる。また、NチャネルMOSFET6
11は電流駆動能力が大きいため小さなゲート幅でよ
く、入力容量の削減に効果がある。また、NチャネルM
OSFET611のプルアップのためベース入力線PB
104の電位がゲート電位よりもNチャネルMOSFE
T611のしきい値分だけ低下するが、出力線WL10
6を入力とするインバータ回路612とPチャネルMO
SFET613とを用いることにより、ベース電位を電
源電位Vccまでプルアップするようにしている。さら
に、出力段にバイポーラトランジスタ113,114を
用いることにより、微少なベース電流の供給でそのhF
E倍(60〜100倍)の大きなコレクタ電流を駆動で
きるため、高速なスイッチング動作が実現できる。尚、
クロック反転信号INV.PHは、クロック母線からブロッ
ク内に引き込む時点で論理反転し、クロック信号PHの
バッファ回路と同様の構成の回路で各論理積回路に出力
すればよく、容易なレイアウトで実現できる。
【0056】<実施例4> 図21は、本発明の第4の実施例である駆動回路を示し
たもので、クロック信号線PH102をプルアップ用の
NチャネルMOSFET611のドレインに接続し、出
力段にBiNMOS回路を用いた構成としている。尚、
実施例2及び実施例3と同一の構成要素については、図
11、図13と同一の符号を付し、その詳細な説明は省
略する。
たもので、クロック信号線PH102をプルアップ用の
NチャネルMOSFET611のドレインに接続し、出
力段にBiNMOS回路を用いた構成としている。尚、
実施例2及び実施例3と同一の構成要素については、図
11、図13と同一の符号を付し、その詳細な説明は省
略する。
【0057】尚、図22は入力線電位に対する各点に電
位及び出力線電位を示している。
位及び出力線電位を示している。
【0058】本実施例で示したように、出力段にBiN
MOS回路を用いることにより、電源電圧3〜3.3V
の低電圧低下での高速なスイッチング動作を実現してい
る。また、クロック信号線PH102をNチャネルMO
SFET611のドレインに接続することで入力負荷容
量が削減でき高速なスイッチングが可能となる。また、
NチャネルMOSFET611は電流駆動能力が大きい
ため小さなゲート幅でよく、入力容量の削減に効果があ
る。また、NチャネルMOSFET611のプルアップ
のためベース入力線PB104の電位がゲート電位より
もNチャネルMOSFET611のしきい値分だけ低下
するが、出力線WL106を入力とするインバータ回路
612とPチャネルMOSFET613とを用いること
により、ベース電位を電源電位Vccまでプルアップす
るようにしている。
MOS回路を用いることにより、電源電圧3〜3.3V
の低電圧低下での高速なスイッチング動作を実現してい
る。また、クロック信号線PH102をNチャネルMO
SFET611のドレインに接続することで入力負荷容
量が削減でき高速なスイッチングが可能となる。また、
NチャネルMOSFET611は電流駆動能力が大きい
ため小さなゲート幅でよく、入力容量の削減に効果があ
る。また、NチャネルMOSFET611のプルアップ
のためベース入力線PB104の電位がゲート電位より
もNチャネルMOSFET611のしきい値分だけ低下
するが、出力線WL106を入力とするインバータ回路
612とPチャネルMOSFET613とを用いること
により、ベース電位を電源電位Vccまでプルアップす
るようにしている。
【0059】<実施例5> 図23は、本発明の第5の実施例である駆動回路を示し
たもので、プルダウン回路をPNPトランジスタ100
2を用いた相補型BiCMOS回路で構成している。ク
ロック信号線PH102をプルアップ用のPチャネルM
OSFET111のソースとプルダウン用のNチャネル
MOSFET1001のドレインに接続し、プルアップ
用NPNトランジスタ113とプルダウン用PNPトラ
ンジスタ1002のベースに電流を供給している。図2
3において、実施例1及び実施例3と同一の構成要素に
ついては、図1及び図13と同一の符号を付し、その詳
細な説明は省略する。
たもので、プルダウン回路をPNPトランジスタ100
2を用いた相補型BiCMOS回路で構成している。ク
ロック信号線PH102をプルアップ用のPチャネルM
OSFET111のソースとプルダウン用のNチャネル
MOSFET1001のドレインに接続し、プルアップ
用NPNトランジスタ113とプルダウン用PNPトラ
ンジスタ1002のベースに電流を供給している。図2
3において、実施例1及び実施例3と同一の構成要素に
ついては、図1及び図13と同一の符号を付し、その詳
細な説明は省略する。
【0060】この図23において、1001はデコード
信号ADの出力線600がゲートに接続され且つドレイ
ンがクロック信号PHの出力線102に接続され且つソ
ースがPNPトランジスタ1002のベースに接続され
た第1のプルダウン用NチャネルMOSFETで、ベー
ス電流をPNPトランジスタ1002のベース入力線1
004に供給する。1003はデコード反転信号INV.A
Dの出力線101がゲートに接続され且つドレインがP
NPトランジスタ1002のベースに接続され且つソー
スが接地線に接続された第2のプルダウン用Nチャネル
MOSFETである。
信号ADの出力線600がゲートに接続され且つドレイ
ンがクロック信号PHの出力線102に接続され且つソ
ースがPNPトランジスタ1002のベースに接続され
た第1のプルダウン用NチャネルMOSFETで、ベー
ス電流をPNPトランジスタ1002のベース入力線1
004に供給する。1003はデコード反転信号INV.A
Dの出力線101がゲートに接続され且つドレインがP
NPトランジスタ1002のベースに接続され且つソー
スが接地線に接続された第2のプルダウン用Nチャネル
MOSFETである。
【0061】尚、図24は入力線電位に対する各点の電
位及び出力線電位を示している。
位及び出力線電位を示している。
【0062】次に、この駆動回路の動作について説明す
る。デコード信号ADが“H”で且つクロック信号PH
が“H”のとき、ベース入力線PB104だけではな
く、第1のプルダウン用NチャネルMOSFET100
1を介してPNPトランジスタ1002のベース入力線
DB1004にも電流が供給される。そして、NPNト
ランジスタ113がオン、PNPトランジスタ1002
はベースに電流が流れ込むためオフし、出力線WL10
6の電位は“H”となる。デコード信号ADが“H”で
クロック信号PHが“L”になると、ベース入力線PB
104、DB1004は“L”になり、NPNトランジ
スタ113がオフ、PNPトランジスタ1002がオン
する。そのため、出力線WL106の電位は“L”とな
る。デコード信号ADが“L”の場合、デコード反転信
号INV.ADが“H”のためベース入力線PB104、D
B1004は“L”になる。従って、クロック信号線P
Hの電位にかかわらずNPNトランジスタ113がオ
フ、PNPトランジスタ1002がオンし、出力線電位
は“L”となる。尚、出力線WL106の電位は、ベー
ス入力線DB1004よりもPNPトランジスタ100
2のベース・エミッタ間電位Vbe(約0.7V)だけ
上昇するため、“L”電位はベース・エミッタ間電位V
beとなる。
る。デコード信号ADが“H”で且つクロック信号PH
が“H”のとき、ベース入力線PB104だけではな
く、第1のプルダウン用NチャネルMOSFET100
1を介してPNPトランジスタ1002のベース入力線
DB1004にも電流が供給される。そして、NPNト
ランジスタ113がオン、PNPトランジスタ1002
はベースに電流が流れ込むためオフし、出力線WL10
6の電位は“H”となる。デコード信号ADが“H”で
クロック信号PHが“L”になると、ベース入力線PB
104、DB1004は“L”になり、NPNトランジ
スタ113がオフ、PNPトランジスタ1002がオン
する。そのため、出力線WL106の電位は“L”とな
る。デコード信号ADが“L”の場合、デコード反転信
号INV.ADが“H”のためベース入力線PB104、D
B1004は“L”になる。従って、クロック信号線P
Hの電位にかかわらずNPNトランジスタ113がオ
フ、PNPトランジスタ1002がオンし、出力線電位
は“L”となる。尚、出力線WL106の電位は、ベー
ス入力線DB1004よりもPNPトランジスタ100
2のベース・エミッタ間電位Vbe(約0.7V)だけ
上昇するため、“L”電位はベース・エミッタ間電位V
beとなる。
【0063】本実施例で示したように、プルダウン回路
をPNPトランジスタ1002を用いた相補型BiCM
OS回路で構成することにより、電源電圧3〜3.3V
の低電圧下でも高速スイッチング動作が可能となる。ま
たプルアップ回路と同様に、クロック信号線PHを第1
のプルダウン用NチャネルMOSFET1001のドレ
インに接続する構成のため、プルダウン回路の入力負荷
容量も削減でき、高速なスイッチング動作が実現でき
る。さらに、電流駆動能力の大きなNチャネルMOSF
ET1001を用いるため、このゲート幅は小さくてよ
く、入力容量の削減に効果がある。
をPNPトランジスタ1002を用いた相補型BiCM
OS回路で構成することにより、電源電圧3〜3.3V
の低電圧下でも高速スイッチング動作が可能となる。ま
たプルアップ回路と同様に、クロック信号線PHを第1
のプルダウン用NチャネルMOSFET1001のドレ
インに接続する構成のため、プルダウン回路の入力負荷
容量も削減でき、高速なスイッチング動作が実現でき
る。さらに、電流駆動能力の大きなNチャネルMOSF
ET1001を用いるため、このゲート幅は小さくてよ
く、入力容量の削減に効果がある。
【0064】また、出力線WL106の電位を電源電位
Vccから接地線電位GNDまで振るには、例えば、ベ
ース入力線PB104又はDB1004をゲート入力と
するCMOSバッファ回路を設けてその出力線を出力線
WL106に接続するか、ベース入力線PB104とW
L106及びDB1004とWL106との間に抵抗を
接続すればよい。
Vccから接地線電位GNDまで振るには、例えば、ベ
ース入力線PB104又はDB1004をゲート入力と
するCMOSバッファ回路を設けてその出力線を出力線
WL106に接続するか、ベース入力線PB104とW
L106及びDB1004とWL106との間に抵抗を
接続すればよい。
【0065】<実施例6> 図25は、本発明の第6の実施例である駆動回路を示し
たもので、プルダウン回路をPNPトランジスタ100
2を用いた相補型BiCMOS回路で構成している。ク
ロック信号線PH102を共通のPチャネルMOSFE
T111のソースに接続し、プルアップ用NPNトラン
ジスタ113とプルダウン用PNPトランジスタ100
2のベースに電流を供給している。図25において、実
施例1及び実施例5と同一の構成要素については、図1
及び図23と同一の符号を付し、その詳細な説明は省略
する。
たもので、プルダウン回路をPNPトランジスタ100
2を用いた相補型BiCMOS回路で構成している。ク
ロック信号線PH102を共通のPチャネルMOSFE
T111のソースに接続し、プルアップ用NPNトラン
ジスタ113とプルダウン用PNPトランジスタ100
2のベースに電流を供給している。図25において、実
施例1及び実施例5と同一の構成要素については、図1
及び図23と同一の符号を付し、その詳細な説明は省略
する。
【0066】この図25において、1101は出力線W
L106をゲート入力とするインバータ回路、1102
はインバータ回路1101の出力がゲートに接続されド
レインがベース入力線PB104に接続されたプルダウ
ン用NチャネルMOSFETである。
L106をゲート入力とするインバータ回路、1102
はインバータ回路1101の出力がゲートに接続されド
レインがベース入力線PB104に接続されたプルダウ
ン用NチャネルMOSFETである。
【0067】尚、図26は入力線電位に対する各点の電
位及び出力線電位を示している。
位及び出力線電位を示している。
【0068】次に、この駆動回路の動作について説明す
る。デコード信号ADが“H”で且つクロック信号PH
102が“H”のとき、NPNトランジスタ113のベ
ース入力線PB104、PNPトランジスタ1002の
ベース入力線DB1004に電流が供給される。そのた
め、NPNトランジスタ113がオン、PNPトランジ
スタ1002がオフし、出力線WL106の電位は
“H”となる。デコード信号ADが“H”でクロック信
号PHが“L”になると、ベース入力線PB104は
“L”になり、NPNトランジスタ113はオフ、PN
Pトランジスタ1002がオンする。そのため、出力線
WL106の電位は“L”となる。ただし、Pチャネル
MOSFET111を介してプルダウンするため、ベー
ス入力線PB104は接地線電位GNDよりもしきい値
電圧Vtp(約0.7V)だけ上昇する。ベース入力線
PB104の電位を接地線電位GNDに設定するため、
出力線WL106をゲート入力とするインバータ回路1
101と、NチャネルMOSFET1102を設けてい
る。出力線デコード信号ADが“L”の場合、デコード
反転信号INV.ADが“H”のためベース入力線PB10
4は“L”になる。従って、クロック信号線PH102
の電位にかかわらずNPNトランジスタ113がオフ、
PNPトランジスタ1002がオンし、出力線電位は
“L”となる。
る。デコード信号ADが“H”で且つクロック信号PH
102が“H”のとき、NPNトランジスタ113のベ
ース入力線PB104、PNPトランジスタ1002の
ベース入力線DB1004に電流が供給される。そのた
め、NPNトランジスタ113がオン、PNPトランジ
スタ1002がオフし、出力線WL106の電位は
“H”となる。デコード信号ADが“H”でクロック信
号PHが“L”になると、ベース入力線PB104は
“L”になり、NPNトランジスタ113はオフ、PN
Pトランジスタ1002がオンする。そのため、出力線
WL106の電位は“L”となる。ただし、Pチャネル
MOSFET111を介してプルダウンするため、ベー
ス入力線PB104は接地線電位GNDよりもしきい値
電圧Vtp(約0.7V)だけ上昇する。ベース入力線
PB104の電位を接地線電位GNDに設定するため、
出力線WL106をゲート入力とするインバータ回路1
101と、NチャネルMOSFET1102を設けてい
る。出力線デコード信号ADが“L”の場合、デコード
反転信号INV.ADが“H”のためベース入力線PB10
4は“L”になる。従って、クロック信号線PH102
の電位にかかわらずNPNトランジスタ113がオフ、
PNPトランジスタ1002がオンし、出力線電位は
“L”となる。
【0069】本実施例で示したように、プルダウン回路
をPNPトランジスタ1002を用いた相補型BiCM
OS回路で構成することにより、電源電圧3〜3.3V
の低電圧下でも高速スイッチング動作が可能となる。ま
た、バイポーラ回路のベース電流を共通のPチャネルM
OSFET111を介して供給するため、クロック信号
線PH102の入力負荷容量が削減でき、高速なスイッ
チング動作が実現できる。
をPNPトランジスタ1002を用いた相補型BiCM
OS回路で構成することにより、電源電圧3〜3.3V
の低電圧下でも高速スイッチング動作が可能となる。ま
た、バイポーラ回路のベース電流を共通のPチャネルM
OSFET111を介して供給するため、クロック信号
線PH102の入力負荷容量が削減でき、高速なスイッ
チング動作が実現できる。
【0070】尚、出力線WL106の電位を電源電位V
ccから接地線電位GNDまで振るには、例えば、ベー
ス入力線PB104をゲート入力とするCMOSバッフ
ァ回路を設けてその出力線WL106に接続するか、ベ
ース入力線PB104と出力線WL106との間に抵抗
を接続すればよい。
ccから接地線電位GNDまで振るには、例えば、ベー
ス入力線PB104をゲート入力とするCMOSバッフ
ァ回路を設けてその出力線WL106に接続するか、ベ
ース入力線PB104と出力線WL106との間に抵抗
を接続すればよい。
【0071】
【発明の効果】本発明によれば、入力信号線をPチャネ
ルMOSFETのソース又はNチャネルMOSFETの
ドレインに接続してプルアップ用のNPNトランジスタ
にベース電流を供給し、また、入力信号の反転信号でプ
ルダウン用のNPNトランジスタ又はNチャネルMOS
FETのスイッチングを制御することにより、以下に示
す効果を発揮する。
ルMOSFETのソース又はNチャネルMOSFETの
ドレインに接続してプルアップ用のNPNトランジスタ
にベース電流を供給し、また、入力信号の反転信号でプ
ルダウン用のNPNトランジスタ又はNチャネルMOS
FETのスイッチングを制御することにより、以下に示
す効果を発揮する。
【0072】(1) 入力容量が削減でき、従来のBiCM
OS駆動回路に比べて高速なスイッチング動作が可能で
ある。
OS駆動回路に比べて高速なスイッチング動作が可能で
ある。
【0073】(2) スイッチングをバイポーラトランジス
タで行うため、大容量出力負荷の高速スイッチング動作
が実現できる。
タで行うため、大容量出力負荷の高速スイッチング動作
が実現できる。
【0074】(3) 低電圧動作可能なBiNMOS回路で
も容易に構成可能である。
も容易に構成可能である。
【0075】また、入力信号線をPチャネルMOSFE
Tのソース又はNチャネルMOSFETのドレインに接
続してプルダウン用のPNPトランジスタにベース電流
を供給することにより、以下に示す効果を発揮する。
Tのソース又はNチャネルMOSFETのドレインに接
続してプルダウン用のPNPトランジスタにベース電流
を供給することにより、以下に示す効果を発揮する。
【0076】(4) 低電圧動作可能な相補型BiCMOS
回路でも容易に構成可能である。
回路でも容易に構成可能である。
【0077】(5) 相補型BiCMOS回路ではプルダウ
ン側の入力容量も削減でき、スイッチング動作の高速化
が図れる。
ン側の入力容量も削減でき、スイッチング動作の高速化
が図れる。
【図1】本発明の第1の実施例である駆動回路の構成図
である。
である。
【図2】第1の実施例における比較例を示す駆動回路の
構成図である。
構成図である。
【図3】第1の実施例における比較例の駆動回路の電位
状態図である。
状態図である。
【図4】第1の実施例における比較例の駆動回路のタイ
ミング図である。
ミング図である。
【図5】従来回路の高速性シミュレーションのための回
路構成図である。
路構成図である。
【図6】第1の実施例回路の比較例の高速性シミュレー
ションのための回路構成図である。
ションのための回路構成図である。
【図7】第1の実施例の比較例と従来例との立ち上り時
における遅延時間の比較図である。
における遅延時間の比較図である。
【図8】第1の実施例の比較例と従来例との立ち下り時
における遅延時間の比較図である。
における遅延時間の比較図である。
【図9】第1の実施例の第1の応用回路図である。
【図10】第1の実施例の第2の応用回路図である。
【図11】本発明の第2の実施例である駆動回路の構成
図である。
図である。
【図12】第2の実施例における駆動回路の電位状態図
である。
である。
【図13】本発明の第3の実施例である駆動回路の構成
図である。
図である。
【図14】第3の実施例における駆動回路のタイミング
図である。
図である。
【図15】第3の実施例における駆動回路の電位状態図
である。
である。
【図16】第3の実施例と従来例との立ち上り時におけ
る遅延時間の比較図である。
る遅延時間の比較図である。
【図17】第3の実施例と従来例との立ち下り時におけ
る遅延時間の比較図である。
る遅延時間の比較図である。
【図18】第3の実施例の第1の応用回路図である。
【図19】第3の実施例の第2の応用回路図である。
【図20】第3の実施例の第3の応用回路図である。
【図21】本発明の第4の実施例である駆動回路の構成
図である。
図である。
【図22】第4の実施例における駆動回路の電位状態図
である。
である。
【図23】本発明の第5の実施例である駆動回路の構成
図である。
図である。
【図24】第5の実施例における駆動回路の電位状態図
である。
である。
【図25】本発明の第6の実施例である駆動回路の構成
図である。
図である。
【図26】第6の実施例における駆動回路の電位状態図
である。
である。
【図27】従来の駆動回路の構成図である。
【図28】従来の駆動回路の構成図である。
AD アドレスデコード出力(第1の入力信号) PH クロック信号(第2の入力信号) 111 PチャネルMOSFET 112 第1の遮断用NチャネルMOSFET 113 第1のNPNトランジスタ 114 第2のNPNトランジスタ 115 第1のプルダウン用NチャネルMOSFET 116 第2のプルダウン用NチャネルMOSFET 117 第2の遮断用NチャネルMOSFET 501 第1のプルダウン用NチャネルMOSFET 502 第2のプルダウン用NチャネルMOSFET 611 プルアップ用NチャネルMOSFET 612 CMOSインバータ回路 613 PチャネルMOSFET 1001 第1のプルダウン用NチャネルMOSFET 1002 PNPトランジスタ 1003 第2のプルダウン用NチャネルMOSFET 1101 CMOSインバータ回路 1102 プルダウン用NチャネルMOSFET
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−311689(JP,A) 特開 平2−2713(JP,A) 特開 平1−293716(JP,A) 特開 平1−23218(JP,A) 特開 平1−296814(JP,A) 特開 平1−218095(JP,A) 特開 昭63−208324(JP,A) 特開 平2−283123(JP,A) 飯塚哲哉編「CMOS超LSIの設 計」(1989.4.25)、株式会社培風 館、P.27−28
Claims (8)
- 【請求項1】 第1の入力信号を第2の入力信号に同期
出力させる駆動回路であって、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが前記第2の入力信号の入力線に接
続されたPチャネルMOSFETと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが接地線に接続され且つドレインが
前記PチャネルMOSFETのドレインに接続された第
1の遮断用NチャネルMOSFETと、 ベースが前記PチャネルMOSFETのドレインに接続
され且つコレクタが電源線に接続された第1のNPNト
ランジスタと、 前記第1のNPNトランジスタのエミッタにコレクタが
接続され且つエミッタが接地線に接続された第2のNP
Nトランジスタと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記第2のNPNトランジスタ
のコレクタに接続され且つソースが前記第2のNPNト
ランジスタのベースに接続された第1のプルダウン用N
チャネルMOSFETと、 前記第2の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記第2のNPNトランジスタ
のコレクタに接続され且つソースが前記第2のNPNト
ランジスタのベースに接続された第2のプルダウン用N
チャネルMOSFETと、第1の入力信号 の入力線がゲートに接続され且つドレイ
ンが前記第2のNPNトランジスタのベースに接続され
且つソースが接地線に接続された第2の遮断用Nチャネ
ルMOSFETとを備えていることを特徴とする駆動回
路。 - 【請求項2】 第1の入力信号を第2の入力信号に同期
出力させる駆動回路であって、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが前記第2の入力信号の入力線に接
続されたPチャネルMOSFETと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが接地線に接続され且つドレインが
前記PチャネルMOSFETのドレインに接続された遮
断用NチャネルMOSFETと、 ベースが前記PチャネルMOSFETのドレインに接続
され且つコレクタが電源線に接続されたNPNトランジ
スタと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記NPNトランジスタのエミ
ッタに接続され且つソースが接地線に接続された第1の
プルダウン用NチャネルMOSFETと、 前記第2の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記NPNトランジスタのエミ
ッタに接続され且つソースが接地線に接続された第2の
プルダウン用NチャネルMOSFETとを備えているこ
とを特徴とする駆動回路。 - 【請求項3】 第1の入力信号を第2の入力信号に同期
出力させる駆動回路であって、 前記第1の入力信号の入力線がゲートに接続され且つド
レインが前記第2の信号の入力線に接続されたプルアッ
プ用NチャネルMOSFETと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが接地線に接続され且つドレインが
前記プルアップ用NチャネルMOSFETのソースに接
続された第1の遮断用NチャネルMOSFETと、 ベースが前記プルアップ用NチャネルMOSFETのソ
ースに接続され且つコレクタが電源線に接続された第1
のNPNトランジスタと、 前記第1のNPNトランジスタのエミッタにゲートが接
続されたインバータ回路と、 該インバータ回路の出力線がゲートに接続され且つソー
スが電源線に接続され且つドレインが前記第1のNPN
トランジスタのベースに接続されたPチャネルMOSF
ETと、 前記第1のNPNトランジスタのエミッタにコレクタが
接続され且つエミッタが接地線に接続された第2のNP
Nトランジスタと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記第2のNPNトランジスタ
のコレクタに接続され且つソースが前記第2のNPNト
ランジスタのベースに接続された第1のプルダウン用N
チャネルMOSFETと、 前記第2の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記第2のNPNトランジスタ
のコレクタに接続され且つソースが前記第2のNPNト
ランジスタのベースに接続された第2のプルダウン用N
チャネルMOSFETと、 第3の入力信号の入力線がゲートに接続され且つドレイ
ンが前記第2のNPNトランジスタのベースに接続され
且つソースが接地線に接続された第2の遮断用Nチャネ
ルMOSFETとを備えていることを特徴とする駆動回
路。 - 【請求項4】 第3の入力信号が、プルアップ用Nチャ
ネルMOSFETのソース出力であることを特徴とする
請求項5記載の駆動回路。 - 【請求項5】 第3の入力信号が、第1の入力信号であ
ることを特徴とする請求項5記載の駆動回路。 - 【請求項6】 第1の入力信号を第2の入力信号に同期
出力させる駆動回路であって、 前記第1の入力信号の入力線がゲートに接続され且つド
レインが前記第2の入力信号の入力線に接続されたプル
アップ用NチャネルMOSFETと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが接地線に接続され且つドレインが
前記プルアップ用NチャネルMOSFETのソースに接
続された遮断用NチャネルMOSFETと、 ベースが前記プルアップ用NチャネルMOSFETのソ
ースに接続され且つコレクタが電源線に接続されたNP
Nトランジスタと、 前記NPNトランジスタのエミッタにゲートが接続され
たインバータ回路と、該インバータ回路の出力線がゲー
トに接続され且つソースが電源線に接続され且つドレイ
ンが前記NPNトランジスタのベースに接続されたPチ
ャネルMOSFETと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記NPNトランジスタのエミ
ッタに接続され且つソースが接地線に接続された第1の
プルダウン用NチャネルMOSFETと、 前記第2の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記NPNトランジスタのエミ
ッタに接続され且つソースが接地線に接続された第2の
プルダウン用NチャネルMOSFETとを備えているこ
とを特徴とする駆動回路。 - 【請求項7】 第1の入力信号を第2の入力信号に同期
出力させる駆動回路であって、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが前記第2の入力信号の入力線に接
続されたPチャネルMOSFETと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが接地線に接続され且つドレインが
前記PチャネルMOSFETのドレインに接続された遮
断用NチャネルMOSFETと、 ベースが前記PチャネルMOSFETのドレインに接続
され且つコレクタが電源線に接続されたNPNトランジ
スタと、 エミッタが前記NPNトランジスタのエミッタに接続さ
れ且つコレクタが接地線に接続されたPNPトランジス
タと、 前記第1の入力信号の入力線がゲートに接続され且つド
レインが前記第2の信号の入力線に接続され且つソース
が前記PNPトランジスタのベースに接続された第1の
プルダウン用NチャネルMOSFETと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記PNPトランジスタのベー
スに接続され且つソースが接地線に接続された第2のプ
ルダウン用NチャネルMOSFETとを備えていること
を特徴とする駆動回路。 - 【請求項8】 第1の入力信号を第2の入力信号に同期
出力させる駆動回路であって、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが前記第2の入力信号の入力線に接
続されたPチャネルMOSFETと、 前記第1の入力信号の論理反転信号の入力線がゲートに
接続され且つソースが接地線に接続され且つドレインが
前記PチャネルMOSFETのドレインに接続された遮
断用NチャネルMOSFETと、 ベースが前記PチャネルMOSFETのドレインに接続
され且つコレクタが電源線に接続されたNPNトランジ
スタと、 エミッタが前記NPNトランジスタのエミッタに接続さ
れ且つコレクタが接地線に接続され且つベースが前記P
チャネルMOSFETのドレインに接続されたPNPト
ランジスタと、 前記NPNトランジスタのエミッタにゲートが接続され
たインバータ回路と、該インバータ回路の出力線がゲー
トに接続され且つソースが接地線に接続され且つドレイ
ンが前記PNPトランジスタのベースに接続されたプル
ダウン用NチャネルMOSFETとを備えていることを
特徴とする駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2405856A JP2653921B2 (ja) | 1990-12-25 | 1990-12-25 | 駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2405856A JP2653921B2 (ja) | 1990-12-25 | 1990-12-25 | 駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04222990A JPH04222990A (ja) | 1992-08-12 |
JP2653921B2 true JP2653921B2 (ja) | 1997-09-17 |
Family
ID=18515461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2405856A Expired - Lifetime JP2653921B2 (ja) | 1990-12-25 | 1990-12-25 | 駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2653921B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63311689A (ja) * | 1987-06-12 | 1988-12-20 | Hitachi Ltd | スタチック型ram |
JPH022713A (ja) * | 1988-06-16 | 1990-01-08 | Kawasaki Steel Corp | 半導体集積回路 |
-
1990
- 1990-12-25 JP JP2405856A patent/JP2653921B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
飯塚哲哉編「CMOS超LSIの設計」(1989.4.25)、株式会社培風館、P.27−28 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH04222990A (ja) | 1992-08-12 |
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