KR20000057035A

KR20000057035A - 디코더 회로 및 디코드 방법

Info

Publication number: KR20000057035A
Application number: KR1019990054670A
Authority: KR
Inventors: 가기와타다카코; 우에타케도시유키; 마키야스히코
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1999-02-19
Filing date: 1999-12-03
Publication date: 2000-09-15
Also published as: US6239647B1; JP2000243089A; KR100607917B1; DE19958614B4; DE19958614A1

Abstract

본 발명은 디코더 회로 선택 신호선에 걸리는 부하를 저감하고, 디코더 회로를 구성하는 논리 회로의 단수를 감소시키는 디코더 회로 및 디코드 방법을 제공하는 것을 목적으로 한다.

디코더 회로를 선택하는 선택 신호를 검출하는 검출 수단(41)과, 클록 신호를 공급하는 클록 신호 공급 수단(42)과, 검출 수단(41)이 선택 신호를 검출하면 클록 신호의 타이밍으로 워드선 신호를 출력하는 워드선 신호 출력 수단(43, 44, 48, 49)과, 그 검출 수단이 선택 신호를 검출하지 않으면 워드선 신호를 소정의 레벨로 조정하는 조정 수단(50)을 구비함으로써 상기 과제를 해결한다.

Description

디코더 회로 및 디코드 방법{DECODER CIRCUIT AND DECODING METHOD OF THE SAME}

본 발명은 디코더 회로 및 디코드 방법에 관한 것으로, 특히 반도체 집적 회로에 포함되는 디코더 회로 및 디코드 방법에 관한 것이다.

최근, 반도체 기억 장치 등의 반도체 집적 회로는 소자가 미세화되고, 탑재된 메모리의 기억 용량은 해마다 증가하고 있다. 따라서, 반도체 집적 회로는 한층 더 고속화를 실현하기 위해 메모리 셀(Memory Cell : 이하, MC라고 함)의 축소화와 동시에, MC 주변 회로의 축소화 및 고속화가 요구된다.

예컨대, MC 주변 회로의 일례에 관해서 도 1을 이용하여 설명한다. 도 1은 MC 주변 회로의 일례의 설명도를 도시한다. 도 1의 디코더 회로(30-1∼30-n)는 어드레스 디코더(10)로부터 공급되는 디코더 회로 선택 신호와 클록 버퍼(20)로부터 공급되는 클록 신호 등에 기초하여 선택되고, 워드선 신호 WL0∼WLn을 발생시킨다.

어드레스 디코더(10)에는 도시하지 않은 외부로부터 공급되는 메모리 어드레스 신호(A0∼Am)가 공급되고, 그 메모리 어드레스 신호(A0∼Am)에 기초하여 디코더 회로 선택 신호를 생성한다. 예컨대, 메모리 어드레스 신호가 디코더 회로(30-1)로부터 출력되는 워드선 WL0에 의해 제어되는 메모리 어드레스를 도시하는 경우, 디코더 회로(30-1)를 선택하는 디코더 회로 선택 신호를 생성한다.

다음에, 디코더 회로(30-1∼30-n)에 관해서 도 2를 이용하여 설명한다. 도 2는 디코더 회로의 일례의 구성도를 도시한다. 디코더 회로(30-1∼30-n)는 NAND 회로(31) 및 NOT 회로(32∼34)를 포함하는 구성이다. NAND 회로(31)에는 2개의 디코더 회로 선택 신호와 클록 신호가 공급되고, 예컨대 그 공급되는 신호가 전부 하이일 때에 NOT 회로(34)로부터 하이의 워드선 신호를 출력한다.

그러나, 종래의 디코더 회로는 MC 용량의 증가에 따라 그 디코더 회로를 선택하는 디코더 회로 선택 신호선에 걸리는 부하가 증대되는 문제가 있었다. 또한, 반도체 집적 회로는 한층 더 고속화를 실현하기 위해서, MC의 축소화와 함께 MC 주변 회로의 축소화 및 고속화가 요구되고, 특히 디코더 회로의 축소가 요구된다.

본 발명은 상기한 점을 감안하여 이루어진 것으로, 디코더 회로 선택 신호선에 걸리는 부하를 저감하고, 디코더 회로를 구성하는 논리 회로의 단수를 감소시키는 디코더 회로 및 디코드 방법을 제공하는 것을 목적으로 한다.

도 1은 메모리 셀(MC) 주변 회로의 일례의 설명도.

도 2는 디코더 회로의 일례의 구성도.

도 3은 본 발명의 디코더 회로의 제1 실시예의 구성도.

도 4는 제1 실시예의 디코더 회로의 일례의 타이밍도.

도 5는 본 발명의 디코더 회로의 제2 실시예의 구성도.

도 6은 본 발명의 디코더 회로의 제3 실시예의 구성도.

도 7은 본 발명의 디코더 회로의 제4 실시예의 구성도.

도 8은 본 발명의 디코더 회로의 제5 실시예의 구성도.

도 9는 본 발명의 디코더 회로의 제6 실시예의 구성도.

도 10은 본 발명의 디코더 회로를 포함하는 반도체 집적 회로의 일례의 구성도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 ; 어드레스 디코더

20 ; 클록 버퍼

30-1∼30-n, 40-1∼40-n, 50-1∼50-n, 60-1∼60-n, 70-1∼70-n, 80-1∼80-n, 90-1∼90-n ; 디코더 회로

31 ; NAND 회로

32∼34, 42, 47, 55∼57, 72 ; NOT 회로

41 ; NOR 회로

43, 44, 48, 51, 54, 61, 81 ; PMOS 트랜지스터

45, 46, 49, 50, 52, 53, 62, 63, 82 ; NMOS 트랜지스터

71 ; 트랜스퍼 스위치

WL0∼WLn ; 워드선 신호

그래서, 상기 과제를 해결하기 위해 청구항 1에 기재한 본 발명은 반도체 집적 회로를 구성하는 디코더 회로에 있어서, 상기 디코더 회로를 선택하는 선택 신호를 검출하는 검출 수단과, 클록 신호를 공급하는 클록 신호 공급 수단과, 상기 검출 수단이 상기 선택 신호를 검출하면 상기 클록 신호의 타이밍으로 워드선 신호를 출력하는 워드선 신호 출력 수단을 구비한 것을 특징으로 한다.

이와 같이, 검출 수단 및 클록 신호 공급 수단을 별도로 설치함으로써, 디코더 회로에 걸리는 부하를 감소시킬 수 있다.

또한, 청구항 2에 기재한 본 발명에서, 상기 워드선 신호 출력 수단은 P형 MOS 트랜지스터와 N형 MOS 트랜지스터를 포함하고, 상기 P형 MOS 트랜지스터를 제어하는 제어 신호와 N형 MOS 트랜지스터를 제어하는 제어 신호가 분리되어 있는 것을 특징으로 한다.

이와 같이, P형 MOS 트랜지스터를 제어하는 제어 신호와 N형 MOS 트랜지스터를 제어하는 제어 신호가 분리되어 있으므로, P형 MOS 트랜지스터로 구동하는 것이 가능해진다. 따라서, 워드선 신호의 선택 처리를 고속화하는 것이 가능해진다.

또한, 청구항 3에 기재한 본 발명에서, 상기 검출 수단은 NOR 논리 회로로 구성되는 것을 특징으로 한다.

이와 같이, 상기 검출 수단을 NOR 논리 회로로 구성함으로써, 미소 트랜지스터로 구성되는 NOR 논리 회로를 이용하는 것이 가능해지고, 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다. 따라서, 디코더 회로를 구성하는 논리 회로의 단수를 감소시키는 것이 가능해진다.

또한, 청구항 4에 기재한 본 발명에서, 상기 워드선 신호 출력 수단은, 상기 검출 수단이 상기 디코더 회로를 선택하는 선택 신호를 검출하면 상기 워드선 신호의 출력을 지시하는 제1 제어 수단과, 상기 클록 신호의 타이밍으로 상기 워드선 신호의 출력을 지시하는 제2 제어 수단, 상기 제1 제어 수단 및 제2 제어 수단의 지시에 기초하여 상기 워드선 신호를 출력하는 출력 수단을 갖는 것을 특징으로 한다.

이와 같이, 워드선 신호 출력 수단은 선택 신호의 검출시에 워드선 신호의 출력을 지시하는 제1 제어 수단과, 클록 신호의 타이밍으로 워드선 신호의 출력을 지시하는 제2 제어 수단과, 제1 제어 수단 및 제2 제어 수단의 지시에 기초하여 워드선 신호를 출력하는 출력 수단을 구비함으로써, 디코더 회로에 걸리는 부하를 감소시키면서 적절한 워드선 신호를 출력하는 것이 가능해진다.

또한, 청구항 5에 기재한 본 발명에서, 상기 조정 수단은 제1의 N형 MOS 트랜지스터로 구성되는 것을 특징으로 한다.

이와 같이, 조정 수단을 N형 MOS 트랜지스터로 구성함으로써, 디코더 회로가 선택되지 않은 경우에 워드선 신호 출력 수단으로부터 출력되는 신호가 플로팅 상태가 되지 않도록 로우의 신호로 조정하는 것이 가능하다.

예컨대, 디코더 회로가 선택될 때에 워드선 신호 출력 수단으로부터 출력되는 신호가 소정의 레벨이 되도록 N형 MOS 트랜지스터의 상태를 제어하는 것이 가능하다. 또한, 동일한 회로 내에서 사용되는 다른 N형 또는 P형 MOS 트랜지스터보다 작은 사이즈의 N형 MOS 트랜지스터를 조정 수단으로서 사용하면, 항상 워드선 신호 출력 수단으로부터 출력되는 신호를 조정하고 있었다고 해도 문제가 생기지 않는다.

또한, 청구항 6에 기재한 본 발명에서, 상기 검출 수단이 상기 선택 신호를 검출하지 않으면 상기 워드선 신호를 소정의 레벨로 조정하는 조정 수단을 더 갖는 것을 특징으로 한다.

이와 같이, 검출 수단이 선택 신호를 검출하지 않는 때, 즉 디코더 회로가 선택되지 않는 경우에 조정 수단에 의해 워드선 신호 출력 수단으로부터 출력되는 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

또한, 청구항 7에 기재한 본 발명은 반도체 집적 회로를 구성하는 디코더 회로에 있어서, 상기 디코더 회로를 선택하는 선택 신호를 검출하는 NOR 논리 회로와, 공급되는 클록 신호를 반전하여 출력하는 NOT 논리 회로와, 상기 선택 신호가 검출되면 동작 상태가 되는 제1의 P형 MOS 트랜지스터와, 상기 NOT 논리 회로에서 출력되는 클록 신호의 타이밍으로 동작 상태 또는 정지 상태가 되는 제2의 N형 MOS 트랜지스터로 구성되고, 상기 선택 신호가 검출되면 상기 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터의 상태에 기초하여 워드선 신호를 출력하는 것을 특징으로 한다.

이와 같이, NOR 논리 회로, NOT 논리 회로, 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터를 별도로 설치함으로써 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다.

또한, NOR 논리 회로로 구성함으로써 미소 트랜지스터로 구성되는 NOR 논리 회로를 이용하는 것이 가능해지고, 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다. 따라서, 디코더 회로를 구성하는 논리 회로의 단수를 감소시키는 것이 가능해진다.

또한, 청구항 8에 기재한 본 발명에서, 상기 선택 신호가 검출되지 않는 경우에 워드선 신호를 소정의 레벨로 조정하는 제1의 N형 MOS 트랜지스터를 더 갖는 것을 특징으로 한다.

이와 같이, NOR 논리 회로가 선택 신호를 검출하지 않는 때, 즉 디코더 회로가 선택되지 않는 경우에 제1의 N형 MOS 트랜지스터에 의해 워드선 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

또한, 청구항 9에 기재한 본 발명은, 반도체 집적 회로를 구성하는 디코더 회로에 있어서, 상기 디코더 회로를 선택하는 선택 신호를 검출하는 제2의 P형 MOS 트랜지스터 및 제3의 N형 MOS 트랜지스터와, 공급되는 클록 신호를 반전하여 출력하는 NOT 논리 회로, 상기 선택 신호가 검출되면 동작 상태가 되는 제1의 P형 MOS 트랜지스터, 상기 NOT 논리 회로에서 출력되는 클록 신호의 타이밍으로 동작 상태 또는 정지 상태가 되는 제2의 N형 MOS 트랜지스터로 구성되고, 상기 선택 신호가 검출되면 상기 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터의 상태에 기초하여 워드선 신호를 출력하는 것을 특징으로 한다.

이와 같이, 제2의 P형 MOS 트랜지스터 및 제3의 N형 MOS 트랜지스터, NOT 논리 회로, 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터를 별도로 설치함으로써 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다.

또한, 제2의 P형 MOS 트랜지스터 및 제3의 N형 MOS 트랜지스터로 구성함으로써 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다.

또한, 청구항 10에 기재한 본 발명은, 상기 선택 신호가 검출되지 않는 경우에 워드선 신호를 소정의 레벨로 조정하는 제1의 N형 MOS 트랜지스터를 더 갖는 것을 특징으로 한다.

이와 같이, 선택 신호가 검출되지 않을 경우, 즉 디코더 회로가 선택되지 않는 경우에 제1의 N형 MOS 트랜지스터에 의해 워드선 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

또한, 청구항 11에 기재한 본 발명은 반도체 집적 회로를 구성하는 디코더 회로에서 사용되는 디코드 방법에 있어서, 상기 디코더 회로를 선택하는 선택 신호를 검출하는 단계와, 클록 신호를 공급하는 단계와, 상기 선택 신호를 검출하면 상기 클록 신호의 타이밍으로 워드선 신호를 출력하는 단계를 갖는 것을 특징으로 한다.

이와 같이, 선택 신호를 검출하는 단계와, 클록 신호를 공급하는 단계와, 선택 신호를 검출하면 클록 신호의 타이밍으로 워드선 신호를 출력하는 단계를 가짐으로써 디코더 회로에 걸리는 부하를 감소시키는 것이 가능해진다

또한, 청구항 12에 기재한 본 발명은 상기 선택 신호를 검출하지 않으면 상기 워드선 신호를 소정의 레벨로 조정하는 단계를 더 갖는 것을 특징으로 한다.

이와 같이, 선택 신호를 검출하지 않는 경우, 즉 디코더 회로가 선택되지 않는 때에 워드선 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

또한, 청구항 13에 기재한 본 발명은 반도체 집적 회로를 구성하는 디코더 회로에서 사용되는 디코드 방법에 있어서, 상기 디코더 회로를 선택하는 선택 신호를 검출하는 단계와, 공급되는 클록 신호를 반전하여 출력하는 단계와, 상기 선택 신호가 검출되고 제1의 P형 MOS 트랜지스터가 동작 상태가 되는 단계와, 상기 클록 신호의 타이밍으로 제2의 N형 MOS 트랜지스터가 동작 상태 또는 정지 상태가 되는 단계로 구성되고, 상기 선택 신호가 검출되면 상기 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터의 상태에 기초하여 워드선 신호를 출력하는 것을 특징으로 한다.

이와 같이, 선택 신호를 검출하는 단계와, 클록 신호를 반전하여 출력하는 단계와, 제1의 P형 MOS 트랜지스터를 동작 상태로 하는 단계와, 제2의 N형 MOS 트랜지스터를 동작 상태 또는 정지 상태로 하는 단계를 별도로 설치함으로써 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다.

또한, 청구항 14에 기재한 본 발명은, 상기 선택 신호가 검출되지 않는 경우에 워드선 신호를 소정의 레벨로 조정하는 단계를 더 갖는 것을 특징으로 하는 디코드 방법.

이와 같이, 선택 신호를 검출하지 않을 경우, 즉 디코더 회로가 선택되지 않은 경우에 워드선 신호를 소정의 레벨로 조정하여 워드선 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

다음에, 본 발명의 실시의 형태에 관해서 도면에 기초하여 설명한다.

도 3은 본 발명의 디코더 회로의 제1 실시예의 구성도를 도시한다. 도 3의 디코더 회로(40-1∼40-n)는 같은 구성이기 때문에 디코더 회로(40-1)를 예로 설명한다. 또한, 디코더 회로(40-1)는 도 1의 디코더 회로(30-1)에 대응하는 회로이다.

디코더 회로(40-1)는 NOR 회로(41), NOT 회로(42, 47), PMOS 트랜지스터(43, 44, 48) 및 NMOS 트랜지스터(45, 46, 49, 50)를 포함하는 구성이다.

여기서, 도 4의 타이밍도를 이용하여 도 3의 디코더 회로(40-1)의 동작에 관해서 설명한다. 도 4는, 제1 실시예의 디코더 회로의 일례의 타이밍도를 도시한다. NOR 회로(41)에는 어드레스 디코더(10)로부터 2개의 디코더 회로 선택 신호가 공급되고, 그 디코더 회로(40-1)가 선택되면 도 4(a)에 도시한 바와 같이 2개의 디코더 회로 선택 신호가 하이에서 로우로 변화된다. 또한, NOT 회로(42)에는 클록 버퍼(20)로부터 도 4(b)에 도시한 바와 같이 클록 신호가 공급된다.

NOR 회로(41)는 공급되는 2개의 디코더 회로 선택 신호가 로우가 되면 도 4(c)에 도시한 바와 같이 하이 레벨 신호를 PMOS 트랜지스터(43) 및 NMOS 트랜지스터(46)에 공급한다. 또한, NOT 회로(42)는 도 4(c)에 도시한 바와 같이 클록 신호를 반전하여 PMOS 트랜지스터(44), NMOS 트랜지스터(45) 및 NOT 회로(47)에 공급한다.

도 4(d)에 도시한 바와 같은 하이의 신호가 PMOS 트랜지스터(43, 44)에 공급되면 PMOS 트랜지스터(43, 44)는 오프 상태가 된다. 또한, 도 4(d)에 도시한 바와 같은 하이의 신호가 NMOS 트랜지스터(45, 46)에 공급되면 NMOS 트랜지스터(45, 46)는 온 상태가 된다. 따라서, 도 4(e)에 도시한 바와 같은 로우 신호가 PMOS 트랜지스터(48) 및 NMOS 트랜지스터(49)에 공급된다.

PMOS 트랜지스터(48)는 도 4(e)에 도시한 바와 같은 로우 신호를 공급받으면 온 상태가 된다. 또한, NMOS 트랜지스터(49)는 도 4(e)에 도시한 바와 같은 로우 신호를 공급받으면 오프 상태가 된다. 따라서, 도 4(f)에 도시한 바와 같은 하이의 워드선 신호 WL1이 출력된다.

또한, 디코더 회로(40-1)는 최종단에 NMOS 트랜지스터(50)가 설치되어 있다. 이 NMOS 트랜지스터(50)는 디코더 회로(40-1)로, 그 외에 사용되고 있는 NMOS 트랜지스터보다 작은 크기의 NMOS 트랜지스터이며, 게이트가 전원으로 접속되어 있다. 따라서, 디코더 회로(40-1)가 선택되지 않은 비선택시에도 플로팅 상태가 되는 일이 없고, 안정된 동작을 확보할 수 있다. 또한, 작은 크기의 NMOS 트랜지스터이므로 디코더 회로(40-1)가 선택되는 선택시의 처리에는 영향을 주지 않는다.

이상과 같이, 본원 발명의 제1 실시예의 디코더 회로는 미소 트랜지스터로 구성된 NOR 회로(41)를 사용함으로써 디코더 회로 선택 신호선에 걸리는 부하를 저감하고, 또한 디코더 회로를 구성하는 논리 회로의 단수를 감소시키는 것이 가능해진다. 따라서, 디코더 회로의 축소화가 가능해진다.

또한, 디코더 회로는 PMOS 트랜지스터의 신호와 NMOS 트랜지스터의 신호등이 분리되도록 구성되고, PMOS 트랜지스터로 구동함으로써 워드선 신호의 선택 처리를 고속화하는 것이 가능해진다.

다음에, 본 발명의 디코더 회로의 제2 실시예에 관해서 도 5를 이용하여 설명한다. 도 5는 본 발명의 디코더 회로의 제2 실시예의 구성도를 도시한다. 또한, 도 5의 디코더 회로는 일부가 도 3의 디코더 회로와 동일하며, 동일 부분에는 동일 부호를 붙이고 설명을 생략한다. 또한, 도 5의 디코더 회로(50-1∼50-n)는 같은 구성이기 때문에 디코더 회로(50-1)만을 예로서 설명한다.

디코더 회로(50-1)는 NOR 회로(41), NOT 회로(42, 55, 56, 57), PMOS 트랜지스터(51, 54) 및 NMOS 트랜지스터(52, 53)를 포함하는 구성이다. 도 5의 디코더 회로는 도 3의 디코더 회로의 NOR 회로(41)의 출력을 NMOS 트랜지스터(52)에 접속한 점과 PMOS 트랜지스터(54)의 게이트가 다음단의 NOT 회로(55)의 출력에 접속되어 있는 점을 특징으로 한다.

NOR 회로(41)에는 어드레스 디코더(10)로부터 2개의 디코더 회로 선택 신호가 공급되고, 그 디코더 회로(50-1)가 선택되면 2개의 디코더 회로 선택 신호가 하이에서 로우로 변화된다. 또한, NOT 회로(42)에는 클록 버퍼(20)로부터 클록 신호가 공급된다.

NOR 회로(41)는, 공급되는 2개의 디코더 회로 선택 신호가 로우로 되면 하이 신호를 NOT 회로(57)에 공급한다. NOT 회로(57)는 공급된 하이 신호를 반전하여 PMOS 트랜지스터(51) 및 NMOS 트랜지스터(52)에 공급한다. 또한, NOT 회로(42)는 클록 신호를 반전하여 NMOS 트랜지스터(53)에 공급한다.

로우 신호가 PMOS 트랜지스터(51)에 공급되면, PMOS 트랜지스터(51)는 온 상태가 된다. 또한, 로우 신호가 NMOS 트랜지스터(52, 53)에 공급되면 NMOS 트랜지스터(52, 53)는 오프 상태가 된다. 따라서, 하이 신호가 NOT 회로(55)에 공급된다.

NOT 회로(55)는 하이 신호를 공급받으면 로우 신호를 PMOS 트랜지스터(54) 및 NOT 회로(56)에 공급한다. 로우 신호가 PMOS 트랜지스터(54)에 공급되면 PMOS 트랜지스터(54)는 온 상태가 되고, NOT 회로(56)로부터 하이 신호가 출력된다. 따라서, 하이의 워드선 신호 WL1이 출력된다.

이상과 같이, 본원 발명의 제2 실시예의 디코더 회로는 PMOS 트랜지스터(54)의 게이트가 다음단의 NOT 회로(55)의 출력에 접속됨에 따라 신호의 전파 속도를 상승시키는 것이 가능해지고, 워드선 신호의 선택 처리를 고속화하는 것이 가능해진다.

다음에, 본 발명의 디코더 회로의 제3 실시예에 관해서 도 6을 이용하여 설명한다. 도 6은 본 발명의 디코더 회로의 제3 실시예의 구성도를 도시한다. 또한, 도 6의 디코더 회로는 일부가 도 5의 디코더 회로와 동일하며, 동일 부분에는 동일 부호를 붙이고 설명을 생략한다. 또한, 도 6의 디코더 회로(60-1∼60-n)는 같은 구성이기 때문에 디코더 회로(60-1)를 예로서 설명한다.

디코더 회로(60-1)는 NOR 회로(41), NOT 회로(42, 55, 56, 57), PMOS 트랜지스터(51, 54, 61) 및 NMOS 트랜지스터(62, 63)를 포함하는 구성이다. 도 6의 디코더 회로는 도 5의 NOT 회로(42)의 출력을 클록된 인버터 회로에 접속한 점을 특징으로 한다.

NOR 회로(41)에는 어드레스 디코더(10)로부터 2개의 디코더 회로 선택 신호가 공급되고, 그 디코더 회로(60-1)가 선택되면 2개의 디코더 회로 선택 신호가 하이에서 로우로 변화된다. 또한, NOT 회로(42)에는 클록 버퍼(20)로부터 클록 신호가 공급된다.

NOR 회로(41)는, 공급되는 2개의 디코더 회로 선택 신호가 로우가 되면 하이 신호를 NOT 회로(57)에 공급한다. NOT 회로(57)는 공급된 하이 신호를 반전하여 PMOS 트랜지스터(51) 및 NMOS 트랜지스터(63)에 공급한다. 또한, NOT 회로(42)는 클록 신호를 반전하여 PMOS 트랜지스터(61) 및 NMOS 트랜지스터(62)에 의해 구성되는 클록된 인버터 회로에 공급한다.

로우 신호가 PMOS 트랜지스터(51)에 공급되면 PMOS 트랜지스터(51)는 온 상태가 된다. 또한, 로우 신호가 NMOS 트랜지스터(63)에 공급되면 NMOS 트랜지스터(63)는 오프 상태가 된다. 따라서, 하이 신호가 NOT 회로(55)에 공급된다.

NOT 회로(55)는 하이 신호를 공급받으면 로우 신호를 PMOS 트랜지스터(54) 및 NOT 회로(56)에 공급한다. 로우 신호가 PMOS 트랜지스터(54)에 공급되면 PMOS 트랜지스터(54)는 N 상태가 되고 NOT 회로(56)로부터 하이 신호가 출력된다. 따라서, 하이의 워드선 신호 WL1이 출력된다.

이상과 같이, 본원 발명의 제3 실시예의 디코더 회로는, PMOS 트랜지스터(54)의 게이트가 다음단의 NOT 회로(55)의 출력에 접속되어 있으므로 신호의 전파 속도를 상승시키는 것이 가능해지고, 워드선 신호의 선택 처리를 고속화하는 것이 가능해진다.

다음에, 본 발명의 디코더 회로의 제4 실시예에 관해서 도 7을 이용하여 설명한다. 도 7은 본 발명의 디코더 회로의 제4 실시예의 구성도를 도시한다. 또한, 도 7의 디코더 회로는 일부가 도 6의 디코더 회로와 동일하며 동일 부분에는 동일 부호를 붙이고 설명을 생략한다. 또한, 도 7의 디코더 회로(70-1∼70-n)는 같은 구성이기 때문에 디코더 회로(70-1)을 예로 설명한다.

디코더 회로(70-1)는 NOR 회로(41), NOT 회로(42, 55, 56, 2), PMOS 트랜지스터(54) 및 트랜스퍼 스위치(71)를 포함하는 구성이다. 도 7의 디코더 회로는 도 6의 클록된 인버터 회로를 트랜스퍼 스위치(71)로 대체한 점을 특징으로 한다.

NOR 회로(41)에는 어드레스 디코더(10)로부터 2개의 디코더 회로 선택 신호가 공급되고, 그 디코더 회로(70-1)가 선택되면 2개의 디코더 회로 선택 신호가 하이에서 로우로 변화된다. 또한, NOT 회로(42)에는 클록 버퍼(20)로부터 클록 신호가 공급된다.

NOR 회로(41)는 공급되는 2개의 디코더 회로 선택 신호가 로우가 되면 하이 신호를 트랜스퍼 스위치(71)의 N 채널(ch)측 및 NOT 회로(72)에 공급한다. NOT 회로(72)는 공급된 하이 신호를 반전하여 트랜스퍼 스위치(71)의 P 채널(ch)측에 공급한다.

따라서, NOR 회로(41)로부터 하이 신호가 출력될 때에 NOT 회로(42)가 클록 신호를 반전하여 트랜스퍼 스위치에 공급하면 그 반전한 클록 신호가 NOT 회로(55)에 공급된다.

이상과 같이, 본원 발명의 제4 실시예의 디코더 회로는, PMOS 트랜지스터(54)의 게이트가 다음단의 NOT 회로(55)의 출력에 접속되는 것에 의해 신호의 전파 속도를 상승시키는 것이 가능해지고, 워드선 신호의 선택 처리를 고속화하는 것이 가능해진다.

다음에, 본 발명의 디코더 회로의 제5 실시예에 관해서 도 8을 이용하여 설명한다. 도 8은 본 발명의 디코더 회로의 제5 실시예의 구성도를 도시한다. 또한, 도 8의 디코더 회로는 일부가 도 3의 디코더 회로와 동일하며, 동일 부분에는 동일 부호를 붙이고 설명을 생략한다. 또한, 도 8의 디코더 회로(80-1∼80- n)는 같은 구성이기 때문에 디코더 회로(80-1)를 예로서 설명한다.

디코더 회로(80-1)는 NOT 회로(42, 83), PMOS 트랜지스터(43, 44, 48, 81) 및 NMOS 트랜지스터(45, 46, 49, 50, 82)를 포함하는 구성이다. 도 8의 디코더 회로는 도 3의 NOR 회로(41)를 PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)로 대체한 점을 특징으로 한다.

PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)에는 어드레스 디코더(10)로부터 각각 디코더 회로 선택 신호가 공급되고, 그 디코더 회로(80-1)가 선택되면 PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)에 공급되는 디코더 회로 선택 신호가 하이에서 로우로 변화된다. 또한, NOT 회로(42)에는 클록 버퍼(20)로부터 클록 신호가 공급된다.

PMOS 트랜지스터(81)는, 공급되는 디코더 회로 선택 신호가 로우가 되면 온 상태가 된다. 또한, NMOS 트랜지스터(82)는 공급되는 디코더 회로 선택 신호가 로우가 되면 오프 상태가 된다. 따라서, PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)에 하이의 디코더 회로 선택 신호가 공급되면, PMOS 트랜지스터(43) 및 NMOS 트랜지스터(46)에 하이 신호가 공급된다. 한편, NOT 회로(42)는 클록 신호를 반전하여 PMOS 트랜지스터(44) 및 NMOS 트랜지스터(45, 49) 및 NOT 회로(83)에 공급한다.

하이 신호가 PMOS 트랜지스터(43, 44)에 공급되면 PMOS 트랜지스터(43,44)는 오프 상태가 된다. 또한, 하이 신호가 NMOS 트랜지스터(45, 46)에 공급되면 NMOS 트랜지스터(45, 46)는 온 상태가 된다. 따라서, 로우 신호가 PMOS 트랜지스터(48)에 공급됨과 동시에 로우 신호가 NOT 회로(83)를 통해 NMOS 트랜지스터(49)에 공급된다.

PMOS 트랜지스터(48)는 로우 신호를 공급받으면 온 상태가 된다. 또한, NMOS 트랜지스터(49)는 로우 신호를 공급받으면 오프 상태가 된다. 따라서, 하이의 워드선 신호 WL1이 출력된다.

또한, 디코더 회로(80-1)는 제1 실시예와 같이 최종단에 NMOS 트랜지스터(50)가 설치되어 있다. 따라서, 디코더 회로(80-1)가 선택되지 않는 비선택시에도 플로팅 상태로 되지 않고, 안정된 동작을 확보할 수 있다.

이상과 같이, 본원 발명의 제5 실시예의 디코더 회로는 PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)를 이용함으로써 디코더 회로 선택 신호선에 걸리는 부하를 저감하고, 또한 디코더 회로를 구성하는 논리 회로의 단수를 감소시키는 것이 가능해진다. 따라서, 디코더 회로의 축소화가 가능해진다.

다음으로, 본 발명의 디코더 회로의 제6 실시예에 관해서 도 9를 이용하여 설명한다. 도 9는 본 발명의 디코더 회로의 제6 실시예의 구성도를 도시한다. 또한, 도 9의 디코더 회로는 일부를 제외하고 도 3의 디코더 회로와 동일하며, 동일 부분에는 동일 부호를 붙이고 설명을 생략한다. 또한, 도 9의 디코더 회로(90-1∼90-n)는 같은 구성이기 때문에 디코더 회로(90-1)를 예로서 설명한다.

디코더 회로(90-1)는 NOR 회로(41), NOT 회로(42, 47), PMOS 트랜지스터(43, 44, 48) 및 NMOS 트랜지스터(45, 46, 49, 50)를 포함하는 구성이다. 도 9의 디코더 회로는 도 3의 NMOS 트랜지스터(50)의 게이트를 NOT 회로(47)의 출력과 접속한 점을 특징으로 한다.

이 NMOS 트랜지스터(50)는, 디코더 회로(90-1)가 선택되지 않는 비선택시, 즉 NOT 회로(47)의 출력이 하이 신호일 때에 온 상태가 되고, 플로팅 상태를 방지하여 안정된 동작을 확보할 수 있다.

이상, 본 발명의 디코더 회로는 예컨대 도 10에 도시한 바와 같은 반도체 집적 회로를 구성한다. 따라서, 본 발명의 디코더 회로의 축소화라는 우수한 효과에 의해 MC의 소형화가 가능해지고, 그 결과, 반도체 집적 회로는 한층 더 고속화를 실현하는 것이 가능해진다.

또한, 특허 청구의 범위에 기재한 검출 수단은 NOR 회로(41), PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)에 대응하고, 클록 신호 공급 수단은 NOT 회로(42)에 대응하며, 워드선 신호 출력 수단은 PMOS 트랜지스터(43, 44, 48)에 대응하고, 조정 수단은 NMOS 트랜지스터(50)에 대응하며, 제1 제어 수단은 PMOS 트랜지스터(43)에 대응하고, 제2 제어 수단은 PMOS 트랜지스터(44)에 대응하며, 출력 수단은 PMOS 트랜지스터(48)에 대응하고, 제1의 N형 MOS 트랜지스터는 NMOS 트랜지스터(50)에 대응하며, 제1의 P형 MOS 트랜지스터는 PMOS 트랜지스터(48)에 대응하고, 제2의 N형 MOS 트랜지스터는 NMOS 트랜지스터(49)에 대응하며, 제2의 P형 MOS 트랜지스터는 PMOS 트랜지스터(81)에 대응하고, 제3의 N형 MOS 트랜지스터는 NMOS 트랜지스터(82)에 대응한다.

전술한 바와 같이, 청구항 1에 기재한 본 발명에 따르면, 검출 수단 및 클록 신호 공급 수단을 별도로 설치함으로써 디코더 회로에 걸리는 부하를 감소시킬 수 있다.

또한, 청구항 2에 기재한 본 발명에 따르면, P형 MOS 트랜지스터를 제어하는 제어 신호와 N형 MOS 트랜지스터를 제어하는 제어 신호가 분리됨에 따라, P형 MOS 트랜지스터로 구동하는 것이 가능해진다. 따라서, 워드선 신호의 선택 처리를 고속화하는 것이 가능해진다.

또한, 청구항 3에 기재한 본 발명에 따르면, 상기 검출 수단을 NOR 논리 회로로 구성함으로써, 미소 트랜지스터로 구성되는 NOR 논리 회로를 이용하는 것이 가능해지고, 디코더 회로에 걸리는 부하를 감소시키는 것이 가능해진다. 따라서, 디코더 회로를 구성하는 논리 회로의 단수를 감소시키는 것이 가능해진다.

또한, 청구항 4에 기재한 본 발명에 따르면, 워드선 신호 출력 수단은 선택 신호의 검출시에 워드선 신호의 출력을 지시하는 제1 제어 수단과, 클록 신호의 타이밍으로 워드선 신호의 출력을 지시하는 제2 제어 수단과, 제1 제어 수단 및 제2 제어 수단의 지시에 기초하여 워드선 신호를 출력하는 출력 수단을 구비함으로써, 디코더 회로에 걸리는 부하를 감소시키면서 적절한 워드선 신호를 출력하는 것이 가능해진다.

또한, 청구항 5에 기재한 본 발명에 따르면, 조정 수단을 N형 MOS 트랜지스터로 구성함으로써, 디코더 회로가 선택되지 않는 경우에 워드선 신호 출력 수단으로부터 출력되는 신호가 플로팅 상태가 되지 않도록 로우 신호로 조정하는 것이 가능하다.

예컨대, 디코더 회로가 선택되지 않는 경우, 워드선 신호 출력 수단으로부터 출력되는 신호가 소정의 레벨이 되도록 N형 MOS 트랜지스터의 상태를 제어하는 것이 가능하다. 또한, 동일한 회로 내에서 사용되는 다른 N형 또는 P형 MOS 트랜지스터보다 작은 크기의 N형 MOS 트랜지스터를 조정 수단으로서 사용하면, 항상 워드선 신호 출력 수단으로부터 출력되는 신호를 조정하였다 해도 문제가 생기지 않는다.

또한, 청구항 6에 기재한 본 발명에 따르면, 검출 수단이 선택 신호를 검출하지 않는 경우, 즉 디코더 회로가 선택되지 않는 경우에 조정 수단에 의해 워드선 신호 출력 수단으로부터 출력되는 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

또한, 청구항 7에 기재한 본 발명에 따르면, NOR 논리 회로, NOT 논리 회로, 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터를 별도로 설치함으로써 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다.

또한, NOR 논리 회로로 구성함으로써, 미소 트랜지스터로 구성되는 NOR 논리 회로를 이용하는 것이 가능해지고, 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다. 따라서, 디코더 회로를 구성하는 논리 회로의 단수를 감소시키는 것이 가능해진다.

또한, 청구항 8에 기재한 본 발명에 따르면, NOR 논리 회로가 선택 신호를 검출하지 않는 경우, 즉 디코더 회로가 선택되지 않는 경우에 제1의 N형 MOS 트랜지스터에 의해 워드선 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

또한, 청구항 9에 기재한 본 발명에 따르면, 제2의 P형 MOS 트랜지스터 및 제3의 N형 MOS 트랜지스터, NOT 논리 회로, 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터를 별도로 설치함으로써, 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다.

또한, 청구항 10에 기재한 본 발명에 따르면, 선택 신호가 검출되지 않을 경우, 즉 디코더 회로가 선택되지 않는 경우에 제1의 N형 MOS 트랜지스터에 의해 워드선 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

또한, 청구항 11에 기재한 본 발명에 따르면, 선택 신호를 검출하는 단계와, 클록 신호를 공급하는 단계와, 선택 신호를 검출하면 클록 신호의 타이밍으로 워드선 신호를 출력하는 단계를 가짐으로써, 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다.

또한, 청구항 12에 기재한 본 발명에 따르면, 선택 신호를 검출하지 않는 경우, 즉 디코더 회로가 선택되지 않는 경우에 워드선 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

또한, 청구항 13에 기재한 본 발명에 의하면, 선택 신호를 검출하는 단계와, 클록 신호를 반전하여 출력하는 단계와, 제1의 P형 MOS 트랜지스터를 동작 상태로 하는 단계와, 제2의 N형 MOS 트랜지스터를 동작 상태 또는 정지 상태로 하는 단계를 별도로 설치함으로써, 디코더 회로에 걸리는 부하를 감소시킬 수 있게 된다.

또한, 청구항 14에 기재한 본 발명에 따르면, 선택 신호를 검출하지 않는 경우, 즉 디코더 회로가 선택되지 않는 경우에 워드선 신호를 소정의 레벨로 조정하고, 워드선 신호가 플로팅 상태가 되지 않도록 조정하는 것이 가능하다.

Claims

반도체 집적 회로를 구성하는 디코더 회로에 있어서,

상기 디코더 회로를 선택하는 선택 신호를 검출하는 검출 수단과;

클록 신호를 공급하는 클록 신호 공급 수단과;

상기 검출 수단이 상기 선택 신호를 검출하면 상기 클록 신호의 타이밍으로 워드선 신호를 출력하는 워드선 신호 출력 수단을 구비하는 것을 특징으로 하는 디코더 회로.
제1항에 있어서, 상기 워드선 신호 출력 수단은,

P형 MOS 트랜지스터와 N형 MOS 트랜지스터를 포함하고, 상기 P형 MOS 트랜지스터를 제어하는 제어 신호와 N형 MOS 트랜지스터를 제어하는 제어 신호가 분리되는 것인 디코더 회로.
제1항에 있어서, 상기 검출 수단은 NOR 논리 회로로 구성되는 것인 디코더 회로.
제1항에 있어서, 상기 워드선 신호 출력 수단은,

상기 검출 수단이 상기 디코더 회로를 선택하는 선택 신호를 검출하면 상기 워드선 신호의 출력을 지시하는 제1 제어 수단과;

상기 클록 신호의 타이밍으로 상기 워드선 신호의 출력을 지시하는 제2 제어 수단과;

상기 제1 제어 수단 및 제2 제어 수단의 지시에 기초하여 상기 워드선 신호를 출력하는 출력 수단을 구비하는 것인 디코더 회로.
제1항에 있어서, 상기 조정 수단은 제1의 N형 MOS 트랜지스터로 구성되는 것인 디코더 회로.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 검출 수단이 상기 선택 신호를 검출하지 않으면 상기 워드선 신호를 소정의 레벨로 조정하는 조정 수단을 더 포함하는 것인 디코더 회로.
반도체 집적 회로를 구성하는 디코더 회로에 있어서,

상기 디코더 회로를 선택하는 선택 신호를 검출하는 NOR 논리 회로와;

공급되는 클록 신호를 반전하여 출력하는 NOT 논리 회로와;

상기 선택 신호가 검출되면 동작 상태가 되는 제1의 P형 MOS 트랜지스터와;

상기 NOT 논리 회로에서 출력되는 클록 신호의 타이밍으로 동작 상태 또는 정지 상태가 되는 제2의 N형 MOS 트랜지스터를 구비하고,

상기 선택 신호가 검출되면 상기 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터의 상태에 기초하여 워드선 신호를 출력하는 것을 특징으로 하는 디코더 회로.
제7항에 있어서, 상기 선택 신호가 검출되지 않는 경우에 워드선 신호를 소정의 레벨로 조정하는 제1의 N형 MOS 트랜지스터를 더 포함하는 것인 디코더 회로.
반도체 집적 회로를 구성하는 디코더 회로에 있어서,

상기 디코더 회로를 선택하는 선택 신호를 검출하는 제2의 P형 MOS 트랜지스터 및 제3의 N형 MOS 트랜지스터와;

공급되는 클록 신호를 반전하여 출력하는 NOT 논리 회로와;

상기 선택 신호가 검출되면 동작 상태가 되는 제1의 P형 MOS 트랜지스터와;

상기 NOT 논리 회로에서 출력되는 클록 신호의 타이밍으로 동작 상태 또는 정지 상태가 되는 제2의 N형 MOS 트랜지스터를 구비하고,

상기 선택 신호가 검출되면 상기 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터의 상태에 기초하여 워드선 신호를 출력하는 것을 특징으로 하는 디코더 회로.
제9항에 있어서, 상기 선택 신호가 검출되지 않는 경우에 워드선 신호를 소정의 레벨로 조정하는 제1의 N형 MOS 트랜지스터를 더 포함하는 것인 디코더 회로.
반도체 집적 회로를 구성하는 디코더 회로에서 사용되는 디코드 방법에 있어서,

상기 디코더 회로를 선택하는 선택 신호를 검출하는 단계와;

클록 신호를 공급하는 단계와;

상기 선택 신호를 검출하면 상기 클록 신호의 타이밍으로 워드선 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 디코드 방법.
제11항에 있어서, 상기 선택 신호를 검출하지 않으면 상기 워드선 신호를 소정의 레벨로 조정하는 단계를 더 포함하는 것인 디코드 방법.
반도체 집적 회로를 구성하는 디코더 회로에서 사용되는 디코드 방법에 있어서,

상기 디코더 회로를 선택하는 선택 신호를 검출하는 단계와;

공급되는 클록 신호를 반전하여 출력하는 단계와;

상기 선택 신호가 검출되고 제1의 P형 MOS 트랜지스터가 동작 상태가 되는 단계와;

상기 클록 신호의 타이밍으로 제2의 N형 MOS 트랜지스터가 동작 상태 또는 정지 상태가 되는 단계를 포함하고,

상기 선택 신호가 검출되면 상기 제1의 P형 MOS 트랜지스터 및 제2의 N형 MOS 트랜지스터의 상태에 기초하여 워드선 신호를 출력하는 것을 특징으로 하는 디코드 방법.
제13항에 있어서, 상기 선택 신호가 검출되지 않는 경우에 워드선 신호를 소정의 레벨로 조정하는 단계를 더 포함하는 것인 디코드 방법.