JPH08130448A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH08130448A JPH08130448A JP6267605A JP26760594A JPH08130448A JP H08130448 A JPH08130448 A JP H08130448A JP 6267605 A JP6267605 A JP 6267605A JP 26760594 A JP26760594 A JP 26760594A JP H08130448 A JPH08130448 A JP H08130448A
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- JP
- Japan
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- delay
- delay time
- control signal
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Abstract
(57)【要約】
【目的】 ウェハ完成後に遅延時間を迅速に調節し、不
良品の救済を可能とした可変遅延回路を提供する。 【構成】 偶数段のインバータを直列に接続してなる第
一の遅延素子（１）と、前記第一の遅延素子（１）と第
一のスイッチ手段（２）を介して直列に接続され、偶数
段のインバータを直列に接続してなる第二の遅延素子
（３）と、前記第二の遅延素子の入力を電源電位Ｖccに
固定する第二のスイッチ手段（４）と、前記第一および
第二の遅延素子の出力が入力されたＡＮＤゲート（５）
と、前記第一および第二のスイッチ手段を制御する信号
φcを供給する永久メモリ手段（６）とを具備する。
良品の救済を可能とした可変遅延回路を提供する。 【構成】 偶数段のインバータを直列に接続してなる第
一の遅延素子（１）と、前記第一の遅延素子（１）と第
一のスイッチ手段（２）を介して直列に接続され、偶数
段のインバータを直列に接続してなる第二の遅延素子
（３）と、前記第二の遅延素子の入力を電源電位Ｖccに
固定する第二のスイッチ手段（４）と、前記第一および
第二の遅延素子の出力が入力されたＡＮＤゲート（５）
と、前記第一および第二のスイッチ手段を制御する信号
φcを供給する永久メモリ手段（６）とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体集
積回路に組み込まれる可変遅延回路に関するものであ
り、特にウェハ完成後に遅延時間を調節することを可能
とした可変遅延回路に関する。
積回路に組み込まれる可変遅延回路に関するものであ
り、特にウェハ完成後に遅延時間を調節することを可能
とした可変遅延回路に関する。
【０００２】
【従来の技術】遅延回路は、信号を一定時間遅らせる回
路であり、ＤＲＡＭ等の半導体集積回路では広く用いら
れている。例えば、ＤＲＡＭにおいてデータの読み出し
を行う場合には、ローアドレス・ストローブ信号＊ＲＡ
Ｓの立ち下がりによって、選択されたワード線が立ち上
がり、これによって選択されたメモリセルから記憶され
たデータが微少な差電圧として一対のビット線に出力さ
れる。そして、その差電圧をセンスアンプによって増幅
した後にデータ線に転送している。しかしながら、上記
差電圧が十分発生しないうちにセンスアンプが動作する
と、不確定なデータが増幅されることとなり、誤読み出
しの原因となる。そこで、遅延回路を用いて上記ワード
線の立ち上がりからセンスアンプの活性化までの間に一
定の遅延時間を確保していた。
路であり、ＤＲＡＭ等の半導体集積回路では広く用いら
れている。例えば、ＤＲＡＭにおいてデータの読み出し
を行う場合には、ローアドレス・ストローブ信号＊ＲＡ
Ｓの立ち下がりによって、選択されたワード線が立ち上
がり、これによって選択されたメモリセルから記憶され
たデータが微少な差電圧として一対のビット線に出力さ
れる。そして、その差電圧をセンスアンプによって増幅
した後にデータ線に転送している。しかしながら、上記
差電圧が十分発生しないうちにセンスアンプが動作する
と、不確定なデータが増幅されることとなり、誤読み出
しの原因となる。そこで、遅延回路を用いて上記ワード
線の立ち上がりからセンスアンプの活性化までの間に一
定の遅延時間を確保していた。
【０００３】従来、半導体集積回路で用いられている一
般的な遅延回路は、図５に示すように、複数のインバー
タを直列接続したものである。遅延時間はインバータの
段数によって自由に設定できるが、半導体プロセスで生
じるデバイスパラメータのばらつきのために設計値と実
際の遅延時間とがずれることがある。このため、同図に
示すように、メタルマスクを変更してインバータの段数
を切り換えることにより、遅延時間を調節していた。
般的な遅延回路は、図５に示すように、複数のインバー
タを直列接続したものである。遅延時間はインバータの
段数によって自由に設定できるが、半導体プロセスで生
じるデバイスパラメータのばらつきのために設計値と実
際の遅延時間とがずれることがある。このため、同図に
示すように、メタルマスクを変更してインバータの段数
を切り換えることにより、遅延時間を調節していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
遅延回路では、遅延時間の調節を行うには、メタルマス
クを変更して再度メタル工程以降の製造プロセスを経な
ければならず、迅速な調節を行うことできなかった。ま
た、一旦完成した不良品を救済して歩留まりを確保する
ことも不可能であった。
遅延回路では、遅延時間の調節を行うには、メタルマス
クを変更して再度メタル工程以降の製造プロセスを経な
ければならず、迅速な調節を行うことできなかった。ま
た、一旦完成した不良品を救済して歩留まりを確保する
ことも不可能であった。
【０００５】本発明は、上記の課題に鑑みてなされたも
のであり、ウェハ完成後に遅延時間を迅速に調節し、不
良品の救済を可能とした可変遅延回路を提供することを
目的としている。
のであり、ウェハ完成後に遅延時間を迅速に調節し、不
良品の救済を可能とした可変遅延回路を提供することを
目的としている。
【０００６】
【課題を解決するための手段】本発明の可変遅延回路
は、図１に示すように、偶数段のインバータを直列に接
続してなる第一の遅延素子（１）と、前記第一の遅延素
子（１）と第一のスイッチ手段（２）を介して直列に接
続され、偶数段のインバータを直列に接続してなる第二
の遅延素子（３）と、前記第二の遅延素子の入力を電源
電位Ｖccに固定する第二のスイッチ手段（４）と、前記
第一および第二の遅延素子の出力が入力されたＡＮＤゲ
ート（５）と、前記第一および第二のスイッチ手段を制
御する信号φcを供給する永久メモリ手段（６）とを具
備する。
は、図１に示すように、偶数段のインバータを直列に接
続してなる第一の遅延素子（１）と、前記第一の遅延素
子（１）と第一のスイッチ手段（２）を介して直列に接
続され、偶数段のインバータを直列に接続してなる第二
の遅延素子（３）と、前記第二の遅延素子の入力を電源
電位Ｖccに固定する第二のスイッチ手段（４）と、前記
第一および第二の遅延素子の出力が入力されたＡＮＤゲ
ート（５）と、前記第一および第二のスイッチ手段を制
御する信号φcを供給する永久メモリ手段（６）とを具
備する。
【０００７】また、上記永久メモリ手段（６）は、例え
ば図３に示すように、ヒューズの切断より前記制御信号
φcを切り換えている。
ば図３に示すように、ヒューズの切断より前記制御信号
φcを切り換えている。
【０００８】
【作用】本発明の可変遅延回路によれば、永久メモリ手
段（６）から供給される制御信号φcがロウレベル（以
下、Ｌレベルという。）の時は、第一のスイッチ手段
（２）がオン状態となり、第一の遅延素子（１）と第二
の遅延素子（３）とが直列に接続される。これにより、
入力信号φinは第一の遅延素子（１）および第二の遅延
素子（３）で遅延されてＡＮＤゲート（６）から出力さ
れるので、図２に示すように、長い遅延時間ｔDAが得ら
れる。
段（６）から供給される制御信号φcがロウレベル（以
下、Ｌレベルという。）の時は、第一のスイッチ手段
（２）がオン状態となり、第一の遅延素子（１）と第二
の遅延素子（３）とが直列に接続される。これにより、
入力信号φinは第一の遅延素子（１）および第二の遅延
素子（３）で遅延されてＡＮＤゲート（６）から出力さ
れるので、図２に示すように、長い遅延時間ｔDAが得ら
れる。
【０００９】一方、制御信号φcがハイレベル（以下、
Ｈレベルという。）の時は、第一のスイッチ手段（２）
はオフ状態となり、第一の遅延素子（１）と第二の遅延
素子（３）とは切り離され、かつ第二のスイッチ手段
（４）がオン状態になるので第二の遅延素子（３）の入
力が電源電位Ｖccに固定され、第二の遅延素子（３）の
出力はＨレベルとなる。これにより、入力信号φinは第
一の遅延素子（１）のみで遅延されてＡＮＤゲート
（６）から出力されるので、図２に示すように、短い遅
延時間ｔDBが得られる。上記制御信号φcの切り換え
は、例えば永久メモリ手段（６）のヒューズを切断する
ことによって行うことができる。したがって、本発明に
よれば、ウェハ完成後に遅延時間を迅速に調節し、不良
品の救済を可能とした可変遅延回路を提供することが可
能となる。
Ｈレベルという。）の時は、第一のスイッチ手段（２）
はオフ状態となり、第一の遅延素子（１）と第二の遅延
素子（３）とは切り離され、かつ第二のスイッチ手段
（４）がオン状態になるので第二の遅延素子（３）の入
力が電源電位Ｖccに固定され、第二の遅延素子（３）の
出力はＨレベルとなる。これにより、入力信号φinは第
一の遅延素子（１）のみで遅延されてＡＮＤゲート
（６）から出力されるので、図２に示すように、短い遅
延時間ｔDBが得られる。上記制御信号φcの切り換え
は、例えば永久メモリ手段（６）のヒューズを切断する
ことによって行うことができる。したがって、本発明に
よれば、ウェハ完成後に遅延時間を迅速に調節し、不良
品の救済を可能とした可変遅延回路を提供することが可
能となる。
【００１０】
【実施例】以下で、本発明の可変遅延回路に係る一実施
例を図１から図４を参照しながら詳細に説明する。本実
施例の可変遅延回路は図１に示すように、偶数段のイン
バータを直列に接続してなる第一の遅延素子（１）と、
前記第一の遅延素子（１）と第一のスイッチ手段（２）
を介して直列に接続され、偶数段のインバータを直列に
接続してなる第二の遅延素子（３）と、前記第二の遅延
素子の入力を電源電位Ｖccに固定する第二のスイッチ手
段（４）と、前記第一および第二の遅延素子の出力が入
力されたＡＮＤゲート（５）と、前記第一および第二の
スイッチ手段を制御する信号φcを供給する永久メモリ
手段（６）とを具備する。
例を図１から図４を参照しながら詳細に説明する。本実
施例の可変遅延回路は図１に示すように、偶数段のイン
バータを直列に接続してなる第一の遅延素子（１）と、
前記第一の遅延素子（１）と第一のスイッチ手段（２）
を介して直列に接続され、偶数段のインバータを直列に
接続してなる第二の遅延素子（３）と、前記第二の遅延
素子の入力を電源電位Ｖccに固定する第二のスイッチ手
段（４）と、前記第一および第二の遅延素子の出力が入
力されたＡＮＤゲート（５）と、前記第一および第二の
スイッチ手段を制御する信号φcを供給する永久メモリ
手段（６）とを具備する。
【００１１】上記第一のスイッチ手段（２）は、制御信
号φcとその反転信号＊φcによって制御されたＣＭＯＳ
型トランスミッションゲートで構成され、また上記第二
のスイッチ手段（４）は反転信号＊φcによって制御さ
れたＰチャネル型ＭＯＳトランジスタで構成されてい
る。また、永久メモリ手段（６）は、制御信号φcを供
給するプログラム可能な永久メモリであり、例えば不揮
発性メモリ方式やＤＲＡＭの冗長アドレス回路に用いら
れるヒューズ方式などを利用して構成できる。永久メモ
リ手段（６）の回路構成の一例は、図３に示すように、
ポリシリコン層等からなるヒューズ（１０）を介してＰ
チャネル型ＭＯＳトランジスタ（１１）とＮチャネル型
ＭＯＳトランジスタ（１２）とを直列に接続し、Ｐチャ
ネル型ＭＯＳトランジスタ（１１）とヒューズ（１０）
との接続点Ａからインバータ（１３）（１４）を介して
制御信号φcを取り出している。また、その制御信号φc
を安定化するためにレベル保持用のＰチャネル型ＭＯＳ
トランジスタ（１５）を前記接続点Ａに設けている。Ｐ
チャネル型ＭＯＳトランジスタ（１１）とＮチャネル型
ＭＯＳトランジスタ（１２）のゲートには、それぞれ制
御信号φA，φBが入力されている。ＤＲＡＭの場合に
は、制御信号φA，φBはローアドレス・ストローブ信号
＊ＲＡＳを遅延させた信号で作ることができる。
号φcとその反転信号＊φcによって制御されたＣＭＯＳ
型トランスミッションゲートで構成され、また上記第二
のスイッチ手段（４）は反転信号＊φcによって制御さ
れたＰチャネル型ＭＯＳトランジスタで構成されてい
る。また、永久メモリ手段（６）は、制御信号φcを供
給するプログラム可能な永久メモリであり、例えば不揮
発性メモリ方式やＤＲＡＭの冗長アドレス回路に用いら
れるヒューズ方式などを利用して構成できる。永久メモ
リ手段（６）の回路構成の一例は、図３に示すように、
ポリシリコン層等からなるヒューズ（１０）を介してＰ
チャネル型ＭＯＳトランジスタ（１１）とＮチャネル型
ＭＯＳトランジスタ（１２）とを直列に接続し、Ｐチャ
ネル型ＭＯＳトランジスタ（１１）とヒューズ（１０）
との接続点Ａからインバータ（１３）（１４）を介して
制御信号φcを取り出している。また、その制御信号φc
を安定化するためにレベル保持用のＰチャネル型ＭＯＳ
トランジスタ（１５）を前記接続点Ａに設けている。Ｐ
チャネル型ＭＯＳトランジスタ（１１）とＮチャネル型
ＭＯＳトランジスタ（１２）のゲートには、それぞれ制
御信号φA，φBが入力されている。ＤＲＡＭの場合に
は、制御信号φA，φBはローアドレス・ストローブ信号
＊ＲＡＳを遅延させた信号で作ることができる。
【００１２】次に、上記可変遅延回路の動作を説明す
る。永久メモリ手段（６）から供給される制御信号φc
がＬレベルの時は、第一のスイッチ手段（２）がオン状
態となり、第一の遅延素子（１）と第二の遅延素子
（３）とが直列に接続される。これにより、入力信号φ
inは第一の遅延素子（１）および第二の遅延素子（３）
で遅延されてＡＮＤゲート（５）から出力されるので、
図２に示すように、長い遅延時間ｔDAが得られる。
る。永久メモリ手段（６）から供給される制御信号φc
がＬレベルの時は、第一のスイッチ手段（２）がオン状
態となり、第一の遅延素子（１）と第二の遅延素子
（３）とが直列に接続される。これにより、入力信号φ
inは第一の遅延素子（１）および第二の遅延素子（３）
で遅延されてＡＮＤゲート（５）から出力されるので、
図２に示すように、長い遅延時間ｔDAが得られる。
【００１３】一方、制御信号φcがＨレベルの時は、第
一のスイッチ手段（２）はオフ状態となり、第一の遅延
素子（１）と第二の遅延素子（３）とは切り離され、か
つ第二のスイッチ手段（４）がオン状態になるので第二
の遅延素子（３）の入力が電源電位Ｖccに固定され、第
二の遅延素子（３）の出力はＨレベルとなる。これによ
り、入力信号φinは第一の遅延素子（１）のみで遅延さ
れてＡＮＤゲート（５）から出力されるので、図２に示
すように、短い遅延時間ｔDBが得られる。
一のスイッチ手段（２）はオフ状態となり、第一の遅延
素子（１）と第二の遅延素子（３）とは切り離され、か
つ第二のスイッチ手段（４）がオン状態になるので第二
の遅延素子（３）の入力が電源電位Ｖccに固定され、第
二の遅延素子（３）の出力はＨレベルとなる。これによ
り、入力信号φinは第一の遅延素子（１）のみで遅延さ
れてＡＮＤゲート（５）から出力されるので、図２に示
すように、短い遅延時間ｔDBが得られる。
【００１４】上記制御信号φcの切り換えは、図３に示
した永久メモリ手段（６）のヒューズ（１０）をレーザ
ー照射等により切断することによって容易に行うことが
できる。その永久メモリ手段（６）の動作を図４を参照
して説明する。ローアドレス・ストローブ信号＊ＲＡＳ
がＨレベルの期間は、φA，φBはＬレベルであり、接続
点Ａは電位Ｖccにプリチャージされている。ローアドレ
ス・ストローブ信号＊ＲＡＳがＬレベルになると、これ
に基づいてφA，φBはＨレベルに立ち上がり、Ｐチャネ
ル型ＭＯＳトランジスタ（１１）はオフ状態となりＮチ
ャネル型ＭＯＳトランジスタ（１２）はオン状態とな
る。これにより、ヒューズ（１０）が切断されていない
状態では、制御信号φcはＬレベルとなり、ヒューズ
（１０）を切断した状態では、制御信号φcはＨレベル
を維持する。したがって、本実施例の可変遅延回路で
は、初期状態では、遅延時間はｔDAであるが、ヒューズ
（１０）を切断することにより、遅延時間をｔDBに短縮
することができる。また、制御信号φcを反転させるこ
とにより、逆に初期状態の遅延時間をｔDBとし、ヒュー
ズ（１０）切断後の遅延時間をｔDAに増加させることも
可能である。このようにして、本発明によれば、ウェハ
完成後に遅延時間を迅速に調節し、不良品の救済するこ
とができる。
した永久メモリ手段（６）のヒューズ（１０）をレーザ
ー照射等により切断することによって容易に行うことが
できる。その永久メモリ手段（６）の動作を図４を参照
して説明する。ローアドレス・ストローブ信号＊ＲＡＳ
がＨレベルの期間は、φA，φBはＬレベルであり、接続
点Ａは電位Ｖccにプリチャージされている。ローアドレ
ス・ストローブ信号＊ＲＡＳがＬレベルになると、これ
に基づいてφA，φBはＨレベルに立ち上がり、Ｐチャネ
ル型ＭＯＳトランジスタ（１１）はオフ状態となりＮチ
ャネル型ＭＯＳトランジスタ（１２）はオン状態とな
る。これにより、ヒューズ（１０）が切断されていない
状態では、制御信号φcはＬレベルとなり、ヒューズ
（１０）を切断した状態では、制御信号φcはＨレベル
を維持する。したがって、本実施例の可変遅延回路で
は、初期状態では、遅延時間はｔDAであるが、ヒューズ
（１０）を切断することにより、遅延時間をｔDBに短縮
することができる。また、制御信号φcを反転させるこ
とにより、逆に初期状態の遅延時間をｔDBとし、ヒュー
ズ（１０）切断後の遅延時間をｔDAに増加させることも
可能である。このようにして、本発明によれば、ウェハ
完成後に遅延時間を迅速に調節し、不良品の救済するこ
とができる。
【００１５】なお、上記の実施例において論理ゲートと
してＡＮＤゲート（５）を用いたが、これに限定される
ことなくＯＲゲート等を用いることも可能である。
してＡＮＤゲート（５）を用いたが、これに限定される
ことなくＯＲゲート等を用いることも可能である。
【００１６】
【発明の効果】以上説明したように、本発明の可変遅延
回路によれば、ヒューズ（１０）の切断により永久メモ
リ手段（６）の供給する制御信号φcを切り換え、遅延
用インバータの段数を変更することにより遅延時間を調
節しているので、ウェハ完成後に遅延時間を迅速に調節
することが可能となり、半導体集積回路の歩留向上に寄
与することができる。
回路によれば、ヒューズ（１０）の切断により永久メモ
リ手段（６）の供給する制御信号φcを切り換え、遅延
用インバータの段数を変更することにより遅延時間を調
節しているので、ウェハ完成後に遅延時間を迅速に調節
することが可能となり、半導体集積回路の歩留向上に寄
与することができる。
【図１】本発明の一実施例に係る可変遅延回路を説明す
る回路図である。
る回路図である。
【図２】本発明の一実施例に係る可変遅延回路の動作を
説明するタイミング図である。
説明するタイミング図である。
【図３】永久メモリ手段を説明する回路図である。
【図４】永久メモリ手段の動作を説明するタイミング図
である。
である。
【図５】従来例に係る可変遅延回路を説明する回路図で
ある。
ある。
（１） 第一の遅延素子 （２） 第一のスイッチ手段 （３） 第二の遅延素子 （４） 第二のスイッチ手段 （５） ＡＮＤゲート （６） 永久メモリ手段 （１０） ヒューズ （１１） Ｐチャネル型ＭＯＳトランジスタ （１２） Ｎチャネル型ＭＯＳトランジスタ （１３）（１４） インバータ （１５） Ｐチャネル型ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 複数のインバータを直列に接続してなる
第一の遅延素子と、前記第一の遅延素子と第一のスイッ
チ手段を介して直列に接続された第二の遅延素子と、前
記第二の遅延素子の入力を一定電位に固定する第二のス
イッチ手段と、前記第一および第二の遅延素子の出力が
入力された論理ゲートと、前記第一および第二のスイッ
チ手段を制御する信号を供給する永久メモリ手段とを具
備することを特徴とする可変遅延回路。 - 【請求項２】 前記永久メモリ手段は、ヒューズの切断
により前記制御信号を切り換えることを特徴とする請求
項１記載の可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267605A JPH08130448A (ja) | 1994-10-31 | 1994-10-31 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267605A JPH08130448A (ja) | 1994-10-31 | 1994-10-31 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130448A true JPH08130448A (ja) | 1996-05-21 |
Family
ID=17447051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267605A Pending JPH08130448A (ja) | 1994-10-31 | 1994-10-31 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130448A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001520431A (ja) * | 1997-10-10 | 2001-10-30 | ラムバス インコーポレイテッド | デバイスのタイミングを補償する装置及び方法 |
| KR20030050351A (ko) * | 2001-12-18 | 2003-06-25 | 삼성전자주식회사 | 가변 지연 회로의 지연 시간을 조절하는 지연 시간 조절회로 및 지연 시간 조절 회로를 구비하는 지연 동기 루프 |
| KR100413764B1 (ko) * | 2001-07-14 | 2003-12-31 | 삼성전자주식회사 | 지연 시간이 조절되는 가변 지연 회로의 지연 시간을조절하는 지연 시간 조절 회로 및 방법 |
| US10879902B2 (en) | 2017-03-17 | 2020-12-29 | Nec Corporation | Reconfigurable circuit using nonvolatile resistive switches |
-
1994
- 1994-10-31 JP JP6267605A patent/JPH08130448A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001520431A (ja) * | 1997-10-10 | 2001-10-30 | ラムバス インコーポレイテッド | デバイスのタイミングを補償する装置及び方法 |
| KR100413764B1 (ko) * | 2001-07-14 | 2003-12-31 | 삼성전자주식회사 | 지연 시간이 조절되는 가변 지연 회로의 지연 시간을조절하는 지연 시간 조절 회로 및 방법 |
| KR20030050351A (ko) * | 2001-12-18 | 2003-06-25 | 삼성전자주식회사 | 가변 지연 회로의 지연 시간을 조절하는 지연 시간 조절회로 및 지연 시간 조절 회로를 구비하는 지연 동기 루프 |
| US10879902B2 (en) | 2017-03-17 | 2020-12-29 | Nec Corporation | Reconfigurable circuit using nonvolatile resistive switches |
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