JPH0618629A - Cmosゲートのテスト回路 - Google Patents
Cmosゲートのテスト回路Info
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- JPH0618629A JPH0618629A JP17784292A JP17784292A JPH0618629A JP H0618629 A JPH0618629 A JP H0618629A JP 17784292 A JP17784292 A JP 17784292A JP 17784292 A JP17784292 A JP 17784292A JP H0618629 A JPH0618629 A JP H0618629A
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Abstract
(57)【要約】
【目的】デコーダを構成するNORゲートまたはNAN
Dゲートを形成する並列トランジスタのオープン不良を
除くためのテスト用の負荷トランジスタ29または抵抗
を用いて、テストパターンの簡略化をはかること。 【構成】テスト信号Tにより制御された負荷MOSトラ
ンジスタ29を配置したNORゲートにより構成された
デコーダ回路がある。トランジスタ21〜24の内1個
がオープン不良になった場合、その不具合のトランジス
タで出力Oiが本来低レベルになるところが、負荷トラ
ンジスタ29により高レベルになり、テストで不良と判
定できる。
Dゲートを形成する並列トランジスタのオープン不良を
除くためのテスト用の負荷トランジスタ29または抵抗
を用いて、テストパターンの簡略化をはかること。 【構成】テスト信号Tにより制御された負荷MOSトラ
ンジスタ29を配置したNORゲートにより構成された
デコーダ回路がある。トランジスタ21〜24の内1個
がオープン不良になった場合、その不具合のトランジス
タで出力Oiが本来低レベルになるところが、負荷トラ
ンジスタ29により高レベルになり、テストで不良と判
定できる。
Description
【0001】
【産業上の利用分野】本発明はCMOSゲートのテスト
回路に関し、特にCMOS LSIのメモリのデコーダ
部の不具合を除くテスト回路に関する。
回路に関し、特にCMOS LSIのメモリのデコーダ
部の不具合を除くテスト回路に関する。
【0002】
【従来の技術】メモリICのデコーダ回路は、NORゲ
ートまたはNANDゲートが用いられている。このNO
RゲートまたはNANDゲートを完全CMOSで構成す
る。
ートまたはNANDゲートが用いられている。このNO
RゲートまたはNANDゲートを完全CMOSで構成す
る。
【0003】図2に、アドレスA0,A1,…A3の4
入力のNORゲートで構成されたデコーダ(アドレスA
0/A0(反転値),A1/A1(反転値),A2/A
2(反転値),A3/A3(反転値)の組合せ24 =1
6個のNORゲートにて構成される)の第i番目のNO
Rゲートを示す。
入力のNORゲートで構成されたデコーダ(アドレスA
0/A0(反転値),A1/A1(反転値),A2/A
2(反転値),A3/A3(反転値)の組合せ24 =1
6個のNORゲートにて構成される)の第i番目のNO
Rゲートを示す。
【0004】従来、マスクROM,EPROMのテスト
パターンは、アドレス・スキャンの一般的なものが中心
であったが、これによるテストでは、図1の回路でnチ
ャネル型トランジスタ13がオープン不良の場合、入力
アドレスA0,A1,A2,A3が(1100)から
(0010)にスキャンしても、出力O1は0(低レベ
ル)から出力高インピーダンスに変わるだけのため、前
のアドレス番地のデータ0(低レベル)を保持する結
果、この種の不具合を検出できない。4MビットのCM
OSマスクROMで、0〜0.5%ほどの不具合が含ま
れる(回路構成,製造プロセスにも依存するが)。
パターンは、アドレス・スキャンの一般的なものが中心
であったが、これによるテストでは、図1の回路でnチ
ャネル型トランジスタ13がオープン不良の場合、入力
アドレスA0,A1,A2,A3が(1100)から
(0010)にスキャンしても、出力O1は0(低レベ
ル)から出力高インピーダンスに変わるだけのため、前
のアドレス番地のデータ0(低レベル)を保持する結
果、この種の不具合を検出できない。4MビットのCM
OSマスクROMで、0〜0.5%ほどの不具合が含ま
れる(回路構成,製造プロセスにも依存するが)。
【0005】この検出のためには、アドレス(000
0)から(0010)にとぶことにより、出力0がその
まま保持されることにより、不良を検出できる。従っ
て、テストパターンは選択アドレス番地と非選択アドレ
ス番地の組合せをテストすることによって、この種の不
良を除去していた。ところが、ランダムゲート,マイコ
ン製品の場合、実質的にこの種の不良を除去することは
困難であった。
0)から(0010)にとぶことにより、出力0がその
まま保持されることにより、不良を検出できる。従っ
て、テストパターンは選択アドレス番地と非選択アドレ
ス番地の組合せをテストすることによって、この種の不
良を除去していた。ところが、ランダムゲート,マイコ
ン製品の場合、実質的にこの種の不良を除去することは
困難であった。
【0006】
【発明が解決しようとする課題】CMOS ICメモリ
のようにデコーダ回路をNORゲートまたはNANDゲ
ートで構成するが、完全CMOSのNORゲートまたは
NANDゲートを用いると、並列接続のトランジスタの
うち一個のトランジスタが、ソースかドレインまたはゲ
ート入力で切れている不具合が製造工程で発生した場
合、このトランジスタを導通にする入力信号が入力され
ても(他の並列トランジスタは非導通となる各信号が入
力されている場合)、出力は高インピーダンス状態にな
る。
のようにデコーダ回路をNORゲートまたはNANDゲ
ートで構成するが、完全CMOSのNORゲートまたは
NANDゲートを用いると、並列接続のトランジスタの
うち一個のトランジスタが、ソースかドレインまたはゲ
ート入力で切れている不具合が製造工程で発生した場
合、このトランジスタを導通にする入力信号が入力され
ても(他の並列トランジスタは非導通となる各信号が入
力されている場合)、出力は高インピーダンス状態にな
る。
【0007】従って、この不具合のNOR(またはNA
ND)ゲートを選択後、この不具合のトランジスタのゲ
ート信号のみ変化することにより、期待出力は選択から
非選択に変わるが、出力が高インピーダンスになり、前
の出力データが保持されて、不具合が検出できる。この
ように、前のアドレスと次のアドレスの組合せを考慮す
る必要が生じ、すべての組合せを実施すると、図1の例
で2×16×(16−)=480のテストパターンにな
り、テスト時間の増大になり、費用の増大や生産能力の
低下等の問題点があった。
ND)ゲートを選択後、この不具合のトランジスタのゲ
ート信号のみ変化することにより、期待出力は選択から
非選択に変わるが、出力が高インピーダンスになり、前
の出力データが保持されて、不具合が検出できる。この
ように、前のアドレスと次のアドレスの組合せを考慮す
る必要が生じ、すべての組合せを実施すると、図1の例
で2×16×(16−)=480のテストパターンにな
り、テスト時間の増大になり、費用の増大や生産能力の
低下等の問題点があった。
【0008】本発明の目的は、前記問題点を解決し、テ
ストの時間を短縮できるようにしたCMOSゲートのテ
スト回路を提供することにある。
ストの時間を短縮できるようにしたCMOSゲートのテ
スト回路を提供することにある。
【0009】
【課題を解決するための手段】本発明のCMOSゲート
のテスト回路の構成は、少なくとも2入力を有し、複数
の第1チャネル型電界効果トランジスタの並列体と複数
の第2型電界効果トランジスタの直列体とを備え、前記
並列体と前記直列体との共通接続点を出力端子となすN
ORゲート又はANDゲートをテストするCMOSゲー
トのテスト回路において、前記共通接続点に負荷を接続
したことを特徴とする。
のテスト回路の構成は、少なくとも2入力を有し、複数
の第1チャネル型電界効果トランジスタの並列体と複数
の第2型電界効果トランジスタの直列体とを備え、前記
並列体と前記直列体との共通接続点を出力端子となすN
ORゲート又はANDゲートをテストするCMOSゲー
トのテスト回路において、前記共通接続点に負荷を接続
したことを特徴とする。
【0010】
【実施例】次に本発明の第1の実施例のCMOSゲート
のテスト回路を図1に示す。図1において、本実施例
は、デコーダを構成する4NORゲートの例である。出
力とVCC電源との間に、Pチャネル型トランジスタ2
9を配置し、このゲート入力信号Tはテスト端子からの
制御信号であり、テスト時に低レベル入力になってトラ
ンジスタ29は導通し、使用時に信号Tは高レベル(V
CC)になり、非導通となる。テスト時、トランジスタ
29の導通抵抗は、トランジスタ21〜24の導通抵抗
に比して10倍以上高くて、出力低レベルは十分低いレ
ベルで論理回路として動作する。トランジスタ29の導
通抵抗が、トランジスタ21〜24のそれと比べて小さ
い場合、T信号にクロック信号パルスを加えることによ
り、テスト回路として機能する。
のテスト回路を図1に示す。図1において、本実施例
は、デコーダを構成する4NORゲートの例である。出
力とVCC電源との間に、Pチャネル型トランジスタ2
9を配置し、このゲート入力信号Tはテスト端子からの
制御信号であり、テスト時に低レベル入力になってトラ
ンジスタ29は導通し、使用時に信号Tは高レベル(V
CC)になり、非導通となる。テスト時、トランジスタ
29の導通抵抗は、トランジスタ21〜24の導通抵抗
に比して10倍以上高くて、出力低レベルは十分低いレ
ベルで論理回路として動作する。トランジスタ29の導
通抵抗が、トランジスタ21〜24のそれと比べて小さ
い場合、T信号にクロック信号パルスを加えることによ
り、テスト回路として機能する。
【0011】従って、図1のトランジスタ21〜24の
内製造工程で不具合が生じて導通しない製品が出来て
も、テスト用トランジスタ29より、出力高インピーダ
ンスで前のデータを保持することはなく、VCC電源の
電圧に引かれて、出力は高レベルになり、期待値と異な
ることにより、不良と判定できる(図5参照のこと)。
内製造工程で不具合が生じて導通しない製品が出来て
も、テスト用トランジスタ29より、出力高インピーダ
ンスで前のデータを保持することはなく、VCC電源の
電圧に引かれて、出力は高レベルになり、期待値と異な
ることにより、不良と判定できる(図5参照のこと)。
【0012】図5において、図1の各部の波形が示され
ている。制御信号T,アドレスA0,A1,A2,A
3,出力O1の各波形があり、このうち出力O1は、ト
ランジスタ23のオープン不良時の波形W1が実線で、
期待値波形W2が点線で示されている。
ている。制御信号T,アドレスA0,A1,A2,A
3,出力O1の各波形があり、このうち出力O1は、ト
ランジスタ23のオープン不良時の波形W1が実線で、
期待値波形W2が点線で示されている。
【0013】図3は本発明の第2の実施例のCMOSゲ
ートのテスト回路を示す回路図である。図3において、
本第2の実施例は、テスト端子からの制御信号Tが必要
でなくなる。出力とVCC電源との間に、高い抵抗値の
抵抗39を設置した実施例である。ここに、抵抗39
は、トランジスタ31〜34の導通抵抗の10倍以上の
抵抗値である。
ートのテスト回路を示す回路図である。図3において、
本第2の実施例は、テスト端子からの制御信号Tが必要
でなくなる。出力とVCC電源との間に、高い抵抗値の
抵抗39を設置した実施例である。ここに、抵抗39
は、トランジスタ31〜34の導通抵抗の10倍以上の
抵抗値である。
【0014】図4は本発明の第3の実施例のCMOSゲ
ートのテスト回路を示す回路図である。図4において、
本第3の実施例が、図3と異なる点は、負荷抵抗49の
VCC電源の代りに、テスト端子からの制御信号Tが入
力される点である。テスト時、信号Tは高レベル(VC
C電圧)になり、実使用時GNDレベルにすることによ
り、4NORのデコーダ回路で、1/15の消費電力に
おさえられる。
ートのテスト回路を示す回路図である。図4において、
本第3の実施例が、図3と異なる点は、負荷抵抗49の
VCC電源の代りに、テスト端子からの制御信号Tが入
力される点である。テスト時、信号Tは高レベル(VC
C電圧)になり、実使用時GNDレベルにすることによ
り、4NORのデコーダ回路で、1/15の消費電力に
おさえられる。
【0015】なお、負荷抵抗49の抵抗値はトランジス
タ45〜48の直列抵抗の10倍以上である。抵抗とし
ては、高抵抗ポリシリコンなどが用いられる。
タ45〜48の直列抵抗の10倍以上である。抵抗とし
ては、高抵抗ポリシリコンなどが用いられる。
【0016】図1の第1の実施例においては、CMOS
の2入力以上のNORゲートまたはANDゲートにおい
て、直列に配置された一型MOSトランジスタと並列
に、テスト入力端子からの制御信号によって制御される
信号を入力とする一型MOSトランジスタ2を配置し、
ゲートの並列に配置された二型MOSトランジスタに対
して負荷抵抗トランジスタとして機能することを特徴と
する。
の2入力以上のNORゲートまたはANDゲートにおい
て、直列に配置された一型MOSトランジスタと並列
に、テスト入力端子からの制御信号によって制御される
信号を入力とする一型MOSトランジスタ2を配置し、
ゲートの並列に配置された二型MOSトランジスタに対
して負荷抵抗トランジスタとして機能することを特徴と
する。
【0017】図3の第2の実施例において、負荷抵抗ト
ランジスタの代りに高抵抗(ポリシリコン)を用いたこ
とを特徴とする。特に負荷抵抗の電源側を制御信号に接
続したことを特徴とする。
ランジスタの代りに高抵抗(ポリシリコン)を用いたこ
とを特徴とする。特に負荷抵抗の電源側を制御信号に接
続したことを特徴とする。
【0018】図4の第3の実施例において、一型MOS
トランジスタをクロックゲートとして用いたことを特徴
とする。以上のように、本発明によれば、多入力NOR
ゲートまたはNANDのCMOSゲートにおいて、製造
工程で生じる不具合の内特に出力が高インピーダンスに
なることを防止して、負荷抵抗トランジスタ等を備え
て、電源またはGND側に引っぱり、正常時の出力と異
なる出力を出させて、不良を検出できることができる。
トランジスタをクロックゲートとして用いたことを特徴
とする。以上のように、本発明によれば、多入力NOR
ゲートまたはNANDのCMOSゲートにおいて、製造
工程で生じる不具合の内特に出力が高インピーダンスに
なることを防止して、負荷抵抗トランジスタ等を備え
て、電源またはGND側に引っぱり、正常時の出力と異
なる出力を出させて、不良を検出できることができる。
【0019】
【発明の効果】以上説明したように、本発明は、NOR
ゲートまたはANDゲートの並列に配置されたトランジ
スタのオープン不良を、負荷トランジスタ又は抵抗を追
加することにより、簡単に検査で除くことができるとい
う効果があり、特にマスクROM,EPROMにおい
て、シーケンシャルなアドレススキャンでも検出でき、
アドレス番地の組合せを考慮しなくてもよくなり、テス
トパターンが最小で済み、テスト時間が大幅に短縮でき
るという効果がある。
ゲートまたはANDゲートの並列に配置されたトランジ
スタのオープン不良を、負荷トランジスタ又は抵抗を追
加することにより、簡単に検査で除くことができるとい
う効果があり、特にマスクROM,EPROMにおい
て、シーケンシャルなアドレススキャンでも検出でき、
アドレス番地の組合せを考慮しなくてもよくなり、テス
トパターンが最小で済み、テスト時間が大幅に短縮でき
るという効果がある。
【図1】本発明の第1の実施例のテスト用負荷トランジ
スタを付けた4NOR論理ゲートで構成したデコーダ回
路を示す回路図である。
スタを付けた4NOR論理ゲートで構成したデコーダ回
路を示す回路図である。
【図2】従来の4NOR論理ゲートで構成されたデコー
ダ回路を示す回路図である。
ダ回路を示す回路図である。
【図3】本発明の第2の実施例の負荷抵抗を付けた4N
OR論理ゲートで構成したデコーダ回路を示す回路図で
ある。
OR論理ゲートで構成したデコーダ回路を示す回路図で
ある。
【図4】本発明の第3の実施例の負荷抵抗を付けた4N
OR論理ゲートで構成されたデコーダ回路を示す回路図
である。
OR論理ゲートで構成されたデコーダ回路を示す回路図
である。
【図5】図1のデコーダ回路の入力信号波形と出力波形
のタイミング図である。
のタイミング図である。
A0/A0(反転値),A1/A1(反転値),A2/
A2(反転値),A3/A3(反転値) アドレス 11,12,13,14,21,22,23,24,3
1,32,33,34,41,42,43,44 n
チャネル型MOSトランジスタ 15,16,17,18,25,26,27,28,2
9,35,36,37,38,45,46,47,48
pチャネル型MOSトランジスタ 39,49 抵抗 T テスト用信号
A2(反転値),A3/A3(反転値) アドレス 11,12,13,14,21,22,23,24,3
1,32,33,34,41,42,43,44 n
チャネル型MOSトランジスタ 15,16,17,18,25,26,27,28,2
9,35,36,37,38,45,46,47,48
pチャネル型MOSトランジスタ 39,49 抵抗 T テスト用信号
Claims (5)
- 【請求項1】 少なくとも2入力を有し、複数の第1チ
ャネル型電界効果トランジスタの並列体と複数の第2型
電界効果トランジスタの直列体とを備え、前記並列体と
前記直列体との共通接続点を出力端子となすNORゲー
ト又はANDゲートをテストするCMOSゲートのテス
ト回路において、前記共通接続点に負荷を接続したこと
を特徴とするCMOSゲートのテスト回路。 - 【請求項2】 負荷が、テスト入力からの制御信号をゲ
ート入力とする第2型電界効果トランジスタである請求
項1に記載のCMOSゲートのテスト回路。 - 【請求項3】 制御信号がクロックパルスである請求項
2に記載のCMOSゲートのテスト回路。 - 【請求項4】 負荷が、ポリシリコンからなる高抵抗で
ある請求項1に記載のCMOSゲートのテスト回路。 - 【請求項5】 高抵抗の一端を制御信号に接続した請求
項4に記載のCMOSゲートのテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17784292A JP2933444B2 (ja) | 1992-07-06 | 1992-07-06 | Cmosゲートのテスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17784292A JP2933444B2 (ja) | 1992-07-06 | 1992-07-06 | Cmosゲートのテスト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0618629A true JPH0618629A (ja) | 1994-01-28 |
JP2933444B2 JP2933444B2 (ja) | 1999-08-16 |
Family
ID=16038073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17784292A Expired - Lifetime JP2933444B2 (ja) | 1992-07-06 | 1992-07-06 | Cmosゲートのテスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2933444B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
US6249927B1 (en) | 1998-12-22 | 2001-06-26 | Sumio Ando | Duct-cleaning unit |
US10600702B2 (en) | 2018-03-29 | 2020-03-24 | Samsung Electronics Co., Ltd. | Test element group and semiconductor wafer including the same |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4608891B2 (ja) * | 2004-01-30 | 2011-01-12 | 株式会社デンソー | Romのデコーダテスト回路装置 |
-
1992
- 1992-07-06 JP JP17784292A patent/JP2933444B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6249927B1 (en) | 1998-12-22 | 2001-06-26 | Sumio Ando | Duct-cleaning unit |
JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
US10600702B2 (en) | 2018-03-29 | 2020-03-24 | Samsung Electronics Co., Ltd. | Test element group and semiconductor wafer including the same |
Also Published As
Publication number | Publication date |
---|---|
JP2933444B2 (ja) | 1999-08-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |