JPH0618629A - Ｃｍｏｓゲートのテスト回路 - Google Patents
Ｃｍｏｓゲートのテスト回路Info
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- JPH0618629A JPH0618629A JP17784292A JP17784292A JPH0618629A JP H0618629 A JPH0618629 A JP H0618629A JP 17784292 A JP17784292 A JP 17784292A JP 17784292 A JP17784292 A JP 17784292A JP H0618629 A JPH0618629 A JP H0618629A
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Abstract
(57)【要約】
【目的】デコーダを構成するＮＯＲゲートまたはＮＡＮ
Ｄゲートを形成する並列トランジスタのオープン不良を
除くためのテスト用の負荷トランジスタ２９または抵抗
を用いて、テストパターンの簡略化をはかること。 【構成】テスト信号Ｔにより制御された負荷ＭＯＳトラ
ンジスタ２９を配置したＮＯＲゲートにより構成された
デコーダ回路がある。トランジスタ２１〜２４の内１個
がオープン不良になった場合、その不具合のトランジス
タで出力Ｏｉが本来低レベルになるところが、負荷トラ
ンジスタ２９により高レベルになり、テストで不良と判
定できる。
Ｄゲートを形成する並列トランジスタのオープン不良を
除くためのテスト用の負荷トランジスタ２９または抵抗
を用いて、テストパターンの簡略化をはかること。 【構成】テスト信号Ｔにより制御された負荷ＭＯＳトラ
ンジスタ２９を配置したＮＯＲゲートにより構成された
デコーダ回路がある。トランジスタ２１〜２４の内１個
がオープン不良になった場合、その不具合のトランジス
タで出力Ｏｉが本来低レベルになるところが、負荷トラ
ンジスタ２９により高レベルになり、テストで不良と判
定できる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳゲートのテスト
回路に関し、特にＣＭＯＳ ＬＳＩのメモリのデコーダ
部の不具合を除くテスト回路に関する。
回路に関し、特にＣＭＯＳ ＬＳＩのメモリのデコーダ
部の不具合を除くテスト回路に関する。
【０００２】
【従来の技術】メモリＩＣのデコーダ回路は、ＮＯＲゲ
ートまたはＮＡＮＤゲートが用いられている。このＮＯ
ＲゲートまたはＮＡＮＤゲートを完全ＣＭＯＳで構成す
る。
ートまたはＮＡＮＤゲートが用いられている。このＮＯ
ＲゲートまたはＮＡＮＤゲートを完全ＣＭＯＳで構成す
る。
【０００３】図２に、アドレスＡ０，Ａ１，…Ａ３の４
入力のＮＯＲゲートで構成されたデコーダ（アドレスＡ
０／Ａ０（反転値），Ａ１／Ａ１（反転値），Ａ２／Ａ
２（反転値），Ａ３／Ａ３（反転値）の組合せ２4 ＝１
６個のＮＯＲゲートにて構成される）の第ｉ番目のＮＯ
Ｒゲートを示す。
入力のＮＯＲゲートで構成されたデコーダ（アドレスＡ
０／Ａ０（反転値），Ａ１／Ａ１（反転値），Ａ２／Ａ
２（反転値），Ａ３／Ａ３（反転値）の組合せ２4 ＝１
６個のＮＯＲゲートにて構成される）の第ｉ番目のＮＯ
Ｒゲートを示す。
【０００４】従来、マスクＲＯＭ，ＥＰＲＯＭのテスト
パターンは、アドレス・スキャンの一般的なものが中心
であったが、これによるテストでは、図１の回路でｎチ
ャネル型トランジスタ１３がオープン不良の場合、入力
アドレスＡ０，Ａ１，Ａ２，Ａ３が（１１００）から
（００１０）にスキャンしても、出力Ｏ１は０（低レベ
ル）から出力高インピーダンスに変わるだけのため、前
のアドレス番地のデータ０（低レベル）を保持する結
果、この種の不具合を検出できない。４ＭビットのＣＭ
ＯＳマスクＲＯＭで、０〜０．５％ほどの不具合が含ま
れる（回路構成，製造プロセスにも依存するが）。
パターンは、アドレス・スキャンの一般的なものが中心
であったが、これによるテストでは、図１の回路でｎチ
ャネル型トランジスタ１３がオープン不良の場合、入力
アドレスＡ０，Ａ１，Ａ２，Ａ３が（１１００）から
（００１０）にスキャンしても、出力Ｏ１は０（低レベ
ル）から出力高インピーダンスに変わるだけのため、前
のアドレス番地のデータ０（低レベル）を保持する結
果、この種の不具合を検出できない。４ＭビットのＣＭ
ＯＳマスクＲＯＭで、０〜０．５％ほどの不具合が含ま
れる（回路構成，製造プロセスにも依存するが）。
【０００５】この検出のためには、アドレス（０００
０）から（００１０）にとぶことにより、出力０がその
まま保持されることにより、不良を検出できる。従っ
て、テストパターンは選択アドレス番地と非選択アドレ
ス番地の組合せをテストすることによって、この種の不
良を除去していた。ところが、ランダムゲート，マイコ
ン製品の場合、実質的にこの種の不良を除去することは
困難であった。
０）から（００１０）にとぶことにより、出力０がその
まま保持されることにより、不良を検出できる。従っ
て、テストパターンは選択アドレス番地と非選択アドレ
ス番地の組合せをテストすることによって、この種の不
良を除去していた。ところが、ランダムゲート，マイコ
ン製品の場合、実質的にこの種の不良を除去することは
困難であった。
【０００６】
【発明が解決しようとする課題】ＣＭＯＳ ＩＣメモリ
のようにデコーダ回路をＮＯＲゲートまたはＮＡＮＤゲ
ートで構成するが、完全ＣＭＯＳのＮＯＲゲートまたは
ＮＡＮＤゲートを用いると、並列接続のトランジスタの
うち一個のトランジスタが、ソースかドレインまたはゲ
ート入力で切れている不具合が製造工程で発生した場
合、このトランジスタを導通にする入力信号が入力され
ても（他の並列トランジスタは非導通となる各信号が入
力されている場合）、出力は高インピーダンス状態にな
る。
のようにデコーダ回路をＮＯＲゲートまたはＮＡＮＤゲ
ートで構成するが、完全ＣＭＯＳのＮＯＲゲートまたは
ＮＡＮＤゲートを用いると、並列接続のトランジスタの
うち一個のトランジスタが、ソースかドレインまたはゲ
ート入力で切れている不具合が製造工程で発生した場
合、このトランジスタを導通にする入力信号が入力され
ても（他の並列トランジスタは非導通となる各信号が入
力されている場合）、出力は高インピーダンス状態にな
る。
【０００７】従って、この不具合のＮＯＲ（またはＮＡ
ＮＤ）ゲートを選択後、この不具合のトランジスタのゲ
ート信号のみ変化することにより、期待出力は選択から
非選択に変わるが、出力が高インピーダンスになり、前
の出力データが保持されて、不具合が検出できる。この
ように、前のアドレスと次のアドレスの組合せを考慮す
る必要が生じ、すべての組合せを実施すると、図１の例
で２×１６×（１６−）＝４８０のテストパターンにな
り、テスト時間の増大になり、費用の増大や生産能力の
低下等の問題点があった。
ＮＤ）ゲートを選択後、この不具合のトランジスタのゲ
ート信号のみ変化することにより、期待出力は選択から
非選択に変わるが、出力が高インピーダンスになり、前
の出力データが保持されて、不具合が検出できる。この
ように、前のアドレスと次のアドレスの組合せを考慮す
る必要が生じ、すべての組合せを実施すると、図１の例
で２×１６×（１６−）＝４８０のテストパターンにな
り、テスト時間の増大になり、費用の増大や生産能力の
低下等の問題点があった。
【０００８】本発明の目的は、前記問題点を解決し、テ
ストの時間を短縮できるようにしたＣＭＯＳゲートのテ
スト回路を提供することにある。
ストの時間を短縮できるようにしたＣＭＯＳゲートのテ
スト回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＣＭＯＳゲート
のテスト回路の構成は、少なくとも２入力を有し、複数
の第１チャネル型電界効果トランジスタの並列体と複数
の第２型電界効果トランジスタの直列体とを備え、前記
並列体と前記直列体との共通接続点を出力端子となすＮ
ＯＲゲート又はＡＮＤゲートをテストするＣＭＯＳゲー
トのテスト回路において、前記共通接続点に負荷を接続
したことを特徴とする。
のテスト回路の構成は、少なくとも２入力を有し、複数
の第１チャネル型電界効果トランジスタの並列体と複数
の第２型電界効果トランジスタの直列体とを備え、前記
並列体と前記直列体との共通接続点を出力端子となすＮ
ＯＲゲート又はＡＮＤゲートをテストするＣＭＯＳゲー
トのテスト回路において、前記共通接続点に負荷を接続
したことを特徴とする。
【００１０】
【実施例】次に本発明の第１の実施例のＣＭＯＳゲート
のテスト回路を図１に示す。図１において、本実施例
は、デコーダを構成する４ＮＯＲゲートの例である。出
力とＶＣＣ電源との間に、Ｐチャネル型トランジスタ２
９を配置し、このゲート入力信号Ｔはテスト端子からの
制御信号であり、テスト時に低レベル入力になってトラ
ンジスタ２９は導通し、使用時に信号Ｔは高レベル（Ｖ
ＣＣ）になり、非導通となる。テスト時、トランジスタ
２９の導通抵抗は、トランジスタ２１〜２４の導通抵抗
に比して１０倍以上高くて、出力低レベルは十分低いレ
ベルで論理回路として動作する。トランジスタ２９の導
通抵抗が、トランジスタ２１〜２４のそれと比べて小さ
い場合、Ｔ信号にクロック信号パルスを加えることによ
り、テスト回路として機能する。
のテスト回路を図１に示す。図１において、本実施例
は、デコーダを構成する４ＮＯＲゲートの例である。出
力とＶＣＣ電源との間に、Ｐチャネル型トランジスタ２
９を配置し、このゲート入力信号Ｔはテスト端子からの
制御信号であり、テスト時に低レベル入力になってトラ
ンジスタ２９は導通し、使用時に信号Ｔは高レベル（Ｖ
ＣＣ）になり、非導通となる。テスト時、トランジスタ
２９の導通抵抗は、トランジスタ２１〜２４の導通抵抗
に比して１０倍以上高くて、出力低レベルは十分低いレ
ベルで論理回路として動作する。トランジスタ２９の導
通抵抗が、トランジスタ２１〜２４のそれと比べて小さ
い場合、Ｔ信号にクロック信号パルスを加えることによ
り、テスト回路として機能する。
【００１１】従って、図１のトランジスタ２１〜２４の
内製造工程で不具合が生じて導通しない製品が出来て
も、テスト用トランジスタ２９より、出力高インピーダ
ンスで前のデータを保持することはなく、ＶＣＣ電源の
電圧に引かれて、出力は高レベルになり、期待値と異な
ることにより、不良と判定できる（図５参照のこと）。
内製造工程で不具合が生じて導通しない製品が出来て
も、テスト用トランジスタ２９より、出力高インピーダ
ンスで前のデータを保持することはなく、ＶＣＣ電源の
電圧に引かれて、出力は高レベルになり、期待値と異な
ることにより、不良と判定できる（図５参照のこと）。
【００１２】図５において、図１の各部の波形が示され
ている。制御信号Ｔ，アドレスＡ０，Ａ１，Ａ２，Ａ
３，出力Ｏ１の各波形があり、このうち出力Ｏ１は、ト
ランジスタ２３のオープン不良時の波形Ｗ１が実線で、
期待値波形Ｗ２が点線で示されている。
ている。制御信号Ｔ，アドレスＡ０，Ａ１，Ａ２，Ａ
３，出力Ｏ１の各波形があり、このうち出力Ｏ１は、ト
ランジスタ２３のオープン不良時の波形Ｗ１が実線で、
期待値波形Ｗ２が点線で示されている。
【００１３】図３は本発明の第２の実施例のＣＭＯＳゲ
ートのテスト回路を示す回路図である。図３において、
本第２の実施例は、テスト端子からの制御信号Ｔが必要
でなくなる。出力とＶＣＣ電源との間に、高い抵抗値の
抵抗３９を設置した実施例である。ここに、抵抗３９
は、トランジスタ３１〜３４の導通抵抗の１０倍以上の
抵抗値である。
ートのテスト回路を示す回路図である。図３において、
本第２の実施例は、テスト端子からの制御信号Ｔが必要
でなくなる。出力とＶＣＣ電源との間に、高い抵抗値の
抵抗３９を設置した実施例である。ここに、抵抗３９
は、トランジスタ３１〜３４の導通抵抗の１０倍以上の
抵抗値である。
【００１４】図４は本発明の第３の実施例のＣＭＯＳゲ
ートのテスト回路を示す回路図である。図４において、
本第３の実施例が、図３と異なる点は、負荷抵抗４９の
ＶＣＣ電源の代りに、テスト端子からの制御信号Ｔが入
力される点である。テスト時、信号Ｔは高レベル（ＶＣ
Ｃ電圧）になり、実使用時ＧＮＤレベルにすることによ
り、４ＮＯＲのデコーダ回路で、１／１５の消費電力に
おさえられる。
ートのテスト回路を示す回路図である。図４において、
本第３の実施例が、図３と異なる点は、負荷抵抗４９の
ＶＣＣ電源の代りに、テスト端子からの制御信号Ｔが入
力される点である。テスト時、信号Ｔは高レベル（ＶＣ
Ｃ電圧）になり、実使用時ＧＮＤレベルにすることによ
り、４ＮＯＲのデコーダ回路で、１／１５の消費電力に
おさえられる。
【００１５】なお、負荷抵抗４９の抵抗値はトランジス
タ４５〜４８の直列抵抗の１０倍以上である。抵抗とし
ては、高抵抗ポリシリコンなどが用いられる。
タ４５〜４８の直列抵抗の１０倍以上である。抵抗とし
ては、高抵抗ポリシリコンなどが用いられる。
【００１６】図１の第１の実施例においては、ＣＭＯＳ
の２入力以上のＮＯＲゲートまたはＡＮＤゲートにおい
て、直列に配置された一型ＭＯＳトランジスタと並列
に、テスト入力端子からの制御信号によって制御される
信号を入力とする一型ＭＯＳトランジスタ２を配置し、
ゲートの並列に配置された二型ＭＯＳトランジスタに対
して負荷抵抗トランジスタとして機能することを特徴と
する。
の２入力以上のＮＯＲゲートまたはＡＮＤゲートにおい
て、直列に配置された一型ＭＯＳトランジスタと並列
に、テスト入力端子からの制御信号によって制御される
信号を入力とする一型ＭＯＳトランジスタ２を配置し、
ゲートの並列に配置された二型ＭＯＳトランジスタに対
して負荷抵抗トランジスタとして機能することを特徴と
する。
【００１７】図３の第２の実施例において、負荷抵抗ト
ランジスタの代りに高抵抗（ポリシリコン）を用いたこ
とを特徴とする。特に負荷抵抗の電源側を制御信号に接
続したことを特徴とする。
ランジスタの代りに高抵抗（ポリシリコン）を用いたこ
とを特徴とする。特に負荷抵抗の電源側を制御信号に接
続したことを特徴とする。
【００１８】図４の第３の実施例において、一型ＭＯＳ
トランジスタをクロックゲートとして用いたことを特徴
とする。以上のように、本発明によれば、多入力ＮＯＲ
ゲートまたはＮＡＮＤのＣＭＯＳゲートにおいて、製造
工程で生じる不具合の内特に出力が高インピーダンスに
なることを防止して、負荷抵抗トランジスタ等を備え
て、電源またはＧＮＤ側に引っぱり、正常時の出力と異
なる出力を出させて、不良を検出できることができる。
トランジスタをクロックゲートとして用いたことを特徴
とする。以上のように、本発明によれば、多入力ＮＯＲ
ゲートまたはＮＡＮＤのＣＭＯＳゲートにおいて、製造
工程で生じる不具合の内特に出力が高インピーダンスに
なることを防止して、負荷抵抗トランジスタ等を備え
て、電源またはＧＮＤ側に引っぱり、正常時の出力と異
なる出力を出させて、不良を検出できることができる。
【００１９】
【発明の効果】以上説明したように、本発明は、ＮＯＲ
ゲートまたはＡＮＤゲートの並列に配置されたトランジ
スタのオープン不良を、負荷トランジスタ又は抵抗を追
加することにより、簡単に検査で除くことができるとい
う効果があり、特にマスクＲＯＭ，ＥＰＲＯＭにおい
て、シーケンシャルなアドレススキャンでも検出でき、
アドレス番地の組合せを考慮しなくてもよくなり、テス
トパターンが最小で済み、テスト時間が大幅に短縮でき
るという効果がある。
ゲートまたはＡＮＤゲートの並列に配置されたトランジ
スタのオープン不良を、負荷トランジスタ又は抵抗を追
加することにより、簡単に検査で除くことができるとい
う効果があり、特にマスクＲＯＭ，ＥＰＲＯＭにおい
て、シーケンシャルなアドレススキャンでも検出でき、
アドレス番地の組合せを考慮しなくてもよくなり、テス
トパターンが最小で済み、テスト時間が大幅に短縮でき
るという効果がある。
【図１】本発明の第１の実施例のテスト用負荷トランジ
スタを付けた４ＮＯＲ論理ゲートで構成したデコーダ回
路を示す回路図である。
スタを付けた４ＮＯＲ論理ゲートで構成したデコーダ回
路を示す回路図である。
【図２】従来の４ＮＯＲ論理ゲートで構成されたデコー
ダ回路を示す回路図である。
ダ回路を示す回路図である。
【図３】本発明の第２の実施例の負荷抵抗を付けた４Ｎ
ＯＲ論理ゲートで構成したデコーダ回路を示す回路図で
ある。
ＯＲ論理ゲートで構成したデコーダ回路を示す回路図で
ある。
【図４】本発明の第３の実施例の負荷抵抗を付けた４Ｎ
ＯＲ論理ゲートで構成されたデコーダ回路を示す回路図
である。
ＯＲ論理ゲートで構成されたデコーダ回路を示す回路図
である。
【図５】図１のデコーダ回路の入力信号波形と出力波形
のタイミング図である。
のタイミング図である。
Ａ０／Ａ０（反転値），Ａ１／Ａ１（反転値），Ａ２／
Ａ２（反転値），Ａ３／Ａ３（反転値） アドレス １１，１２，１３，１４，２１，２２，２３，２４，３
１，３２，３３，３４，４１，４２，４３，４４ ｎ
チャネル型ＭＯＳトランジスタ １５，１６，１７，１８，２５，２６，２７，２８，２
９，３５，３６，３７，３８，４５，４６，４７，４８
ｐチャネル型ＭＯＳトランジスタ ３９，４９ 抵抗 Ｔ テスト用信号
Ａ２（反転値），Ａ３／Ａ３（反転値） アドレス １１，１２，１３，１４，２１，２２，２３，２４，３
１，３２，３３，３４，４１，４２，４３，４４ ｎ
チャネル型ＭＯＳトランジスタ １５，１６，１７，１８，２５，２６，２７，２８，２
９，３５，３６，３７，３８，４５，４６，４７，４８
ｐチャネル型ＭＯＳトランジスタ ３９，４９ 抵抗 Ｔ テスト用信号
Claims (5)
- 【請求項１】 少なくとも２入力を有し、複数の第１チ
ャネル型電界効果トランジスタの並列体と複数の第２型
電界効果トランジスタの直列体とを備え、前記並列体と
前記直列体との共通接続点を出力端子となすＮＯＲゲー
ト又はＡＮＤゲートをテストするＣＭＯＳゲートのテス
ト回路において、前記共通接続点に負荷を接続したこと
を特徴とするＣＭＯＳゲートのテスト回路。 - 【請求項２】 負荷が、テスト入力からの制御信号をゲ
ート入力とする第２型電界効果トランジスタである請求
項１に記載のＣＭＯＳゲートのテスト回路。 - 【請求項３】 制御信号がクロックパルスである請求項
２に記載のＣＭＯＳゲートのテスト回路。 - 【請求項４】 負荷が、ポリシリコンからなる高抵抗で
ある請求項１に記載のＣＭＯＳゲートのテスト回路。 - 【請求項５】 高抵抗の一端を制御信号に接続した請求
項４に記載のＣＭＯＳゲートのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17784292A JP2933444B2 (ja) | 1992-07-06 | 1992-07-06 | Ｃｍｏｓゲートのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17784292A JP2933444B2 (ja) | 1992-07-06 | 1992-07-06 | Ｃｍｏｓゲートのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0618629A true JPH0618629A (ja) | 1994-01-28 |
| JP2933444B2 JP2933444B2 (ja) | 1999-08-16 |
Family
ID=16038073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17784292A Expired - Lifetime JP2933444B2 (ja) | 1992-07-06 | 1992-07-06 | Ｃｍｏｓゲートのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933444B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| US6249927B1 (en) | 1998-12-22 | 2001-06-26 | Sumio Ando | Duct-cleaning unit |
| US10600702B2 (en) | 2018-03-29 | 2020-03-24 | Samsung Electronics Co., Ltd. | Test element group and semiconductor wafer including the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4608891B2 (ja) * | 2004-01-30 | 2011-01-12 | 株式会社デンソー | Ｒｏｍのデコーダテスト回路装置 |
-
1992
- 1992-07-06 JP JP17784292A patent/JP2933444B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249927B1 (en) | 1998-12-22 | 2001-06-26 | Sumio Ando | Duct-cleaning unit |
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| US10600702B2 (en) | 2018-03-29 | 2020-03-24 | Samsung Electronics Co., Ltd. | Test element group and semiconductor wafer including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2933444B2 (ja) | 1999-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |