JP2001035184A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001035184A JP2001035184A JP11209043A JP20904399A JP2001035184A JP 2001035184 A JP2001035184 A JP 2001035184A JP 11209043 A JP11209043 A JP 11209043A JP 20904399 A JP20904399 A JP 20904399A JP 2001035184 A JP2001035184 A JP 2001035184A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
を提供する。 【解決手段】 外部から入力されたアドレス信号に基づ
いて、冗長セルの使用/不使用を意味するYREDB信
号を生成し、この信号により通常セル用のデコーダ回路
を、冗長セル使用時に不活性、冗長セル不使用時に活性
するように制御する半導体記憶装置において、入力した
アドレス信号が冗長セルに該当する信号であった場合に
活性となり、入力したアドレス信号が通常セルに該当す
る信号であった場合に非活性となる複数の冗長回路10
と、冗長回路のすべてが非活性状態にあるとYREDB
信号を活性化し、冗長回路のうちの何れかが活性状態に
あるとYREDB信号を非活性状態とする論理回路部
と、冗長セルから通常セルにアクセスが切り換わる際
に、アドレス信号を入力するタイミングに使用されたク
ロック信号の遷移に同期して、YREDB信号を強制的
に活性化する1ショットパルス生成回路11とを有する
ので、冗長セルから通常セルへのアクセスタイムを向上
させることができる。
Description
関し、特に冗長セルを備えた同期型半導体記憶装置に関
する。
み、必然的に不良欠陥のあるメモリセルの量も増加する
傾向にある。よって、冗長セルの量も増加させていかな
ければならない。一般的には、ある単位のメモリセルに
対して、プロセス、回路、チップ面積から見て妥当と思
われる量だけ冗長セルを設ける必要がある。
(以下、単に半導体記憶装置という)の全体構成が示さ
れている。図21に示されるように半導体記憶装置は、
通常セル領域1と冗長セル領域2とからなるセルアレイ
領域と、その近傍に配置されたYデコーダ回路3及び冗
長Yスイッチ回路4と、同じくセルアレイ領域の周辺部
に配置されたYプリデコーダ回路5および冗長回路部6
により構成される。通常セル領域のメモリセルにアクセ
スするために、Yデコーダ回路3、Yプリデコーダ回路
5が配置され、冗長セル領域のメモリセルにアクセスす
るために、冗長Yスイッチ回路4が配置されている。冗
長回路部6は、通常セルへアクセスするか、冗長セルへ
アクセスするかを入力されたアドレスに基づいて選択す
るための回路である。
の流れが示されている。図22に示されるように、Yプ
リデコーダ回路5及び冗長回路部6には、通常セル及び
冗長セルのアドレスを示すアドレス信号YAjT(j
は、任意の正整数、Tはこのアドレス信号が“H”レベ
ルにあることを示しているものとする)が入力される。
冗長回路部6は、このアドレス信号YAjTを入力し
て、冗長セルの使用/不使用を意味するYREDB信号
を生成し、Yプリデコーダ回路5に出力する。また、冗
長セルを選択する冗長Yスイッチ信号RYSWを生成す
る冗長Yスイッチ回路4に、冗長Yスイッチ活性化信号
RYSnを出力する。Yプリデコーダ回路5は、前述し
たアドレス信号YAjT及び冗長回路部6からのYRE
DB信号を入力して、これらの信号をプリデコードした
Yプリデコード信号を出力する。Yデコーダ回路3は、
Yプリデコーダ回路5からのYプリデコード信号を入力
して、情報の読み出し、または書き込みを行う、通常セ
ル領域のセルアレイを選択するYスイッチ信号YSWを
生成する。冗長Yスイッチ回路4は、冗長回路部6から
の冗長Yスイッチ活性化信号RYSを入力して、冗長セ
ル2を活性化させるスイッチ信号RYSWを出力する。
て、図23を参照しながら説明する。半導体記憶装置か
らなるチップが活性状態となり、外部よりREADもし
くはWRITEのコマンドが入力されると、外部から入
力したクロックに同期して半導体記憶装置内部のクロッ
クであるICLKが生成される。ICLKに同期して、
外部から取り込ませたアドレス信号をラッチし、Yアド
レス信号YAjTがYアドレス生成回路8にて生成され
る。アドレス信号YAjTは、半導体記憶装置内にある
Yプリデコーダ回路5及び冗長回路部6に入力される。
また、ICLK信号に同期したYRDクロック同期信号
がYRD信号生成部7にて生成される。
の構成について説明する。図24に示されるように冗長
回路部6は、ヒューズ22と、ゲートにアドレス信号Y
AjTを入力し、ドレインにヒューズを直列に接続し、
ソースが接地されたNチャネルトランジスタ23とから
なる部材と、ヒューズ24と、ゲートにアドレス信号Y
AjTを反転させた反転アドレス信号を入力し、ドレイ
ンにヒューズを直列に接続し、ソースが接地されたNチ
ャネルトランジスタ25とからなる部材とのヒューズ側
がラインにそれぞれ接続されてヒューズ節点を構成して
いる。なお、図24には、ヒューズ節点「00」の構成
のみが示されているが、図24に示された他のヒューズ
節点「01」「10」「11」の構成は、上述した他の
ヒューズ節点の構成と同一であるため図示を省略する。
にクロック同期信号YRDを入力し、ドレインに高位側
電源を入力し、ソースがヒューズ節点に接続されたPチ
ャネルトランジスタ20が接続され、ヒューズ節点をプ
リチャージするプリチャージ回路を構成している。
DもしくはWRITE時に冗長回路7を活性化させる信
号φをゲート入力とするNチャネルトランジスタ21が
接続されている。
性化信号RYSを出力するヒューズ節点の第1の出力端
側には、ヒューズ節点のレベルをラッチする、Pチャネ
ルトランジスタ29からなるラッチ回路と、二段のイン
バータ27、28からなるバッファ回路とが設けられて
いる。Pチャネルトラジスタ29のゲートに、インバー
タ27によりヒューズ節点のレベルを反転させた信号を
入力することにより、ヒューズ節点のレベルをラッチす
る。
YREDB信号を生成するための、ヒューズ節点の第2
の出力端は、ラインによりNOR回路30に接続されて
いる。このNOR回路30には他のヒューズ節点のレベ
ルを示す信号(以下、レベル信号という)も入力されて
いる。NOR回路30は、隣接する2つの冗長回路(図
24においては、ヒューズ節点「00」と「01」、及
びヒューズ節点「10」と「11」)からのレベル信号
を入力し、論理信号YREBn(nは、任意の正整数)
信号を出力する。
EBnは、NAND回路32に集められる。NAND回
路32は、入力した論理信号YREBnの信号レベルに
応じたNANDの論理を取り、論理信号YREnを出力
する。なお、図24には示されていないが、上述した構
成と同様の冗長回路7、NOR回路30、NAND回路
32は他にも設けられており、NAND回路32によ
り、YREn信号を出力する。複数のNAND回路32
からの論理信号は、NOR回路33に集められ、論理信
号YREnの信号レベルに応じたNORの論理を取り、
論理信号YREDB信号を出力する。
レス信号YAjTが生成された後の冗長回路部での判定
結果で決まる。冗長セル「使用」と判定されると、冗長
回路部からの冗長セル使用/不使用を決定する信号YR
EDBにより、Yデコーダ回路3は、非活性となり、Y
デコード信号を発生しない。一方、冗長回路7からは、
冗長Yスイッチ活性信号RYSが出力され、冗長Yスイ
ッチ回路より冗長Yスイッチ信号RYSWが出力され
る。
と、YREDB信号は出力されず、Yプリデコーダ回路
5より、Yプリデコード信号が出力され、Yデコーダ回
路3より通常セルを選択するスイッチ信号YSWが出力
される。
の構成の半導体記憶装置における冗長回路は、図24に
示されるようにYREDB信号の切り替わりをヒューズ
節点のレベル変化で決めている。よって、冗長セルから
通常セルへアクセスが切り替わる際に、ヒューズ節点が
“H”レベルから“L”レベルに変化し、YREDB信
号が“L”レベルから“H”レベルとなり、通常セルの
Yプリデコーダを活性化し、スイッチ信号YSWを出力
していた。
容量化に伴い、冗長セルの台数が増加し、チップ面積も
大きくなり、ヒューズ節点の論理和を取るための段数の
増加、およびYREDB信号の配線負荷の増加が生じ、
冗長セルから通常セルへアクセスが切り替わる際のYS
Wの出力が遅れるようになってきた。
してのアクセスタイムが悪化し、最悪の場合には、正し
いデータを出力できない場合も生じる。
あり、冗長セルから通常セルにアクセスが切り替わる際
のアクセスタイムを向上させた半導体記憶装置を提供す
ることを目的とする。
めに本発明の半導体記憶装置は、外部から入力されたア
ドレス信号に基づいて、冗長セルの使用/不使用を意味
する信号を生成し、この信号により通常セル用のデコー
ダ回路を、冗長セル使用時に非活性、冗長セル不使用時
に活性化するように制御する半導体記憶装置であって、
冗長セルから通常セルにアクセスを切り替える際に、ア
ドレス信号を入力するタイミングに使用されたクロック
信号の遷移に同期して、信号を強制的に活性化する活性
化手段を有することを特徴とする。
から入力されたアドレス信号のうちのいくつかを通常セ
ル用のデコーダ回路に出力しないように制御するプリデ
コーダ回路を有するとよい。
ス信号が冗長セルに該当する信号であった場合に活性状
態となり、入力したアドレス信号が通常セルに該当する
信号であった場合に非活性状態となる複数の状態保持回
路と、状態保持回路のすべてが非活性状態にあると信号
を活性状態とし、状態保持回路のうちのいずれかが活性
状態にあると信号を非活性状態とする論理回路とを有す
るとよい。
状態保持回路に保持された状態を表す信号を入力とし、
これらの信号のNOR論理を取る複数の第1のNORゲ
ートと、第1のNORゲートによりNORの論理を取ら
れた信号を入力とし、これらの信号のAND論理を取る
ANDゲートと、ANDゲートによりANDの論理を取
られた信号と、活性化手段から出力される信号とを入力
とし、これらの信号のNOR論理を取る第2のNORゲ
ートとからなる論理回路が複数設けられ、複数の論理回
路から出力された、NORの論理を取られた信号を入力
とし、これらの信号のNOR論理を取る第3のNORゲ
ートとを有し、活性化手段は、クロック信号に同期した
クロック同期信号に同期して一瞬だけ活性化する信号を
第2のNORゲートに出力するとよい。
入力して、入力した信号を所定の時間遅延させる遅延手
段と、遅延手段により遅延を取った信号の出力を反転さ
せる出力反転手段と、クロック信号に同期したクロック
同期信号と、出力反転手段により出力される信号とを入
力して、これらの信号のNOR論理を取る第4のNOR
ゲートとからなるとよい。
されたアドレス信号に基づき、冗長セルの使用/不使用
を意味する信号を生成し、この信号にて、通常セル用の
デコーダ回路を、冗長セル使用時に非活性、冗長セル不
使用時に活性化させるように制御する半導体記憶装置で
あって、アドレス信号をゲートに入力し、ドレイン側に
ヒューズが接続され、ソースが接地された第1のNチャ
ネル型トランジスタと、該第1のNチャネル型トランジ
スタのドレイン側に接続されたヒューズとからなる複数
の第1の部材と、アドレス信号をインバータにより反転
させた信号をゲートに入力し、ドレイン側にヒューズが
接続され、ソースが接地された第2のNチャネル型トラ
ンジスタと、第2のNチャネル型トランジスタのドレイ
ン側に接続されたヒューズとからなる複数の第2の部材
とがラインにそれぞれ接続されたヒューズ節点と、アド
レス信号を入力するタイミングに使用されたクロック信
号に同期したクロック同期信号をゲート入力とし、ドレ
インが高位側電源に接続され、ソースがヒューズ節点に
接続され、該ヒューズ節点に電荷をチャージする第1の
Pチャネル型トランジスタと、ドレインにヒューズ節点
が接続され、ソースが接地され、ゲートに入力された信
号によりヒューズ節点を活性化する第3のNチャネル型
トランジスタと、ヒューズ節点の出力側に設けられ、ヒ
ューズ節点の状態を反転させる第1のインバータ、及び
該第1のインバータからの出力を反転させる第2のイン
バータと、ゲートが第1のインバータの出力側に接続さ
れ、ドレインが高位側電源に接続され、ソースがヒュー
ズ節点に接続された第2のPチャネル型トランジスタと
を有する複数の冗長回路部と、少なくとも2の冗長回路
部のヒューズ節点に保持された状態を表す信号を入力と
し、これらの信号のNOR論理を取る複数の第1のNO
Rゲートと、第1のNORゲートによりNORの論理を
取られた信号を入力とし、これらの信号のAND論理を
取るANDゲートと、ANDゲートによりANDの論理
を取られた信号と、アドレス信号を入力するタイミング
に使用されたクロック信号に同期したクロック同期信号
に同期して一瞬だけ活性化する信号とを入力し、これら
の信号のNOR論理を取る第2のNORゲートと、クロ
ック同期信号に同期して一瞬だけ活性化する信号を生成
する活性化信号生成手段とからなる複数の論理回路部
と、複数の論理回路部から出力され、NORの論理を取
られた信号を入力とし、これらの信号のNOR論理を取
る第3のNORゲートとを有することを特徴とする。
信号が活性化されると、アドレス信号のうちのいくつか
を通常セル用のデコーダ回路に出力しないように制御す
るプリデコーダ回路を有するとよい。
明の半導体記憶装置に係る実施の形態を詳細に説明す
る。図1〜図20を参照すると本発明の半導体記憶装置
に係る実施の形態が示されている。なお、以下の説明に
おいては、図21から図24を用いて説明した従来の半
導体記憶装置の構成と同一構成の部材に関しては同一符
号を付して説明する。
全体構成は、図21から図23に示された従来の半導体
記憶装置の構成と大部において同一であるため、以下で
は、本発明の特徴部分である冗長回路部6の構成の説明
から行う。
長回路部6は、ヒューズ22と、ゲートにアドレス信号
YAjTを入力し、ドレインにヒューズを直列に接続
し、ソースが接地されたNチャネルトランジスタ23と
からなる部材と、ヒューズ24と、ゲートにアドレス信
号YAjTを反転させた反転アドレス信号を入力し、ド
レインにヒューズを直列に接続し、ソースが接地された
Nチャネルトランジスタ25とからなる部材とのヒュー
ズ側がラインにそれぞれ接続されてヒューズ節点を構成
している。なお、図1には、ヒューズ節点「00」の構
成のみが示されているが、図1に示された他のヒューズ
節点「01」「10」「11」の構成は、上述した他の
ヒューズ節点の構成と同一であるため図示を省略する。
にクロック同期信号YRDを入力し、ドレインに高位側
電源を入力し、ソースがヒューズ節点に接続されたPチ
ャネルトランジスタ20が接続され、ヒューズ節点をプ
リチャージするプリチャージ回路を構成している。
DもしくはWRITE時に冗長回路10を活性化させる
信号φをゲート入力とするNチャネルトランジスタ21
が接続されている。
性化信号RYSを出力するヒューズ節点の第1の出力端
側には、ヒューズ節点のレベルをラッチする、Pチャネ
ルトランジスタ29からなるラッチ回路29と、二段の
インバータ27、28からなるバッファ回路とが設けら
れている。Pチャネルトラジスタ29のゲートに、イン
バータ27によりヒューズ節点のレベルを反転させた信
号を入力することにより、ヒューズ節点のレベルをラッ
チする。以上の構成により冗長回路10が形成されてい
る。
YREDB信号を生成するための、ヒューズ節点の第2
の出力端は、ラインによりNOR回路に接続されてい
る。このNOR回路には他のヒューズ節点からのレベル
信号も入力されている。なお、図1に示された実施形態
においては、ヒューズ節点「00」と「01」の状態が
NOR回路30に出力され、ヒューズ節点「10」と
「11」の状態がNOR回路31に出力される。NOR
回路には、隣接する2つの冗長回路10の状態が出力さ
れ、NOR論理により論理信号YREBn(nは任意の
整数)を出力する。
EBnは、AND回路34及びNOR回路35からなる
AND−NOR複合ゲート回路に集められる。AND回
路34は、入力した論理信号YREBnの信号レベルに
応じたANDの論理を取った信号を、NOR回路35に
出力する。また、NOR回路35には、本発明の特徴で
ある1ショットパルス生成回路11からのYRDB信号
も入力される。1ショットパルス生成回路11は、前述
したクロック同期信号YRDから1ショットパルスを生
成する回路であり、NOR回路37、ディレイ素子3
8、インバータ39により構成される。なお、図1には
示されていないが、上述した構成と同様の冗長回路、N
OR回路、AND−NOR複合ゲート回路は他にも設け
られており、NOR回路35により論理信号YREnを
出力する。複数のAND−NOR複合ゲート回路からの
論理信号YREnは、NOR回路36に集められ、論理
信号YREnの信号レベルに応じたNORの論理を取
り、論理信号YREDB信号を出力する。
プリデコーダ回路5の構成について説明する。Yプリデ
コーダ回路5は、冗長回路部6からの冗長セルの使用/
不使用を意味するYREDB信号と、アドレス信号YA
jTとを入力し、これらの信号をプリデコードする回路
である。Yプリデコーダ回路5は、以下に示されるよう
に第1のYプリデコーダ回路40、第2のYプリデコー
ダ回路60、第3のYプリデコーダ回路80、第4のプ
リデコーダ回路110とにより構成される。
コーダ回路40の構成を説明する。図2に示された第1
のYプリデコーダ回路40は、入力したアドレス信号Y
A0Tの出力を反転させるインバータ41と、入力した
アドレス信号YA1Tの出力を反転させるインバータ4
2と、アドレス信号YA0Tの出力をインバータ41に
より反転させた信号と、アドレス信号YA1Tの出力を
インバータ42により反転させた信号と、アドレス信号
YA8Tとを入力とするNAND回路43と、アドレス
信号YA0Tと、アドレス信号YA1Tの出力をインバ
ータ42により反転させた信号と、アドレス信号YA8
Tを入力とするNAND回路44と、アドレス信号YA
0Tの出力をインバータ41により反転させた信号と、
アドレス信号YA1Tと、アドレス信号YA8Tとを入
力とするNAND回路45と、アドレス信号YA0T
と、アドレス信号YA1Tと、アドレス信号YA8Tと
を入力とするNAND回路46と、NAND回路43か
ら46の出力のそれぞれを反転させるインバータ47か
ら50と、インバータ47の出力信号と、YREDB信
号とを入力とするNAND回路51と、インバータ48
の出力信号と、YREDB信号とを入力とするNAND
回路52と、インバータ49の出力信号と、YREDB
信号とを入力とするNAND回路53と、インバータ5
0の出力信号と、YREDB信号とを入力とするNAN
D回路54と、NAND回路51から54の出力をそれ
ぞれ反転させるインバータ55から58により構成され
る。
は、アドレス信号YA0TとYA1Tを入力するデコー
ド回路であり、YA8T信号、YREDB信号の論理に
より4つのプリデコード信号Y0N1N8T,Y0T1
N8T,Y0N1T8T,Y0T1T8Tの活性、非活
性を決める。なお、プリデコード信号を表す記号におい
て、“T”は、アドレス信号YAjTが“H”レベルの
状態にあることを示しており、“N”は、アドレス信号
YAjNが“L”レベルの状態にあることを表している
ものとする。例えば、プリデコード信号「Y0N1T8
T」は、アドレス信号「YA0N」が“L”レベルで、
アドレス信号「YA1T」が“H”レベルで、アドレス
信号「YA8T」も“H”レベルにある時に出力される
信号であるものとする。
40では、YA8TをYA0T、YA1Tを入力とする
NAND回路に入力し、YA8Tが“H”レベルの時に
活性する。また、YREDB信号は、YAjTのデコー
ド信号とNANDの論理をとり、YREDB信号が
“H”レベルの時に活性、“L”レベルの時に非活性と
なる。
ーダ回路60の構成について説明する。図3に示される
ように、第2のプリデコーダ回路60は、アドレス信号
YA0Tの出力を反転させるインバータ61と、アドレ
ス信号YA1Tの出力を反転させるインバータ62と、
アドレス信号YA8Tの出力を反転させるインバータ6
3と、アドレス信号YA0Tの出力をインバータ61に
より反転させた信号と、アドレス信号YA1Tの出力を
インバータ62により反転させた信号と、アドレス信号
YA8Tの出力をインバータ63により反転させた信号
とを入力とするNAND回路64と、アドレス信号YA
0Tと、アドレス信号YA1Tの出力をインバータ62
により反転させた信号と、アドレス信号YA8Tの出力
をインバータ63により反転させた信号とを入力とする
NAND回路65と、アドレス信号YA0Tの出力をイ
ンバータ61により反転させた信号と、アドレス信号Y
A1Tと、アドレス信号YA8Tの出力をインバータ6
3により反転させた信号とを入力とするNAND回路6
6と、アドレス信号YA0Tと、アドレス信号YA1T
と、アドレス信号YA8Tの出力をインバータ63によ
り反転させた信号とを入力とするNAND回路67と、
NAND回路64から67の出力をそれぞれに反転させ
るインバータ68から71と、インバータ68によりN
AND回路64の出力を反転させた信号と、YREDB
信号とを入力とするNAND回路72と、インバータ6
9によりNAND回路65の出力を反転させた信号と、
YREDB信号とを入力とするNAND回路73と、イ
ンバータ70によりNAND回路66の出力を反転させ
た信号と、YREDB信号とを入力とするNAND回路
74と、インバータ71によりNAND回路67の出力
を反転させた信号と、YREDB信号とを入力とするN
ADN回路75と、NAND回路72から75の出力を
それぞれに反転させるインバータ76から79とを有し
て構成される。
も、アドレス信号YA0TとYA1Tを入力するデコー
ド回路であり、YA8N信号、YREDB信号の論理に
より4つのプリデコード信号Y0N1N8T,Y0T1
N8T,Y0N1T8T,Y0T1T8Tの活性、非活
性を決める。
60では、YA8NをYA0T、YA1TのNAND回
路に入力し、YA8Nが“L”レベルの時に活性する。
また、YREDB信号は、YAjTのデコード信号とN
ANDの論理をとり、YREDBが“H”の時に活性、
“L”の時に非活性となる。
ルの時には、後述するYデコーダ回路へYA0T,YA
1T,YA8T信号をプリデコードしたプリデコード信
号を出力しないことにより、Yデコード回路が非活性と
なり、通常セルへのアクセスを中止することができる。
デコーダ回路80の構成について説明する。図4には、
アドレス信号YA2T、YA3T、YA4Tをプリデコ
ードする第3のYプリデコード回路80の構成が示され
ている。図4に示されるように、この第3のYプリデコ
ード回路80は、アドレス信号YA2Tの出力を反転さ
せるインバータ81、84と、アドレス信号YA3Tの
出力を反転させるインバータ82、85と、アドレス信
号YA4Tの出力を反転させるインバータ83と、アド
レス信号YA2Tの出力をインバータ81により反転さ
せた信号と、アドレス信号YA3Tの出力をインバータ
82により反転させた信号と、アドレス信号YA4Tの
出力をインバータ83により反転させた信号とを入力と
するNAND回路86と、アドレス信号YA2Tと、ア
ドレス信号YA3Tの出力をインバータ82により反転
させた信号と、アドレス信号YA4Tの出力をインバー
タ83により反転させた信号とを入力とするNAND回
路87と、アドレス信号YA2Tの出力をインバータ8
1により反転させた信号と、アドレス信号YA3Tと、
アドレス信号YA4Tの出力をインバータ83により反
転させた信号とを入力とするNAND回路88と、アド
レス信号YA2Tと、アドレス信号YA3Tと、アドレ
ス信号YA4Tの出力をインバータ83により反転させ
た信号とを入力とするNAND回路89と、アドレス信
号YA2Tの出力をインバータ84により反転させた信
号と、アドレス信号YA3Tの出力をインバータ85に
より反転させた信号と、アドレス信号YA4Tとを入力
とするNAND回路90と、アドレス信号YA2Tと、
アドレス信号YA3Tの出力をインバータ85により反
転させた信号と、アドレス信号YA4Tとを入力とする
NAND回路91と、アドレス信号YA2Tの出力をイ
ンバータ84により反転させた信号と、アドレス信号Y
A3Tと、アドレス信号YA4Tとを入力とするNAN
D回路92と、アドレス信号YA2Tと、アドレス信号
YA3Tと、アドレス信号YA4Tとを入力とするNA
ND回路93と、NAND回路86〜93の出力をそれ
ぞれ反転させるインバータ94から101とを有して構
成される。
は、インバータ94から、アドレス信号YA2T、YA
3T、YA4TがすべてLレベルであった場合に、Y2
N3N4N信号が出力される。インバータ95からは、
アドレス信号YA2TがHレベルで、アドレス信号YA
3T、YA4TがLレベルであった場合に、Y2T3N
4N信号が出力される。インバータ96からは、アドレ
ス信号YA3TがHレベルで、アドレス信号YA2T、
YA3TがLレベルであった場合に、Y2N3T4Nが
出力される。インバータ97からは、アドレス信号YA
2TとYA3TとがHレベルで、アドレス信号YA4T
がLレベルであった場合に、信号Y2T3T4Nが出力
される。インバータ98からは、アドレス信号YA2T
とYA3TとがLレベルで、アドレス信号YA4TがH
レベルであった場合に、信号Y2N3N4Tが出力され
る。インバータ99からは、アドレス信号YA2TとY
A4TとがHレベルで、アドレス信号YA3TがLレベ
ルであった場合に、信号Y2T3N4Tが出力される。
インバータ100からは、アドレス信号YA3TとYA
4TとがHレベルで、アドレス信号YA2TがLレベル
であった場合に、信号Y2N3T4Tが出力される。イ
ンバータ101からは、アドレス信号YA2T,YA3
T,YA4TがすべてHレベルであった場合に、信号Y
2T3T4Tが出力される。なお、以下では、この第2
のYプリデコーダ回路80から出力される信号をYPR
D2と表す。
デコーダ回路110の構成を説明する。図5には、アド
レス信号YA5T、YA6T、YA7Tとをプリデコー
ドする第4のプリデコーダ回路110の構成が示されて
いる。図5に示されるように、この第4のYプリデコー
ド回路110は、アドレス信号YA5Tの出力を反転さ
せるインバータ111、114と、アドレス信号YA6
Tの出力を反転させるインバータ112、115と、ア
ドレス信号YA7Tの出力を反転させるインバータ11
3と、アドレス信号YA5Tの出力をインバータ111
により反転させた信号と、アドレス信号YA6Tの出力
をインバータ112により反転させた信号と、アドレス
信号YA7Tの出力をインバータ113により反転させ
た信号とを入力とするNAND回路116と、アドレス
信号YA5Tと、アドレス信号YA6Tの出力をインバ
ータ112により反転させた信号と、アドレス信号YA
7Tの出力をインバータ113により反転させた信号と
を入力とするNAND回路117と、アドレス信号YA
5Tの出力をインバータ111により反転させた信号
と、アドレス信号YA6Tと、アドレス信号YA7Tの
出力をインバータ113により反転させた信号とを入力
とするNAND回路118と、アドレス信号YA5T
と、アドレス信号YA6Tと、アドレス信号YA7Tの
出力をインバータ113により反転させた信号とを入力
とするNAND回路119と、アドレス信号YA5Tの
出力をインバータ114により反転させた信号と、アド
レス信号YA6Tの出力をインバータ115により反転
させた信号と、アドレス信号YA7Tとを入力とするN
AND回路120と、アドレス信号YA5Tと、アドレ
ス信号YA6Tの出力をインバータ115により反転さ
せた信号と、アドレス信号YA7Tとを入力とするNA
ND回路121と、アドレス信号YA5Tの出力をイン
バータ114により反転させた信号と、アドレス信号Y
A6Tと、アドレス信号YA7Tとを入力とするNAN
D回路122と、アドレス信号YA5Tと、アドレス信
号YA6Tと、アドレス信号YA7Tとを入力とするN
AND回路123と、NAND回路116から123の
出力をそれぞれに反転させるインバータ124から13
1とを有して構成される。
は、インバータ124から、アドレス信号YA5T、Y
A6T、YA7TがすべてLレベルであった場合に、Y
5N6N7N信号が出力される。インバータ125から
は、アドレス信号YA5TがHレベルで、アドレス信号
YA6T、YA7TがLレベルであった場合に、Y5T
6N7N信号が出力される。インバータ126からは、
アドレス信号YA6TがHレベルで、アドレス信号YA
5T、YA7TがLレベルであった場合に、Y5N6T
7Nが出力される。インバータ127からは、アドレス
信号YA5TとYA6TとがHレベルで、アドレス信号
YA7TがLレベルであった場合に、信号Y5T6T7
Nが出力される。インバータ128からは、アドレス信
号YA5TとYA6TとがLレベルで、アドレス信号Y
A7TがHレベルであった場合に、信号Y5N6N7T
が出力される。インバータ129からは、アドレス信号
YA5TとYA7TとがHレベルで、アドレス信号YA
6TがLレベルであった場合に、信号Y5T6N7Tが
出力される。インバータ130からは、アドレス信号Y
A6TとYA7TとがHレベルで、アドレス信号YA5
TがLレベルであった場合に、信号Y5N6T7Tが出
力される。インバータ131からは、アドレス信号YA
5T,YA6T,YA7TがすべてHレベルであった場
合に、信号Y5T6T7Tが出力される。なお、以下で
は、この第4のYプリデコーダ回路100から出力され
る信号をYPRD3と表す。
コーダ回路3の構成について説明する。Yデコーダ回路
3は、第1のYデコーダ回路140と、第2のYデコー
ダ回路150とを有して構成される。なお、図6には第
1のYデコーダ回路140の構成が示され、図7には第
2のYデコーダ回路150の構成が示されている。
0は、図2に示された第1のYプリデコーダ回路40か
らの信号Y0N1N8Tと、図4に示された第3のYプ
リデコーダ回路80からの信号YPRD2と、図5に示
された第4のYプリデコーダ回路110からの信号YP
RD3とを入力とするNAND回路141と、第1のY
プリデコーダ回路40からの信号Y0T1N8Tと、第
3のYプリデコーダ回路80からの信号YPRD2と、
第4のYプリデコーダ回路110からの信号YPRD3
とを入力とするNAND回路142と、第1のYプリデ
コーダ回路40からの信号Y0N1T8Tと、第3のY
プリデコーダ回路80からの信号YPRD2と、第4の
Yプリデコーダ回路110から信号YPRD3とを入力
とするNAND回路143と、第1のYプリデコーダ回
路40からの信号Y0T1T8Tと、第3のYプリデコ
ーダ回路80からの信号YPRD2と、第4のYプリデ
コーダ回路からの信号YPRD3とを入力とするNAN
D回路144と、NAND回路141から144の出力
をそれぞれ反転させるインバータ145から148とを
有して構成される。各インバータ145から148から
は、通常セルを選択するスイッチ信号YSW0、YSW
1、YSW2、YSW3がそれぞれ出力される。
路150は、図3に示された第2のYプリデコーダ回路
60からの信号Y0N1N8Nと、図4に示された第3
のYプリデコーダ回路80からの信号YPRD2と、図
5に示された第4のYプリデコーダ回路110からの信
号YPRD3とを入力とするNAND回路151と、第
2のYプリデコーダ回路60からの信号Y0T1N8N
と、第3のYプリデコーダ回路80からの信号YPRD
2と、第4のYプリデコーダ回路110からの信号YP
RD3とを入力とするNAND回路152と、第2のY
プリデコーダ回路60からの信号Y0N1T8Tと、第
3のYプリデコーダ回路80からの信号YPRD2と、
第4のYプリデコーダ回路110からの信号YPRD3
とを入力とするNAND回路153と、第2のYプリデ
コーダ回路60からの信号Y0T1T8Nと、第3のプ
リデコーダ回路80からの信号YPRD2と、第4のY
プリデコーダ回路110からの信号YPRD3とを入力
とするNAND回路154と、NAND回路151から
154の出力をそれぞれに反転させるインバータ155
から158とを有して構成される。各インバータから
は、通常セルを選択するスイッチ信号YSW4、YSW
5、YSW6、YSW7がそれぞれ出力される。
回路4の構成について説明する。図8に示される冗長Y
スイッチ回路4は、2段のインバータ161、162に
より構成される。この構成の冗長Yスイッチ回路4は、
冗長回路部6からの信号RYSnに対応するように冗長
回路毎に設けられている。この2段のインバータ16
1、162を介して出力される信号が冗長セルを選択す
るRYSWnとなって出力される。
使用/不使用を意味する信号YREDBにて、通常セル
用のYデコーダ回路を「冗長セル使用時に非活性、不使
用時に活性」と制御する半導体記憶装置であって、冗長
セルから通常セルへアクセスが切り替わる際の上記YR
EDB信号の非活性化をクロック同期信号YRDにて行
うことにより、通常セルへのアクセス遅れを防ぐことを
目的とする。
は、冗長セルから通常セルへアクセスが切り替わる際、
ヒューズ節点をクロック同期信号YRDにてプリチャー
ジ後、アドレス信号YAjTにてヒューズ節点のチャー
ジを引き抜き、冗長セルの使用/不使用を意味する信号
YREDBを“L”レベルから“H”レベルとするが、
YREDB信号が“L”レベルの時に、クロック同期信
号の1ショットパルスにていち早くYREDB信号を
“L”レベルから“H”レベルにする論理を含む構成と
する。
化を早めることが可能となり、冗長セルから通常セルへ
のアクセスが切り替わる際の通常セルのスイッチ信号Y
SWを、通常セルから通常セルへアクセスが切り替わる
際のそれと同等の時刻に活性化することができる。
レス信号YAjTが生成された後の冗長回路部での判定
結果で決まる。冗長セル「使用」と判定されると、冗長
回路部からの冗長セル使用/不使用を決定する信号YR
EDBにより、Yプリデコーダ回路は非活性となり、Y
プリデコード信号を発生しない。一方、冗長回路から
は、冗長Yスイッチ活性信号RYSが出力され、冗長Y
スイッチ回路より冗長Yスイッチ信号RYSWが出力さ
れる。
と、YREDB信号が出力され、Yプリデコーダ回路よ
りYプリデコード信号が出力され、Yデコーダ回路より
通常セルを選択するスイッチ信号YSWが出力される。
際のヒューズ接点の動作について、図1を参照しながら
説明する。
入力されると、この“H”レベルの信号がゲート入力さ
れるNチャネルトランジスタに接続されたヒューズ、及
びインバータ26を介して“H”レベルが入力される、
他の選択されていないアドレス信号をゲート入力とする
Nチャネルトランジスタに接続されたヒューズとがカッ
トされることにより、ヒューズ節点のレベルを“H”レ
ベルに保つことができる。
入力されると、このアドレス信号が“H”レベルでゲー
ト入力されるNチャネルトランジスタに接続されたヒュ
ーズ、及びインバータ26を介して“H”レベルが入力
される他の選択されていないアドレス信号をゲート入力
とするNチャネルトランジスタが導通することにより、
ヒューズ節点にチャージされた電荷を引き抜き、ヒュー
ズ節点を“L”レベルにすることができる。
を参照しながらより詳細に説明する。まず、READも
しくはWRITE時に信号φが“L”レベルになり、冗
長回路が活性化される。外部からCLKが入力される
と、CHIP内部のCLKである信号ICLKが、1シ
ョット“H”となり、YRDはそれに同期して1ショッ
ト“L”を出力する。YSWの選択のされ方は、「通常
セル→通常セル」、「通常セル→冗長セル」、「冗長セ
ル→冗長セル」、「冗長セル→通常セル」の4パターン
が存在する。
うアクセスの場合から説明する。通常セルが選択されて
いる場合には、ヒューズ節点はヒューズとNチャネルト
ランジスタによりチャージが引き抜かれるので、ヒュー
ズ節点00から11は、すべて“L”レベルとなり、Y
REB0、1は“L”レベルとなり、YRE0、1、2
はすべて“L”レベル、従って、YREDB信号は
“H”レベルになる。
り替わる場合は、YRD信号にてヒューズ節点をプリチ
ャージ中に、YAjTによりいずれかのNチャネルトラ
ンジスタが導通し、ヒューズを介してチャージを引き抜
くのでヒューズ節点は、わずかにGNDレベルから上昇
する程度であり、YREB0,1、YRE0,1は前の
状態から変化しない。よって、1ショットパルス生成回
路8から出力されるYRDBの1ショット“H”があっ
てもなくても、YREB0、1が“H”であるので、Y
REDBは“H”レベルのままとなる。従って、YAj
Tの変化を受けて、YSWがYデコーダより出力され
る。なお、通常YSWは複数選択されることのないよ
う、クロスポイントがGNDレベルに近いレベル(以
下、“LOW”クロス)となるよう調整する。この場合
のアクセスは従来と全く変わらないことになる。
スが切り替わる場合の動作を、図9(b)を参照ながら
説明する。通常セルが選択されている場合は、図9
(a)と同じである。次のサイクルで、冗長セルに相当
するアドレス信号YAjTに切り替わると、YRDによ
りヒューズ節点がプリチャージ中に、YAjTにより全
てのNチャネルトランジスタが非導通となり、ヒューズ
及びNチャネルトランジスタによるチャージの引き抜き
パスが存在しなくなるので、ヒューズ節点は“L”レベ
ルから“H”レベルに変化する。
冗長セルに切り替わるとすると、ヒューズ節点00が
“L”レベルから“H”レベルになり、他の節点はGN
Dレベルであるから、YREB0が“H”レベルから
“L”レベルに変化する。ここで、YRDBが1ショッ
ト”H“を出力中なら、YRE0は”L“であるが、出
力後ならYREB0を受けて“L”レベルから“H”レ
ベルになる。よって、YREDBは“H”レベルから
“L”レベルになり、Yプリデコーダ回路は、非活性と
なり、通常セル用のスイッチ信号YSWは出力されなく
なる。一方、冗長セル用のスイッチ信号RYSWは、ヒ
ューズ節点00から2段のバッファ17を介してRYS
0が“L”レベルから“H”レベルになることにより活
性化される。通常、冗長セル用のスイッチ信号RYSW
は通常用に比べ段数が少ないので、通常YSWよりも速
い時刻に活性化される。従って、図9に示されるように
“L”クロスではなく、ほぼセンターのレベルにてクロ
スする。通常YSWに合わせる場合は、段数を多くする
などすればよい。
わる場合の動作を、図9(c)を参照しながら説明す
る。冗長セルが選択されている場合は、図9(b)と同
じで、ヒューズ節点は“L”レベル、YREBは“L”
レベル、YREは“H”レベル、YREDBは“L”レ
ベルである。次のサイクルで、通常セルに相当するアド
レス信号YAjTに切り替わると、YRDによりヒュー
ズ節点がプリチャージ中に、YAjTにより、いずれか
のNchトランジスタが導通し、ヒューズを介してチャ
ージを引き抜くので、ヒューズ節点は“H”レベルから
“L”レベルに変化する。ヒューズ節点00に相当する
冗長セルから切り替わるとすると、ヒューズ節点00が
“H”レベルから“L”レベルになり、他の節点はGN
Dレベルであるから、YREB0が“L”レベルから
“H”レベルに変化する。しかし、それよりも前にYR
DBがYRDを受けて“L”レベルから“H”レベルに
なるので、YRE0はYREBに関わらず“H”レベル
から“L”レベルに遷移し、YREDBは“L”レベル
から“H”レベルになる。したがって、Yプリデコーダ
は活性化し、通常YSWが出力される。このYSW信号
の活性化時刻は、YAjT信号によって決定されるの
で、通常セルから通常セルへアクセスが切り替わる時の
活性化時刻と同等になる。
(c)に示されるようにYREB0が“L”レベルから
“H”レベルに遷移し、YRE0が“H”レベルから
“L”レベルに遷移し、YREDBが“L”レベルから
“H”レベルに遷移するというアクセスであった(図中
の点線の遷移)。従って、Yプリデコーダ回路にYAj
T信号が到着していても、YREDBが“L”レベルか
ら“H”レベルに遷移するのが遅く、通常セル選択用の
YSWの活性化は、点線のように遅れてしまっていた。
それに対して本実施形態では、YRDBからの太い実線
のパスで、YREDBのいち速い活性化が可能になる。
ので、やがては“H”レベルから“L”レベルに遷移す
る。よって、“L”レベルになった後もYREB0が
“L”レベルであるとYRE0が再び“H”レベルにな
り、YREDBは“H”レベルから“L”レベルに遷移
してしまう。このような不具合を防止するために、YR
EDBの1ショット“H”の時間を1ショットパルス生
成回路内のディレイ素子24にて調整する。
セスが切り替わる場合を図9(d)を用いて説明する。
冗長セルが選択されている場合は、図9(c)と同じ
で、ヒューズ節点は“H”レベル、YREBは“L”レ
ベル、YREは“H”レベル”、YREDBは“L”レ
ベルである。
YAjTに切り替わる場合について説明する。ヒューズ
節点00からヒューズ節点10に相当する冗長セルへ切
り替わるとすると、YRDによりヒューズ節点00がプ
リチャージ中に、YAjTにより、いずれかのNchト
ランジスタが導通し、ヒューズを介してチャージを引き
抜くので、ヒューズ節点00は“H”レベルから“L”
レベルに遷移する。ヒューズ節点00からは冗長セルか
ら通常セルへの切り替え動作が始まるのであるから、Y
RDBが“L”レベルから“H”レベルになることによ
り、YREBが“H”レベルから“L”レベルに遷移
し、YREDBが“L”レベルから“H”レベルに遷移
する。同時に、ヒューズ節点1 0からは通常セルから冗
長セルへの切り替え動作が始まるのであるから、ヒュー
ズ節点10が“L”レベルから“H”レベルに遷移する
ことにより、YREB1が“H”レベルから“L”レベ
ルに遷移する。これを受けて、YRE0は再び“L”レ
ベルから“H”レベルになる。よって、YREDBは再
び“H”レベルから“L”レベルとなって、Yプリデコ
ーダ回路を非活性にする。ヒューズ節点10に相当する
冗長セル用のRYSWはヒューズ節点00に相当するR
YSWと同様に、2段のバッファを介して活性される。
の時間が長いと、その分YREDBの“H”時間が長く
なり、結果として活性されてはならない通常セル用のY
SWが活性されてしまう。よって、YRDBの1ショッ
ト“H”は長すぎても短すぎてもよくなく、1ショット
パルス生成回路のディレイ素子24の時間調整を注意し
て行う必要がある。
イッチ信号YSWがメモリセルアレイに入力されてか
ら、データが出力されるまでのアクセスパスを示す。図
10に示されるように、通常セル用選択信号YSWが選
択され、メモリセルアレイからのデータが、データバス
へ微小差電位としてデータバスに伝搬し、データアンプ
171へ入力される。その後、PIOという信号が活性
化されて、微小差電位が増幅され、データラッチ回路1
72、データアウトバッファ回路173、アウトプット
トランジスタ回路174を介してデータ(DQ)が出力
される。
入力されてからDQが“H”レベル、または“L”レベ
ルとなるまでの時間を意味し、tAAと呼んでいる。
AMでいうCASレイテンシに対応して制御される信号
であり、例えばCASレイテンシ=2の時はφ2をCL
K同期に、CASレイテンシ=3の時はφ1、φ2をそ
れぞれCLK同期に、というように制御する。tAAを
速くするほど、CASレイテンシ=2及び3でのサイク
ルタイムを速くできるので、如何にtAAを速くするこ
とができるかが製品開発にあたって最優先となる。
されるようにREADのコマンドが入力されてから出力
までに必要なクロックのカウント数である。
ータアンプ回路171に入力される制御信号であり、図
12に示されるようにクロック同期信号YRDの遷移タ
イミングに対して所定の遅延時間を取って遷移する信号
である。データアンプ回路171の動作前には、予め微
小電位を十分にデータアンプ回路の入力部に与えておか
なければならない。微小差電位をデータアンプの入力部
に十分に与えておかないと、誤データを増幅してしまう
ことがあるからである。従って、YSWの遷移タイミン
グとPIOの遷移タイミングには一定の間隔を確保して
おかなければならない。従って、最も遅いYSWの遷移
タイミングに対してPIOの遷移タイミングを調節す
る。
イテンシ=3の時のみデータラッチ回路172に保持し
たデータをデータアウトバッファ回路173に転送する
転送タイミングを制御する信号である。また、図10に
示されたデータアウトバッファ回路173に入力される
OE信号は、データアウトバッファ回路173からアウ
トプットトランジスタ回路174へのデータの転送を可
能とする信号であり、図12に示されるように、可能な
時刻となると転送タイミングとなると“H”レベルの状
態に遷移する。また、アウトプットトランジスタ回路1
74に入力されるφ2は、CASレイテンシ=2及び3
の時にアウトプットトランジスタ回路174がデータを
出力するタイミングを制御する信号である。
装置の「冗長セルから通常セル」にアクセスが切り換わ
る際のアクセスタイミングの差異を示す。PIO信号が
遷移してからデータが出力されるまでのタイムは、図1
2または図14に示されるようにアドレス信号によらず
一定であり、4.2nsである。よって、tAAの2/
3はクロック信号が入力されてからYSW信号が出力さ
れるまでのアクセスにかかる時間であり、YSWの高速
化がtAAの高速化につながるといえる。
憶装置においては、冗長セルから通常セルにアクセスが
切り替わり、スイッチ信号YSWが出力されるまでにか
かる時間は、8.5nsと大幅にかかり、PIO信号が
出力されるまでにかかる時間7.5nsよりも遅れてし
まう。この時のYSWの遷移は、アドレス信号の遷移タ
イミングではなく、YREDB信号の遷移タイミングに
よるものであるから、YSWのアクセスとしては最も遅
くなる。なぜなら、通常セルのYSWのアクセスはアド
レス信号YAjTで決まり、冗長セルのYSWのアクセ
スはヒューズ節点からの2段のバッファを介しているの
で通常セルのYSWよりも速いからである。
移タイミングとの時間差を0.8nsとすると、PIO
信号の遷移タイミングは7.9nsから9.3nsと大
幅に遅らせなければならない。この時、データが出力さ
れるには、13.5nsかかる。
されるようにYREDB信号の遷移にかかる時間が5.
4nsと従来より、1.4nsも速くなり、通常セルの
YSWが遷移するのにかかる時間も7.1nsと、通常
セルから通常セルにアクセスが切り換わる際のYSWの
遷移時間と同等となる。従って、PIO信号の遷移にか
ける時間も7.9nsでよく、データを出力するまでに
かかる時間も12.1nsとなる。
記憶装置において13.5nsかかっていたtAAを、
12.1nsにまで向上させることが可能となり、YR
EDB信号の遷移にかかる時間の高速化に対する効果が
はっきりする。
→冗長セル」、「冗長セル→冗長セル」、「冗長セル→
通常セル」の3パターンでの信号シミュレーション波形
を示す。
にアクセスが切り換わる際に出力される信号のシュミレ
ーション波形を、図15に、本実施形態において、同様
な状況で出力される信号のシミュレーション波形を示
す。このアクセスでは、冗長セルの選択信号であるRY
SWが、従来も本発明も7.0nsに活性化されてお
り、YREDBが“H”レベルから“L”レベルへの遷
移により、通常セルのYSWが非活性になることが分か
る。
にアクセスが切り換わる際に出力される信号のシミュレ
ーション波形を、図17に、本実施形態において、同様
な状況で出力される信号のシミュレーション波形を示
す。このアクセスでは、前アクセスでの冗長回路のヒュ
ーズ節点が“H”レベルから“L”レベルに遷移し、次
アクセスでの冗長回路のヒューズ節点が“L”レベルか
ら“H”レベルになるのがわかる。しかし、従来ではY
REDB信号は“L”レベルであるのに対し、本実施形
態ではYRDB信号により、一瞬“H”になり、すぐ
“L”に戻っているのが確認できる。これにより、通常
セルのYSWが一瞬活性されるが、すぐ非活性になる。
YRDBの“H”パルスが長いと通常セルYSWも長く
活性されてしまうことになるので、“H”パルスの幅は
長くはできないことが分かる。このアクセスでもRYS
Wの活性は7.2ns程度であり、従来も本実施形と同
様である。
ル」にアクセスが切り換わる際に出力される信号のシミ
ュレーション波形を、図19に、本実施形態において、
同様な状況で出力される信号のシミュレーション波形を
示す。このアクセスでは、YREDB信号が“L”レベ
ルから“H”レベルになる時刻が従来は6.8nsであ
るのに対し、本実施形態では5.4nsと1.4ns高
速になっているのが分かる。従って、通常セルのYSW
も8.5nsに対し、7.1nsと本実施形態の方が速
い。YREDB信号の高速化分がYSWの高速化に寄与
していることが分かる。
のレベル変化を待たずにYREDB信号が“L”レベル
から“H”レベルになるため、通常セルのプリデコーダ
が速く活性し、Yアドレス信号の変化により、YSWが
活性されるので、冗長セルから通常セルへアクセスが切
り替わる際のアクセスタイミングを、通常セルから通常
セルへアクセスが切り換わる際のそれと同等にまで向上
させることができる。よって、YSWの活性する時刻
は、Yアドレス信号の変化により決定されることになる
ので、データアンプ回路以降の内部信号の活性時刻はY
アドレス信号を基準に設定すればよいことになり、アク
セスタイム、及び動作マージンの大幅な向上をもたら
す。また、アクセスタイムの向上により、サイクルタイ
ムも向上する。なぜなら、図5でCASレイテンシ2の
時はφ2の制御を、CASレイテンシ3の時はφ1、2
の制御を速い時刻に活性することができるからである。
体記憶装置に係る第2の実施形態の構成について説明す
る。図20に示された本発明に係る第2の実施形態は、
回路構成は上記第1の実施形態と同一であるが、YRE
DB信号を生成する論理部と、1ショットパルスを生成
する1ショットパルス生成回路11とをプリデコーダ回
路側に設けたことを特徴としている。
回路部10を一カ所にまとめて配置している構成を取っ
ているが、冗長回路部10はヒューズの存在により、レ
イアウト上の制約を受け、配置場所が限定される。Yプ
リデコーダ回路、Yデコーダ回路は、メモリセルアレイ
領域の近傍に配置しているので、YREDB信号のライ
ンは長くなる。
が離れている場合、上述した第1の実施形態の構成で
は、YREDB信号のの配線長が長くなり、配線負荷が
大きくなってしまう。従って、YREDB信号を素早く
“L”レベルから“H”レベルとしても、この信号をY
プリデコーダ回路に伝搬するのが遅れてしまい、改善度
が減ってしまう。
EDB信号を生成する論理回路部と、1shotパルス
生成回路11をプリデコーダ側に配置し、YREDBの
負荷を軽減させている。なお、逆に、YREB信号の負
荷が大きくなってしまうが、YREDB信号の負荷との
バランスを考えてYREDB信号を生成する論理回路部
を配置すればよい。即ち、YREDB信号の高速化が目
的であるものの、ヒューズ節点のレベルに応じてYRE
DB信号を生成する過程、及び生成したYREDB信号
によりプリデコーダ回路を制御する過程が最適となるよ
うに配置する。
な実施の形態である。但し、これに限定されるものでは
なく、本発明の要旨を逸脱しない範囲内において種々変
形実施が可能である。
は、冗長セルから通常セルにアクセスを切り替える際
に、アドレス信号を入力するタイミングに使用されたク
ロック信号の遷移タイミングに同期して、信号を強制的
に活性化する活性化手段を有することにより、冗長セル
から通常セルへアクセスが切り換わる際のアクセス時間
が、通常セルのアクセス時間と同等にまで向上させるこ
とができる。
と、ヒューズとからなる複数の第1の部材と、第2のN
チャネル型トランジスタと、ヒューズとからなる複数の
第2の部材とがそれぞれラインに接続され、入力された
アドレス信号に応じて状態を変化させるヒューズ節点の
レベル変化を待たずに、活性化信号生成手段により、デ
コード回路を活性化させる信号を活性化させることによ
り、通常セルのプリデコーダ回路の活性化が速くなり、
Yアドレス信号の変化により通常セルを選択するYSW
を活性化することができる。よって、冗長セルから通常
セルへアクセスが切り換わる際のアクセスが通常セルの
アクセスと同等にまで向上させることができる。
ドレス信号の変化により決定することができ、例えば、
データを出力する出力パスにおいて、データアンプ以降
の内部信号の活性化時刻をアドレス信号を基準に設定す
ればよく、アクセスタイム、動作マージンを大幅に向上
させることができる。また、アクセスタイムの向上によ
りサイクルタイムを向上させることも可能となる。
を表す回路図である。
である。
である。
である。
である。
る。
る。
る。
タイミングチャートである。
る。
されるまでの信号出力タイミングを表すタイミングチャ
ートである。
タイムの差異を表す図である。
ュレーション波形を表す図である。
ュレーション波形を表す図である。
ュレーション波形を表す図である。
ュレーション波形を表す図である。
ュレーション波形を表す図である。
ュレーション波形を表す図である。
態の構成を表す回路図である。
である。
を表す図である。
ための図である。
る。
Claims (7)
- 【請求項1】 外部から入力されたアドレス信号に基づ
いて、冗長セルの使用/不使用を意味する信号を生成
し、この信号により通常セル用のデコーダ回路を、前記
冗長セル使用時に非活性、前記冗長セル不使用時に活性
化するように制御する半導体記憶装置であって、 前記冗長セルから前記通常セルにアクセスを切り替える
際に、アドレス信号を入力するタイミングに使用された
クロック信号の遷移に同期して、前記信号を強制的に活
性化する活性化手段を有することを特徴とする半導体記
憶装置。 - 【請求項2】 前記信号が非活性化状態になると、前記
外部から入力されたアドレス信号のうちのいくつかを前
記通常セル用のデコーダ回路に出力しないように制御す
るプリデコーダ回路を有することを特徴とする請求項1
記載の半導体記憶装置。 - 【請求項3】 入力したアドレス信号が冗長セルに該当
する信号であった場合に活性状態となり、前記入力した
アドレス信号が通常セルに該当する信号であった場合に
非活性状態となる複数の状態保持回路と、 前記状態保持回路のすべてが非活性状態にあると前記信
号を活性状態とし、前記状態保持回路のうちのいずれか
が活性状態にあると前記信号を非活性状態とする論理回
路とを有することを特徴とする請求項1または2記載の
半導体記憶装置。 - 【請求項4】 少なくとも2の状態保持回路に保持され
た状態を表す信号を入力とし、これらの信号のNOR論
理を取る複数の第1のNORゲートと、 前記第1のNORゲートによりNORの論理を取られた
信号を入力とし、これらの信号のAND論理を取るAN
Dゲートと、 前記ANDゲートによりANDの論理を取られた信号
と、前記活性化手段から出力される信号とを入力とし、
これらの信号のNOR論理を取る第2のNORゲート
と、 からなる論理回路が複数設けられ、 前記複数の論理回路から出力された、NORの論理を取
られた信号を入力とし、これらの信号のNOR論理を取
る第3のNORゲートと、 を有し、 前記活性化手段は、前記クロック信号に同期したクロッ
ク同期信号に同期して一瞬だけ活性化する信号を前記第
2のNORゲートに出力することを特徴とする請求項3
記載の半導体記憶装置。 - 【請求項5】 前記活性化手段は、 前記クロック同期信号を入力して、入力した信号を所定
の時間遅延させる遅延手段と、 前記遅延手段により遅延を取った信号の出力を反転させ
る出力反転手段と、 前記クロック信号に同期したクロック同期信号と、前記
出力反転手段により出力される信号とを入力して、これ
らの信号のNOR論理を取る第4のNORゲートと、 からなることを特徴とする請求項4記載の半導体記憶装
置。 - 【請求項6】 外部から入力されたアドレス信号に基づ
き、冗長セルの使用/不使用を意味する信号を生成し、
この信号にて、通常セル用のデコーダ回路を、前記冗長
セル使用時に非活性、前記冗長セル不使用時に活性化さ
せるように制御する半導体記憶装置であって、 前記アドレス信号をゲートに入力し、ドレイン側にヒュ
ーズが接続され、ソースが接地された第1のNチャネル
型トランジスタと、該第1のNチャネル型トランジスタ
のドレイン側に接続された前記ヒューズとからなる複数
の第1の部材と、前記アドレス信号をインバータにより
反転させた信号をゲートに入力し、ドレイン側にヒュー
ズが接続され、ソースが接地された第2のNチャネル型
トランジスタと、前記第2のNチャネル型トランジスタ
のドレイン側に接続された前記ヒューズとからなる複数
の第2の部材とがラインにそれぞれ接続されたヒューズ
節点と、 前記アドレス信号を入力するタイミングに使用されたク
ロック信号に同期したクロック同期信号をゲート入力と
し、ドレインが高位側電源に接続され、前記ソースが前
記ヒューズ節点に接続され、該ヒューズ節点に電荷をチ
ャージする第1のPチャネル型トランジスタと、 ドレインに前記ヒューズ節点が接続され、ソースが接地
され、ゲートに入力された信号により前記ヒューズ節点
を活性化する第3のNチャネル型トランジスタと、 前記ヒューズ節点の出力側に設けられ、前記ヒューズ節
点の状態を反転させる第1のインバータ、及び該第1の
インバータからの出力を反転させる第2のインバータ
と、 前記ゲートが前記第1のインバータの出力側に接続さ
れ、ドレインが高位側電源に接続され、ソースが前記ヒ
ューズ節点に接続された第2のPチャネル型トランジス
タと、 を有する複数の冗長回路部と、 少なくとも2の冗長回路部の前記ヒューズ節点に保持さ
れた状態を表す信号を入力とし、これらの信号のNOR
論理を取る複数の第1のNORゲートと、 前記第1のNORゲートによりNORの論理を取られた
信号を入力とし、これらの信号のAND論理を取るAN
Dゲートと、 前記ANDゲートによりANDの論理を取られた信号
と、アドレス信号を入力するタイミングに使用されたク
ロック信号に同期したクロック同期信号に同期して一瞬
だけ活性化する信号とを入力し、これらの信号のNOR
論理を取る第2のNORゲートと、 前記クロック同期信号に同期して一瞬だけ活性化する信
号を生成する活性化信号生成手段と、 からなる複数の論理回路部と、 前記複数の論理回路部から出力され、NORの論理を取
られた信号を入力とし、これらの信号のNOR論理を取
る第3のNORゲートと、 を有することを特徴とする半導体記憶装置。 - 【請求項7】 前記第3のNORゲートより出力される
信号が活性化されると、前記アドレス信号のうちのいく
つかを前記通常セル用のデコーダ回路に出力しないよう
に制御するプリデコーダ回路を有することを特徴とする
請求項6記載の半導体記憶装置。
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Applications Claiming Priority (1)
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KR20210157862A (ko) * | 2020-06-22 | 2021-12-29 | 에스케이하이닉스 주식회사 | 메모리, 메모리 시스템 및 메모리 시스템의 동작 방법 |
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