JPH07161189A - ワード線ドライバ - Google Patents
ワード線ドライバInfo
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- JPH07161189A JPH07161189A JP5340575A JP34057593A JPH07161189A JP H07161189 A JPH07161189 A JP H07161189A JP 5340575 A JP5340575 A JP 5340575A JP 34057593 A JP34057593 A JP 34057593A JP H07161189 A JPH07161189 A JP H07161189A
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Abstract
(57)【要約】
【目的】 Bi-CMOSの高速性を維持しつつ低電源電
圧下においてもメモリセルの安定した動作を可能とした
ワード線ドライバを提供する。 【構成】 Bi-CMOSのSRAMにおいて、ワード線
を駆動するドライバを、正側電源VDDとワード線WLと
の間に接続されかつゲートに入力信号INが印加される
PMOSトランジスタQ11と、ドレインがワード線W
Lに接続されかつゲートに入力信号INが印加されるN
MOSトランジスタQ12と、このNMOSトランジス
タQ12のソースと負側電源VSSとの間に接続されかつ
ワード線WLにゲートが接続されたNMOSトランジス
タQ13と、ワード線WLと負側電源VSSとの間に接続
されかつNMOSトランジスタQ12,Q13のソース
・ドレイン共通接続点にベースが接続されたNPNトラ
ンジスタTrとによって構成する。
圧下においてもメモリセルの安定した動作を可能とした
ワード線ドライバを提供する。 【構成】 Bi-CMOSのSRAMにおいて、ワード線
を駆動するドライバを、正側電源VDDとワード線WLと
の間に接続されかつゲートに入力信号INが印加される
PMOSトランジスタQ11と、ドレインがワード線W
Lに接続されかつゲートに入力信号INが印加されるN
MOSトランジスタQ12と、このNMOSトランジス
タQ12のソースと負側電源VSSとの間に接続されかつ
ワード線WLにゲートが接続されたNMOSトランジス
タQ13と、ワード線WLと負側電源VSSとの間に接続
されかつNMOSトランジスタQ12,Q13のソース
・ドレイン共通接続点にベースが接続されたNPNトラ
ンジスタTrとによって構成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置におけ
るワード線ドライバに関し、特にメモリセルをMOSト
ランジスタを用いて構成し、メモリセル以外の回路の一
部又は全部をバイポーラトランジスタを用いて構成した
半導体記憶装置におけるワード線ドライバに関する。
るワード線ドライバに関し、特にメモリセルをMOSト
ランジスタを用いて構成し、メモリセル以外の回路の一
部又は全部をバイポーラトランジスタを用いて構成した
半導体記憶装置におけるワード線ドライバに関する。
【0002】
【従来の技術】半導体記憶装置として、メモリセルをM
OSトランジスタ(MOS FET)を用いて、あるい
はポリシリコン抵抗や薄膜トランジスタを併用して構成
し、メモリセル以外の回路の一部又は全部をバイポーラ
トランジスタを用いて構成したいわゆるBi-CMOS型
のSRAMがある。このBi-CMOS型SRAMにおい
て、ワード線を駆動するドライバとして、従来、CMO
S型のものとBi-CMOS型のものとが知られている。
OSトランジスタ(MOS FET)を用いて、あるい
はポリシリコン抵抗や薄膜トランジスタを併用して構成
し、メモリセル以外の回路の一部又は全部をバイポーラ
トランジスタを用いて構成したいわゆるBi-CMOS型
のSRAMがある。このBi-CMOS型SRAMにおい
て、ワード線を駆動するドライバとして、従来、CMO
S型のものとBi-CMOS型のものとが知られている。
【0003】図5(A),(B)に、その回路構成を示
す。先ず、CMOS型ドライバは、図5(A)に示すよ
うに、正側電源VDDと負側電源VSS(接地レベル)との
間に直列に接続されたP型MOSトランジスタ(以下、
単にPMOSトランジスタと称する)Q51及びN型M
OSトランジスタ(以下、単にNMOSトランジスタと
称する)Q52からなるインバータ回路構成となってい
る。そして、MOSトランジスタQ51,Q52のゲー
トは共通接続され、これらゲートに入力信号INが印加
される。また、MOSトランジスタQ51,Q52のド
レイン共通接続点にワード線WLが接続されている。
す。先ず、CMOS型ドライバは、図5(A)に示すよ
うに、正側電源VDDと負側電源VSS(接地レベル)との
間に直列に接続されたP型MOSトランジスタ(以下、
単にPMOSトランジスタと称する)Q51及びN型M
OSトランジスタ(以下、単にNMOSトランジスタと
称する)Q52からなるインバータ回路構成となってい
る。そして、MOSトランジスタQ51,Q52のゲー
トは共通接続され、これらゲートに入力信号INが印加
される。また、MOSトランジスタQ51,Q52のド
レイン共通接続点にワード線WLが接続されている。
【0004】一方、Bi-CMOS型ドライバは、図5
(B)に示すように、正側電源VDDと負側電源VSSとの
間に直列に接続されたPMOSトランジスタQ51及び
NMOSトランジスタQ52に加え、同様に正側電源V
DDと負側電源VSSとの間に直列に接続されたNPN型バ
イポーラトランジスタ(以下、単にNPNトランジスタ
と称する)Tr及びNMOSトランジスタQ53を備え
ている。そして、NPNトランジスタTrのベースはP
MOSトランジスタQ51及びNMOSトランジスタQ
52のドレイン共通接続点に接続され、NMOSトラン
ジスタQ53のゲートはPMOSトランジスタQ51及
びNMOSトランジスタQ52の各ゲートと共通接続さ
れている。また、NPNトランジスタTr及びNMOS
トランジスタQ53のエミッタ・ドレイン共通接続点に
ワード線WLが接続されている。
(B)に示すように、正側電源VDDと負側電源VSSとの
間に直列に接続されたPMOSトランジスタQ51及び
NMOSトランジスタQ52に加え、同様に正側電源V
DDと負側電源VSSとの間に直列に接続されたNPN型バ
イポーラトランジスタ(以下、単にNPNトランジスタ
と称する)Tr及びNMOSトランジスタQ53を備え
ている。そして、NPNトランジスタTrのベースはP
MOSトランジスタQ51及びNMOSトランジスタQ
52のドレイン共通接続点に接続され、NMOSトラン
ジスタQ53のゲートはPMOSトランジスタQ51及
びNMOSトランジスタQ52の各ゲートと共通接続さ
れている。また、NPNトランジスタTr及びNMOS
トランジスタQ53のエミッタ・ドレイン共通接続点に
ワード線WLが接続されている。
【0005】
【発明が解決しようとする課題】しかしながら、上記構
成の従来のワード線ドライバにおいて、CMOS型ドラ
イバ(A)にあっては、負荷容量、即ちワード線の寄生
容量が大きいことから、MOSトランジスタQ51,Q
52によるその充放電に時間がかかるため、ワード線遅
延が長くなるという問題があった。一方、Bi-CMOS
型ドライバ(B)にあっては、バイポーラトランジスタ
を用いていることから、電流駆動能力がCMOS型ドラ
イバ(A)よりも大きく、ワード線遅延は短いという利
点がある。
成の従来のワード線ドライバにおいて、CMOS型ドラ
イバ(A)にあっては、負荷容量、即ちワード線の寄生
容量が大きいことから、MOSトランジスタQ51,Q
52によるその充放電に時間がかかるため、ワード線遅
延が長くなるという問題があった。一方、Bi-CMOS
型ドライバ(B)にあっては、バイポーラトランジスタ
を用いていることから、電流駆動能力がCMOS型ドラ
イバ(A)よりも大きく、ワード線遅延は短いという利
点がある。
【0006】その反面、NPNトランジスタTrの順方
向ベース・エミッタフォロワ間電圧VF とするとき、ワ
ード線WLの電位がVDD−VF までしか上がらないた
め、電源電圧を下げてゆくと、セル電流が大きく減少し
てビット線レベルの反転動作に時間がかかり、高速性が
大きく損なわれたり、最低動作電源電圧がCMOS型ド
ライバ(A)を使った場合に比べて高くなる等の問題が
あった。
向ベース・エミッタフォロワ間電圧VF とするとき、ワ
ード線WLの電位がVDD−VF までしか上がらないた
め、電源電圧を下げてゆくと、セル電流が大きく減少し
てビット線レベルの反転動作に時間がかかり、高速性が
大きく損なわれたり、最低動作電源電圧がCMOS型ド
ライバ(A)を使った場合に比べて高くなる等の問題が
あった。
【0007】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、Bi-CMOSの高速
性を維持しつつ低電源電圧下においてもメモリセルの安
定した動作を可能としたワード線ドライバを提供するこ
とにある。
であり、その目的とするところは、Bi-CMOSの高速
性を維持しつつ低電源電圧下においてもメモリセルの安
定した動作を可能としたワード線ドライバを提供するこ
とにある。
【0008】
【課題を解決するための手段】請求項1記載のワード線
ドライバは、メモリセルをMOSトランジスタを用いて
構成し、メモリセル以外の回路の一部又は全部をバイポ
ーラトランジスタを用いて構成した半導体記憶装置にお
いて、正側電源とワード線との間に接続されかつゲート
に入力信号が印加されるPMOSトランジスタと、ドレ
インがワード線に接続されかつゲートに入力信号が印加
される第1のNMOSトランジスタと、この第1のNM
OSトランジスタのソースと負側電源との間に接続され
かつワード線にゲートが接続された第2のNMOSトラ
ンジスタと、ワード線と負側電源との間に接続されかつ
第1,第2のNMOSトランジスタの共通接続点にベー
スが接続されたバイポーラトランジスタとを備えた構成
となっている。請求項2記載のワード線ドライバは、ワ
ード線の電位が低レベルとなるとき、その電位を負側電
源の電圧レベルまで下げるプルダウン手段を有する構成
となっている。
ドライバは、メモリセルをMOSトランジスタを用いて
構成し、メモリセル以外の回路の一部又は全部をバイポ
ーラトランジスタを用いて構成した半導体記憶装置にお
いて、正側電源とワード線との間に接続されかつゲート
に入力信号が印加されるPMOSトランジスタと、ドレ
インがワード線に接続されかつゲートに入力信号が印加
される第1のNMOSトランジスタと、この第1のNM
OSトランジスタのソースと負側電源との間に接続され
かつワード線にゲートが接続された第2のNMOSトラ
ンジスタと、ワード線と負側電源との間に接続されかつ
第1,第2のNMOSトランジスタの共通接続点にベー
スが接続されたバイポーラトランジスタとを備えた構成
となっている。請求項2記載のワード線ドライバは、ワ
ード線の電位が低レベルとなるとき、その電位を負側電
源の電圧レベルまで下げるプルダウン手段を有する構成
となっている。
【0009】
【作用】請求項1記載のワード線ドライバにおいて、
“H”レベル(高レベル)出力用のトランジスタとして
PMOSトランジスタのみを用いたことで、ワード線活
性時にはその“H”レベルは正側電源の電圧レベルまで
フルスウィングすることから、電源電圧を下げていった
場合のセル電流の急激な低下は起こらないため、Bi-C
MOS回路における高速性を維持できる。また、最低動
作電源電圧についても、CMOS型ドライバによりワー
ド線を駆動する場合と同一となるため、低電源電圧下で
の動作の安定性も確保できる。
“H”レベル(高レベル)出力用のトランジスタとして
PMOSトランジスタのみを用いたことで、ワード線活
性時にはその“H”レベルは正側電源の電圧レベルまで
フルスウィングすることから、電源電圧を下げていった
場合のセル電流の急激な低下は起こらないため、Bi-C
MOS回路における高速性を維持できる。また、最低動
作電源電圧についても、CMOS型ドライバによりワー
ド線を駆動する場合と同一となるため、低電源電圧下で
の動作の安定性も確保できる。
【0010】請求項2記載のワード線ドライバにおい
て、ワード線の電位が“L”レベル(低レベル)となる
とき、その電位を負側電源の電圧レベルまでプルダウン
することで、メモリセルが非活性状態にある場合、当該
メモリセルのアクセストランジスタにゲートバイアスが
かからないようにできる。したがって、メモリセルにお
いて、ビット線から“L”側ノードへリーク電流が流れ
ることはない。なお、このリーク電流が流れると、SR
AMのスタンバイ電流の大幅な増加につながる。
て、ワード線の電位が“L”レベル(低レベル)となる
とき、その電位を負側電源の電圧レベルまでプルダウン
することで、メモリセルが非活性状態にある場合、当該
メモリセルのアクセストランジスタにゲートバイアスが
かからないようにできる。したがって、メモリセルにお
いて、ビット線から“L”側ノードへリーク電流が流れ
ることはない。なお、このリーク電流が流れると、SR
AMのスタンバイ電流の大幅な増加につながる。
【0011】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図1は、本発明の一実施例を示す回路図で
ある。図1において、正側電源VDDとワード線WLとの
間にPMOSトランジスタQ11が接続されている。こ
のPMOSトランジスタQ11のゲートには、入力信号
INが印加される。ワード線WLと負側電源VSS(接地
レベル)との間には、NMOSトランジスタQ12,Q
13が直列に接続されている。
に説明する。図1は、本発明の一実施例を示す回路図で
ある。図1において、正側電源VDDとワード線WLとの
間にPMOSトランジスタQ11が接続されている。こ
のPMOSトランジスタQ11のゲートには、入力信号
INが印加される。ワード線WLと負側電源VSS(接地
レベル)との間には、NMOSトランジスタQ12,Q
13が直列に接続されている。
【0012】NMOSトランジスタQ12のゲートに
は、入力信号INが印加される。NMOSトランジスタ
Q13のゲートは、ワード線WLに接続されている。ワ
ード線WLと負側電源VSSとの間にはさらに、NPNト
ランジスタTrが接続されている。このNPNトランジ
スタTrのベースは、NMOSトランジスタQ12,Q
13のソース・ドレイン共通接続点に接続されている。
は、入力信号INが印加される。NMOSトランジスタ
Q13のゲートは、ワード線WLに接続されている。ワ
ード線WLと負側電源VSSとの間にはさらに、NPNト
ランジスタTrが接続されている。このNPNトランジ
スタTrのベースは、NMOSトランジスタQ12,Q
13のソース・ドレイン共通接続点に接続されている。
【0013】上記構成のワード線ドライバにおいて、P
MOSトランジスタQ11は、入力信号INが“L”レ
ベルのときワード線WLの電位を“H”レベルとする。
一方、NMOSトランジスタQ12,Q13及びNPN
トランジスタTrは、入力信号INが“H”レベルのと
きワード線WLの電位を“L”レベルとし、基本的なB
i-CMOSインバータの“L”レベル出力用の回路と同
じ構成となっている。この部分の回路としては、様々な
Bi-CMOS論理回路のバリエーションにおける“L”
レベルを出力する部分の回路を用いることができる。
MOSトランジスタQ11は、入力信号INが“L”レ
ベルのときワード線WLの電位を“H”レベルとする。
一方、NMOSトランジスタQ12,Q13及びNPN
トランジスタTrは、入力信号INが“H”レベルのと
きワード線WLの電位を“L”レベルとし、基本的なB
i-CMOSインバータの“L”レベル出力用の回路と同
じ構成となっている。この部分の回路としては、様々な
Bi-CMOS論理回路のバリエーションにおける“L”
レベルを出力する部分の回路を用いることができる。
【0014】上記構成のドライバによれば、ワード線活
性時には、その“H”レベルは正側電源VDDの電圧レベ
ルまでフルスウィングすることになるので、図5(B)
に示す従来のBi-CMOS型ドライバのように電源電圧
を下げていった場合のセル電流の急激な低下は起こら
ず、Bi-CMOS回路における高速性を維持できる。ま
た、最低動作電源電圧についても、図5(A)に示すC
MOS型ドライバによってワード線WLを駆動する場合
と同一となるため、低電源電圧下での動作の安定性も確
保できる。
性時には、その“H”レベルは正側電源VDDの電圧レベ
ルまでフルスウィングすることになるので、図5(B)
に示す従来のBi-CMOS型ドライバのように電源電圧
を下げていった場合のセル電流の急激な低下は起こら
ず、Bi-CMOS回路における高速性を維持できる。ま
た、最低動作電源電圧についても、図5(A)に示すC
MOS型ドライバによってワード線WLを駆動する場合
と同一となるため、低電源電圧下での動作の安定性も確
保できる。
【0015】一方、ワード線遅延については、Bi-CM
OS構成のドライバであるために、CMOS型ドライバ
のそれよりも遅延は短くなる。また、ワード線WLに対
する“H”レベル出力はPMOSトランジスタQ11に
より、“L”レベル出力はNPNトランジスタTrを用
いて行う構成としたことにより、ワード線WLの立下が
りをその立上がりよりも速く設定することが容易であ
る。
OS構成のドライバであるために、CMOS型ドライバ
のそれよりも遅延は短くなる。また、ワード線WLに対
する“H”レベル出力はPMOSトランジスタQ11に
より、“L”レベル出力はNPNトランジスタTrを用
いて行う構成としたことにより、ワード線WLの立下が
りをその立上がりよりも速く設定することが容易であ
る。
【0016】このことは、ワード線WLの立上がりがそ
の立下がりよりも速いか同等である場合には、ワード線
WLの二重選択が起こり、誤動作や読出し遅れにつなが
る可能性があるために、通常はワード線WLの立下がり
を遅らせて設計することと整合がとれている。従来のB
i-CMOS型ドライバにおいては、立上がりの方が速く
しやすいために、これらのタイミングにより注意して設
計する必要がある。
の立下がりよりも速いか同等である場合には、ワード線
WLの二重選択が起こり、誤動作や読出し遅れにつなが
る可能性があるために、通常はワード線WLの立下がり
を遅らせて設計することと整合がとれている。従来のB
i-CMOS型ドライバにおいては、立上がりの方が速く
しやすいために、これらのタイミングにより注意して設
計する必要がある。
【0017】ところで、上記構成のドライバにおいて、
NPNトランジスタTrの順方向ベース・エミッタ電圧
をVF とするとき、ドライバ出力は、“H”レベルがV
DD、“L”レベルがVSS+VF となる。したがって、図
2に示すメモリセルにおいて、図1に示す回路構成のド
ライバ21の駆動により、ワード線WLの電位が“L”
レベルとなり、メモリセル22が非活性状態である場
合、メモリセル22のアクセストランジスタQ21にお
いては、VF のゲートバイアスがかかるために、ビット
線BLから“L”側ノードNへ大きなリーク電流が生じ
る。このリーク電流は、SRAMのスタンバイ電流の大
幅な増加をもたらす。
NPNトランジスタTrの順方向ベース・エミッタ電圧
をVF とするとき、ドライバ出力は、“H”レベルがV
DD、“L”レベルがVSS+VF となる。したがって、図
2に示すメモリセルにおいて、図1に示す回路構成のド
ライバ21の駆動により、ワード線WLの電位が“L”
レベルとなり、メモリセル22が非活性状態である場
合、メモリセル22のアクセストランジスタQ21にお
いては、VF のゲートバイアスがかかるために、ビット
線BLから“L”側ノードNへ大きなリーク電流が生じ
る。このリーク電流は、SRAMのスタンバイ電流の大
幅な増加をもたらす。
【0018】図3は、このリーク電流の発生を防止すべ
くなされた本発明の他の実施例を示す回路図であり、図
中、図1と同等部分には同一符号を付して示してある。
図3において、ワード線WLと負側電源VSSとの間に、
電流駆動能力の小さなNMOSトランジスタQ14が接
続されている。NMOSトランジスタQ14のゲートに
は、入力信号INが印加される。このNMOSトランジ
スタQ14は、入力信号INが“H”レベルとなり、ワ
ード線WLの電位が“L”レベルとなるときに、オン状
態となってワード線WLの電位を負側電源VSSの電圧レ
ベルまで完全に下げるプルダウン手段としての作用をな
す。
くなされた本発明の他の実施例を示す回路図であり、図
中、図1と同等部分には同一符号を付して示してある。
図3において、ワード線WLと負側電源VSSとの間に、
電流駆動能力の小さなNMOSトランジスタQ14が接
続されている。NMOSトランジスタQ14のゲートに
は、入力信号INが印加される。このNMOSトランジ
スタQ14は、入力信号INが“H”レベルとなり、ワ
ード線WLの電位が“L”レベルとなるときに、オン状
態となってワード線WLの電位を負側電源VSSの電圧レ
ベルまで完全に下げるプルダウン手段としての作用をな
す。
【0019】上述したように、入力信号INが“H”レ
ベルとなり、ワード線WLの電位が“L”レベルとなる
ときに、その電位を負側電源VSSの電圧レベルまで完全
にプルダウンするようにしたことにより、メモリセル2
2が非活性状態にある場合、メモリセル22のアクセス
トランジスタQ21にゲートバイアスがかからないた
め、リーク電流が生じることはない。
ベルとなり、ワード線WLの電位が“L”レベルとなる
ときに、その電位を負側電源VSSの電圧レベルまで完全
にプルダウンするようにしたことにより、メモリセル2
2が非活性状態にある場合、メモリセル22のアクセス
トランジスタQ21にゲートバイアスがかからないた
め、リーク電流が生じることはない。
【0020】なお、本実施例では、ワード線WLの電位
をVSSレベルに下げるプルダウン手段として、入力信号
INに応じてオン/オフする電流駆動能力の弱いMOS
トランジスタを用いた回路構成とした場合について説明
したが、これに限定されるものではない。例えば、図4
(A)に示すように、ワード線WLと負側電源VSSとの
間に接続されて正側電源VDDによってゲートバイアスさ
れた電流駆動能力の弱いMOSトランジスタQ15を用
いたり、図4(B)に示すように、ワード線WLと負側
電源VSSとの間に接続された抵抗器Rを用いて構成する
ことも可能である。
をVSSレベルに下げるプルダウン手段として、入力信号
INに応じてオン/オフする電流駆動能力の弱いMOS
トランジスタを用いた回路構成とした場合について説明
したが、これに限定されるものではない。例えば、図4
(A)に示すように、ワード線WLと負側電源VSSとの
間に接続されて正側電源VDDによってゲートバイアスさ
れた電流駆動能力の弱いMOSトランジスタQ15を用
いたり、図4(B)に示すように、ワード線WLと負側
電源VSSとの間に接続された抵抗器Rを用いて構成する
ことも可能である。
【0021】
【発明の効果】以上説明したように、請求項1記載の発
明によれば、“H”レベル出力用のトランジスタとして
PMOSトランジスタのみを用いたことにより、ワード
線活性時にはその“H”レベルは正側電源の電圧レベル
までフルスウィングすることから、電源電圧を下げてい
った場合のセル電流の急激な低下は起こらないため、B
i-CMOS回路における高速性を維持できることにな
る。また、最低動作電源電圧についても、CMOS型の
ドライバによってワード線を駆動する場合と同一となる
ため、低電源電圧下での動作の安定性も確保できること
になる。
明によれば、“H”レベル出力用のトランジスタとして
PMOSトランジスタのみを用いたことにより、ワード
線活性時にはその“H”レベルは正側電源の電圧レベル
までフルスウィングすることから、電源電圧を下げてい
った場合のセル電流の急激な低下は起こらないため、B
i-CMOS回路における高速性を維持できることにな
る。また、最低動作電源電圧についても、CMOS型の
ドライバによってワード線を駆動する場合と同一となる
ため、低電源電圧下での動作の安定性も確保できること
になる。
【0022】請求項2記載の発明によれば、ワード線の
電位が“L”レベルとなるとき、その電位を負側電源の
電圧レベルまでプルダウンするようにしたことにより、
メモリセルが非活性状態にある場合、当該メモリセルの
アクセストランジスタにゲートバイアスがかからないよ
うにできる。したがって、メモリセルにおいて、ビット
線から“L”側ノードへ、SRAMのスタンバイ電流の
大幅増加につながるリーク電流が流れることはない。
電位が“L”レベルとなるとき、その電位を負側電源の
電圧レベルまでプルダウンするようにしたことにより、
メモリセルが非活性状態にある場合、当該メモリセルの
アクセストランジスタにゲートバイアスがかからないよ
うにできる。したがって、メモリセルにおいて、ビット
線から“L”側ノードへ、SRAMのスタンバイ電流の
大幅増加につながるリーク電流が流れることはない。
【図1】本発明の一実施例を示す回路図である。
【図2】本発明が適用されるメモリセルの一例を示す回
路図である。
路図である。
【図3】本発明の他の実施例を示す回路図である。
【図4】本発明の他の実施例の変形例を示す回路図であ
る。
る。
【図5】従来例を示す回路図である。
21 ドライバ 22 メモリセル Q11 P型MOSトランジスタ Q12〜Q15 N型MOSトランジスタ Tr NPN型バイポーラトランジスタ
Claims (2)
- 【請求項1】 メモリセルをMOSトランジスタを用い
て構成し、メモリセル以外の回路の一部又は全部をバイ
ポーラトランジスタを用いて構成した半導体記憶装置に
おけるワード線ドライバであって、 正側電源とワード線との間に接続されかつゲートに入力
信号が印加されるP型MOSトランジスタと、 ドレインがワード線に接続されかつゲートに前記入力信
号が印加される第1のN型MOSトランジスタと、 前記第1のN型MOSトランジスタのソースと負側電源
との間に接続されかつワード線にゲートが接続された第
2のN型MOSトランジスタと、 ワード線と負側電源との間に接続されかつ前記第1,第
2のN型MOSトランジスタの共通接続点にベースが接
続されたバイポーラトランジスタとを備えたことを特徴
とするワード線ドライバ。 - 【請求項2】 ワード線の電位が低レベルとなるとき、
その電位を負側電源の電圧レベルまで下げるプルダウン
手段を有することを特徴とする請求項1記載のワード線
ドライバ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34057593A JP3223681B2 (ja) | 1993-12-07 | 1993-12-07 | ワード線ドライバ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34057593A JP3223681B2 (ja) | 1993-12-07 | 1993-12-07 | ワード線ドライバ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07161189A true JPH07161189A (ja) | 1995-06-23 |
JP3223681B2 JP3223681B2 (ja) | 2001-10-29 |
Family
ID=18338313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34057593A Expired - Fee Related JP3223681B2 (ja) | 1993-12-07 | 1993-12-07 | ワード線ドライバ |
Country Status (1)
Country | Link |
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JP (1) | JP3223681B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
KR100469146B1 (ko) * | 1997-12-24 | 2005-07-07 | 주식회사 하이닉스반도체 | 서브로오디코더배열방법 |
-
1993
- 1993-12-07 JP JP34057593A patent/JP3223681B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100469146B1 (ko) * | 1997-12-24 | 2005-07-07 | 주식회사 하이닉스반도체 | 서브로오디코더배열방법 |
JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
Also Published As
Publication number | Publication date |
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JP3223681B2 (ja) | 2001-10-29 |
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