JPH1090354A - Ｃｍｏｓゲートのテスト回路 - Google Patents
Ｃｍｏｓゲートのテスト回路Info
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- JPH1090354A JPH1090354A JP8240706A JP24070696A JPH1090354A JP H1090354 A JPH1090354 A JP H1090354A JP 8240706 A JP8240706 A JP 8240706A JP 24070696 A JP24070696 A JP 24070696A JP H1090354 A JPH1090354 A JP H1090354A
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- input
- test
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Abstract
(57)【要約】
【課題】 テスト時間を増やすことがなく、さらにチッ
プ面積の増大を極力抑えるようにしたＣＭＯＳゲートの
テスト回路を提供する。 【解決手段】 ＮＯＲゲートのゲート入力には、アドレ
ス入力とテスト信号Ｔを入力とするＡＮＤゲート３９の
出力が入力される。テスト信号Ｔは、テスト端子からの
テスト信号であり、クロック信号パルスを入力すること
により、テスト回路として機能させるようにしている。
テスト信号ＴにＬレベル入力をすることにより、アドレ
ス入力がＨレベル及びＬレベルに係わらず、ＡＮＤゲー
ト３９の出力はＬレベルとなり、ＮＯＲゲートの出力は
Ｈレベルとなる。また、テスト信号ＴにＨレベルを入力
することにより、ＮＯＲゲートの出力はアドレス入力に
よる動作を行う。
プ面積の増大を極力抑えるようにしたＣＭＯＳゲートの
テスト回路を提供する。 【解決手段】 ＮＯＲゲートのゲート入力には、アドレ
ス入力とテスト信号Ｔを入力とするＡＮＤゲート３９の
出力が入力される。テスト信号Ｔは、テスト端子からの
テスト信号であり、クロック信号パルスを入力すること
により、テスト回路として機能させるようにしている。
テスト信号ＴにＬレベル入力をすることにより、アドレ
ス入力がＨレベル及びＬレベルに係わらず、ＡＮＤゲー
ト３９の出力はＬレベルとなり、ＮＯＲゲートの出力は
Ｈレベルとなる。また、テスト信号ＴにＨレベルを入力
することにより、ＮＯＲゲートの出力はアドレス入力に
よる動作を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳゲートの
テスト回路に係り、特にＣＭＯＳＬＳＩのメモリ回路の
デコーダ部の不具合を除くテスト回路に関するものであ
る。
テスト回路に係り、特にＣＭＯＳＬＳＩのメモリ回路の
デコーダ部の不具合を除くテスト回路に関するものであ
る。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば特開平６−１８６２９号公報に記載されるものが
あった。以下、その構成について説明する。メモリＩＣ
のデコーダ回路は、ＮＯＲゲートまたはＮＡＮＤゲート
が用いられている。このＮＯＲゲートまたはＮＡＮＤゲ
ートを完全ＣＭＯＳで構成した場合に、並列接続のトラ
ンジスタのうち一個のトランジスタが、ソースかドレイ
ンまたは、ゲート入力が切れているといった不具合が製
造工程で生じた場合に、この不具合のＮＯＲゲートまた
はＮＡＮＤゲートを検出するためには、不具合のあるＮ
ＯＲゲートまたはＮＡＮＤゲートを選択後、不具合のあ
るトランジスタのゲート信号を変化させることにより、
不具合を検出することができる。
例えば特開平６−１８６２９号公報に記載されるものが
あった。以下、その構成について説明する。メモリＩＣ
のデコーダ回路は、ＮＯＲゲートまたはＮＡＮＤゲート
が用いられている。このＮＯＲゲートまたはＮＡＮＤゲ
ートを完全ＣＭＯＳで構成した場合に、並列接続のトラ
ンジスタのうち一個のトランジスタが、ソースかドレイ
ンまたは、ゲート入力が切れているといった不具合が製
造工程で生じた場合に、この不具合のＮＯＲゲートまた
はＮＡＮＤゲートを検出するためには、不具合のあるＮ
ＯＲゲートまたはＮＡＮＤゲートを選択後、不具合のあ
るトランジスタのゲート信号を変化させることにより、
不具合を検出することができる。
【０００３】図３にアドレスＡ０，Ａ１，Ａ２，Ａ３の
４入力のＮＯＲゲートで構成されたデコーダ（アドレス
の組み合わせ２4 ＝１６個のＮＯＲゲートで構成され
る）の第ｉ番目のＮＯＲゲートを示す。この回路図にお
いて、アドレスＡ０，Ａ１，Ａ２，Ａ３が入力されるＮ
ＯＲゲートのＮチャンネル型トランジスタ１３がオープ
ン不良の場合、この不良検出には、不具合のあるＮＯＲ
ゲートを選択する、すなわちアドレス（０，０，０，
０）を入力後、不具合のあるトランジスタのゲート信号
を変化させる。すなわち、アドレス（０，０，１，０）
を入力することで不具合を検出することができる。この
方法のアドレス入力により、出力レベルは正常であれ
ば、ＨレベルからＬレベルとなるものが、不具合がある
と、Ｈレベルから出力高インピーダンスとなり、前の状
態のＨレベルを保持するので、不良を検出することがで
きる。
４入力のＮＯＲゲートで構成されたデコーダ（アドレス
の組み合わせ２4 ＝１６個のＮＯＲゲートで構成され
る）の第ｉ番目のＮＯＲゲートを示す。この回路図にお
いて、アドレスＡ０，Ａ１，Ａ２，Ａ３が入力されるＮ
ＯＲゲートのＮチャンネル型トランジスタ１３がオープ
ン不良の場合、この不良検出には、不具合のあるＮＯＲ
ゲートを選択する、すなわちアドレス（０，０，０，
０）を入力後、不具合のあるトランジスタのゲート信号
を変化させる。すなわち、アドレス（０，０，１，０）
を入力することで不具合を検出することができる。この
方法のアドレス入力により、出力レベルは正常であれ
ば、ＨレベルからＬレベルとなるものが、不具合がある
と、Ｈレベルから出力高インピーダンスとなり、前の状
態のＨレベルを保持するので、不良を検出することがで
きる。
【０００４】
【発明が解決しようとする課題】しかし、このような不
具合を発見するためには、前のアドレスと次のアドレス
の組み合わせを考慮する必要があり、すべての組み合わ
せは、図３に示す４入力のデコーダでは、２×１６×１
５＝４８０のテストケースが必要である。本発明は、上
記状況に鑑みて、１６のテストケースで済むアドレス・
スキャンのテストケースを用いることができ、テスト時
間を低減することができるＣＭＯＳゲートのテスト回路
を提供することを目的とする。
具合を発見するためには、前のアドレスと次のアドレス
の組み合わせを考慮する必要があり、すべての組み合わ
せは、図３に示す４入力のデコーダでは、２×１６×１
５＝４８０のテストケースが必要である。本発明は、上
記状況に鑑みて、１６のテストケースで済むアドレス・
スキャンのテストケースを用いることができ、テスト時
間を低減することができるＣＭＯＳゲートのテスト回路
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）少なくとも２入力を有し、複数の第１チャンネル
型電界効果トランジスタの並列体と、複数の第２チャン
ネル型電界効果トランジスタの直列体を備え、前記並列
体と前記直列体との共通接続点を出力端子とするＣＭＯ
Ｓゲートのテスト回路において、入力回路部に入力信号
によらずテスト信号により前記第２チャンネル型電界効
果トランジスタを導通させ、前記第１チャンネル型電界
効果トランジスタを非導通にするテスト回路を設けるよ
うにしたものである。
成するために、 （１）少なくとも２入力を有し、複数の第１チャンネル
型電界効果トランジスタの並列体と、複数の第２チャン
ネル型電界効果トランジスタの直列体を備え、前記並列
体と前記直列体との共通接続点を出力端子とするＣＭＯ
Ｓゲートのテスト回路において、入力回路部に入力信号
によらずテスト信号により前記第２チャンネル型電界効
果トランジスタを導通させ、前記第１チャンネル型電界
効果トランジスタを非導通にするテスト回路を設けるよ
うにしたものである。
【０００６】したがって、テスト時間を増やすことな
く、さらにチップ面積の増大を極力抑えるようにするこ
とができる。 （２）上記（１）記載のＣＭＯＳゲートのテスト回路に
おいて、前記テスト回路は、入力信号とテスト信号とを
入力とするＡＮＤゲートの出力をＮＯＲゲートの入力と
するようにしたものである。
く、さらにチップ面積の増大を極力抑えるようにするこ
とができる。 （２）上記（１）記載のＣＭＯＳゲートのテスト回路に
おいて、前記テスト回路は、入力信号とテスト信号とを
入力とするＡＮＤゲートの出力をＮＯＲゲートの入力と
するようにしたものである。
【０００７】したがって、ＮＯＲゲートにおいて、入力
回路部にテスト回路としてＡＮＤゲートを付加したこと
により、並列に接続されたトランジスタのオープン不良
を、テスト時間を増やすことなく検出することができ
る。更に、テスト回路として、アドレス入力側にテスト
回路を付加しているので、テスト回路が少なくて済む。
回路部にテスト回路としてＡＮＤゲートを付加したこと
により、並列に接続されたトランジスタのオープン不良
を、テスト時間を増やすことなく検出することができ
る。更に、テスト回路として、アドレス入力側にテスト
回路を付加しているので、テスト回路が少なくて済む。
【０００８】（３）上記（１）記載のＣＭＯＳゲートの
テスト回路において、前記テスト回路は、ＮＯＲゲート
の入力部にＮチャンネル型トランジスタを配置し、この
Ｎチャンネル型トランジスタのゲートにはテスト信号を
入力するようにしたものである。このように、上記
（２）のＡＮＤゲートの代わりに、テスト回路としてＮ
チャンネル型トランジスタを使用したことにより、ＡＮ
Ｄゲートにおいては、ゲートを構成するために６個のト
ランジスタが必要であったのが、Ｎチャンネル型トラン
ジスタ１個に削減できるので、更にチップ面積の低減を
図ることができる。
テスト回路において、前記テスト回路は、ＮＯＲゲート
の入力部にＮチャンネル型トランジスタを配置し、この
Ｎチャンネル型トランジスタのゲートにはテスト信号を
入力するようにしたものである。このように、上記
（２）のＡＮＤゲートの代わりに、テスト回路としてＮ
チャンネル型トランジスタを使用したことにより、ＡＮ
Ｄゲートにおいては、ゲートを構成するために６個のト
ランジスタが必要であったのが、Ｎチャンネル型トラン
ジスタ１個に削減できるので、更にチップ面積の低減を
図ることができる。
【０００９】（４）上記（１）記載のＣＭＯＳゲートの
テスト回路において、前記テスト回路は、ＮＡＮＤゲー
トの入力部にＯＲゲートを付加して、このＯＲゲートの
一方の入力に入力信号、他方の入力にテスト信号を入力
するようにしたものである。このように、ＮＡＮＤゲー
トにおいて、入力回路部にテスト回路としてのＯＲゲー
トを付加したので、並列に接続されたトランジスタのオ
ープン不良を、テスト時間を増やすことなく検出するこ
とができる。
テスト回路において、前記テスト回路は、ＮＡＮＤゲー
トの入力部にＯＲゲートを付加して、このＯＲゲートの
一方の入力に入力信号、他方の入力にテスト信号を入力
するようにしたものである。このように、ＮＡＮＤゲー
トにおいて、入力回路部にテスト回路としてのＯＲゲー
トを付加したので、並列に接続されたトランジスタのオ
ープン不良を、テスト時間を増やすことなく検出するこ
とができる。
【００１０】更に、テスト回路として、アドレス入力側
にテスト回路を付加しているのでテスト回路が少なくて
済む。 （５）上記（１）記載のＣＭＯＳゲートのテスト回路に
おいて、前記テスト回路は、ＮＡＮＤゲートの入力部に
Ｐチャンネル型トランジスタを付加し、そのＰチャンネ
ル型トランジスタのゲートにはテスト信号を入力するよ
うにしたものである。
にテスト回路を付加しているのでテスト回路が少なくて
済む。 （５）上記（１）記載のＣＭＯＳゲートのテスト回路に
おいて、前記テスト回路は、ＮＡＮＤゲートの入力部に
Ｐチャンネル型トランジスタを付加し、そのＰチャンネ
ル型トランジスタのゲートにはテスト信号を入力するよ
うにしたものである。
【００１１】このように、上記（４）のＯＲゲートの代
わりに、テスト回路としてＰチャネル型トランジスタを
使用したことにより、ＯＲゲートにおいては、ゲートを
構成するのに、６個のトランジスタが必要であったが、
Ｐチャンネル型トランジスタ１個に削減できるので、更
にチップ面積の低減を図ることができる。
わりに、テスト回路としてＰチャネル型トランジスタを
使用したことにより、ＯＲゲートにおいては、ゲートを
構成するのに、６個のトランジスタが必要であったが、
Ｐチャンネル型トランジスタ１個に削減できるので、更
にチップ面積の低減を図ることができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すＣＭＯＳゲートのテスト回路図であ
る。この実施例では、デコーダを構成する４入力ＮＯＲ
ゲートの例について説明する。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すＣＭＯＳゲートのテスト回路図であ
る。この実施例では、デコーダを構成する４入力ＮＯＲ
ゲートの例について説明する。
【００１３】図１において、３１〜３４はＮチャンネル
型トランジスタ、３５〜３８はＰチャンネル型トランジ
スタ、３９はアドレス入力とテスト信号Ｔを入力するＡ
ＮＤゲートである。ＮＯＲゲートのゲート入力には、ア
ドレス入力とテスト信号Ｔを入力とするＡＮＤゲート３
９の出力が入力される。テスト信号Ｔは、テスト端子か
らのテスト信号であり、クロック信号パルスを入力する
ことにより、テスト回路として機能させるようにしてい
る。
型トランジスタ、３５〜３８はＰチャンネル型トランジ
スタ、３９はアドレス入力とテスト信号Ｔを入力するＡ
ＮＤゲートである。ＮＯＲゲートのゲート入力には、ア
ドレス入力とテスト信号Ｔを入力とするＡＮＤゲート３
９の出力が入力される。テスト信号Ｔは、テスト端子か
らのテスト信号であり、クロック信号パルスを入力する
ことにより、テスト回路として機能させるようにしてい
る。
【００１４】テスト信号ＴにＬレベル入力をすることに
より、アドレス入力がＨレベル及びＬレベルに係わら
ず、ＡＮＤゲート３９の出力はＬレベルとなり、ＮＯＲ
ゲートの出力はＨレベルとなる。また、テスト信号Ｔに
Ｈレベルを入力することにより、ＮＯＲゲートの出力は
アドレス入力による動作を行う。
より、アドレス入力がＨレベル及びＬレベルに係わら
ず、ＡＮＤゲート３９の出力はＬレベルとなり、ＮＯＲ
ゲートの出力はＨレベルとなる。また、テスト信号Ｔに
Ｈレベルを入力することにより、ＮＯＲゲートの出力は
アドレス入力による動作を行う。
【００１５】図２は、本発明の第１実施例を示すＣＭＯ
Ｓゲートのテスト回路のアドレスデコーダのうちアドレ
ス（Ａ０，Ａ１，Ａ２，Ａ３）が入力されるＮＯＲゲー
トの各部の波形図である。このうち出力ＯｉはＮチャン
ネル型トランジスタ３３のオープン不良時の波形Ｗ１を
実線で、期待値波形Ｗ２を点線で示している。
Ｓゲートのテスト回路のアドレスデコーダのうちアドレ
ス（Ａ０，Ａ１，Ａ２，Ａ３）が入力されるＮＯＲゲー
トの各部の波形図である。このうち出力ＯｉはＮチャン
ネル型トランジスタ３３のオープン不良時の波形Ｗ１を
実線で、期待値波形Ｗ２を点線で示している。
【００１６】図２では、アドレスを（０，０，０，０）
から（１，１，１，１）までの１６通りのタイミングを
示している。ここでテスト信号Ｔをアドレスが変化した
時に一定期間Ｌを入力し、その後、Ｈを入力することに
より、ＮＯＲゲートの試験を行っている。出力Ｏｉの期
待値は、テスト信号ＴがＨレベルの場合にアドレス入力
が（０，０，０，０）時に出力ＯｉはＨレベルとなり、
それ以外のアドレス入力では、出力ＯｉはＬレベルとな
る。また、テスト信号ＴがＬレベルの場合は、アドレス
入力によらず、出力ＯｉはＨレベルとなる。
から（１，１，１，１）までの１６通りのタイミングを
示している。ここでテスト信号Ｔをアドレスが変化した
時に一定期間Ｌを入力し、その後、Ｈを入力することに
より、ＮＯＲゲートの試験を行っている。出力Ｏｉの期
待値は、テスト信号ＴがＨレベルの場合にアドレス入力
が（０，０，０，０）時に出力ＯｉはＨレベルとなり、
それ以外のアドレス入力では、出力ＯｉはＬレベルとな
る。また、テスト信号ＴがＬレベルの場合は、アドレス
入力によらず、出力ＯｉはＨレベルとなる。
【００１７】図２ではＮチャンネル型トランジスタ３３
がオープン不良時の波形を示しているので、アドレス入
力が（０，０，１，０）の時に、テスト信号ＴをＬから
Ｈに変化させることにより、出力ＯｉはＨレベルから高
インピーダンス状態となり、前の出力データを保持する
ことにより、不具合を検出することができる。このよう
に、不具合のあるトランジスタを選択して、テスト信号
ＴをＬからＨに変化させるだけで、不良を検出すること
ができる。
がオープン不良時の波形を示しているので、アドレス入
力が（０，０，１，０）の時に、テスト信号ＴをＬから
Ｈに変化させることにより、出力ＯｉはＨレベルから高
インピーダンス状態となり、前の出力データを保持する
ことにより、不具合を検出することができる。このよう
に、不具合のあるトランジスタを選択して、テスト信号
ＴをＬからＨに変化させるだけで、不良を検出すること
ができる。
【００１８】また、前のアドレスと次のアドレスの組み
合わせによらず、不良を検出することができるので、ア
ドレス・スキャンのテストのみで不良を検出することが
できる。図１の４入力のデコーダでは、２4 ＝１６のテ
ストパターンで不良の検出を行うことができる。
合わせによらず、不良を検出することができるので、ア
ドレス・スキャンのテストのみで不良を検出することが
できる。図１の４入力のデコーダでは、２4 ＝１６のテ
ストパターンで不良の検出を行うことができる。
【００１９】このように、第１実施例によれば、ＮＯＲ
ゲートにおいて、入力回路部にテスト回路としてＡＮＤ
ゲート３９を設けることにより、並列に接続されたトラ
ンジスタのオープン不良を、テスト時間を増やすことな
く検出することができる。更に、テスト回路としては、
アドレス入力側にテスト回路を付加しているのでテスト
回路が少なくて済む。つまり、４入力のデコーダにおい
ては、２×４＝８個、また８入力のデコーダにおいて
は、２×８＝１６個、さらに１２入力のデコーダにおい
ては、２×１２＝２４個で済むことになる。
ゲートにおいて、入力回路部にテスト回路としてＡＮＤ
ゲート３９を設けることにより、並列に接続されたトラ
ンジスタのオープン不良を、テスト時間を増やすことな
く検出することができる。更に、テスト回路としては、
アドレス入力側にテスト回路を付加しているのでテスト
回路が少なくて済む。つまり、４入力のデコーダにおい
ては、２×４＝８個、また８入力のデコーダにおいて
は、２×８＝１６個、さらに１２入力のデコーダにおい
ては、２×１２＝２４個で済むことになる。
【００２０】したがって、アドレス入力の増加によるテ
スト回路の増加が、２×ｎ（ｎはアドレス入力数）とな
るので、チップ面積の低減を図ることができる。図４は
本発明の第２実施例を示すテスト用Ｎチャンネル型トラ
ンジスタを有する４入力ＮＯＲゲートで構成したデータ
回路を示す回路図である。図４において、４１〜４４は
Ｎチャンネル型トランジスタ、４５〜４８はＰチャンネ
ル型トランジスタ、４９はテスト回路としてのＮチャン
ネル型トランジスタである。
スト回路の増加が、２×ｎ（ｎはアドレス入力数）とな
るので、チップ面積の低減を図ることができる。図４は
本発明の第２実施例を示すテスト用Ｎチャンネル型トラ
ンジスタを有する４入力ＮＯＲゲートで構成したデータ
回路を示す回路図である。図４において、４１〜４４は
Ｎチャンネル型トランジスタ、４５〜４８はＰチャンネ
ル型トランジスタ、４９はテスト回路としてのＮチャン
ネル型トランジスタである。
【００２１】この実施例では、４入力ＮＯＲゲートのア
ドレス入力に、Ｎチャンネル型トランジスタ４９を配置
し、このＮチャンネル型トランジスタ４９のゲート入力
にはテスト端子からのテスト信号Ｔが入る。使用時はテ
スト信号ＴがＬレベルであり、Ｎチャンネル型トランジ
スタ４９は非導通であるが、テスト時はテスト信号Ｔと
してのクロックパルス入力により、Ｎチャンネル型トラ
ンジスタ４９は導通、非導通を繰り返す。Ｎチャンネル
型トランジスタ４９の導通時の抵抗は十分低く、アドレ
ス入力Ａ０／Ａ０（反転値）、Ａ１／Ａ１（反転値）、
Ａ２／Ａ２（反転値）、Ａ３／Ａ３（反転値）を十分低
いＬレベルまで駆動することができる。
ドレス入力に、Ｎチャンネル型トランジスタ４９を配置
し、このＮチャンネル型トランジスタ４９のゲート入力
にはテスト端子からのテスト信号Ｔが入る。使用時はテ
スト信号ＴがＬレベルであり、Ｎチャンネル型トランジ
スタ４９は非導通であるが、テスト時はテスト信号Ｔと
してのクロックパルス入力により、Ｎチャンネル型トラ
ンジスタ４９は導通、非導通を繰り返す。Ｎチャンネル
型トランジスタ４９の導通時の抵抗は十分低く、アドレ
ス入力Ａ０／Ａ０（反転値）、Ａ１／Ａ１（反転値）、
Ａ２／Ａ２（反転値）、Ａ３／Ａ３（反転値）を十分低
いＬレベルまで駆動することができる。
【００２２】図５は本発明の第２実施例の動作説明図で
ある。つまり、ＣＭＯＳゲートのテスト回路のアドレス
デコーダのうち、アドレス（Ａ０，Ａ１，Ａ２，Ａ３）
が入力されるＮＯＲゲートの各部の波形図である。テス
ト信号Ｔにアドレスが変化した時に一定期間Ｈレベルを
入力、その後Ｌレベルとすることにより、ＮＯＲゲート
のテストを行う。
ある。つまり、ＣＭＯＳゲートのテスト回路のアドレス
デコーダのうち、アドレス（Ａ０，Ａ１，Ａ２，Ａ３）
が入力されるＮＯＲゲートの各部の波形図である。テス
ト信号Ｔにアドレスが変化した時に一定期間Ｈレベルを
入力、その後Ｌレベルとすることにより、ＮＯＲゲート
のテストを行う。
【００２３】テスト信号ＴをＨレベルとすることによ
り、アドレス入力に付加したＮチャンネルトランジスタ
が導通し、アドレス入力はプルダウンされ、Ｌレベルと
なり、ＮＯＲゲートの出力は、Ｈレベルを出力する。そ
の後、テスト信号ＴをＬレベルとすることにより、Ｎチ
ャンネルトランジスタは非導通となり、通常のアドレス
入力となる。
り、アドレス入力に付加したＮチャンネルトランジスタ
が導通し、アドレス入力はプルダウンされ、Ｌレベルと
なり、ＮＯＲゲートの出力は、Ｈレベルを出力する。そ
の後、テスト信号ＴをＬレベルとすることにより、Ｎチ
ャンネルトランジスタは非導通となり、通常のアドレス
入力となる。
【００２４】図５の出力ＯｉはＮチャンネル型トランジ
スタ４３のオープン不良時の波形Ｗ３を実線で、期待値
波形を点線Ｗ４で示している。アドレス入力が（０，
０，１，０）の時にテスト信号ＴをＨレベルからＬレベ
ルに変化させることにより、出力ＯｉはＨレベルから高
インピーダンス状態となり、前の出力データを保持する
ことより、不具合を検出することができる。
スタ４３のオープン不良時の波形Ｗ３を実線で、期待値
波形を点線Ｗ４で示している。アドレス入力が（０，
０，１，０）の時にテスト信号ＴをＨレベルからＬレベ
ルに変化させることにより、出力ＯｉはＨレベルから高
インピーダンス状態となり、前の出力データを保持する
ことより、不具合を検出することができる。
【００２５】このように、第２実施例によれば、ＡＮＤ
ゲートの代わりに、テスト回路としてＮチャンネル型ト
ランジスタを使用したことにより、ＡＮＤゲートにおい
て、ゲートを構成するのに６個のトランジスタが必要で
あったが、Ｎチャンネル型トランジスタ１個に削減でき
るので、更にチップ面積の低減を図ることができる。次
に、本発明の第３実施例について説明する。
ゲートの代わりに、テスト回路としてＮチャンネル型ト
ランジスタを使用したことにより、ＡＮＤゲートにおい
て、ゲートを構成するのに６個のトランジスタが必要で
あったが、Ｎチャンネル型トランジスタ１個に削減でき
るので、更にチップ面積の低減を図ることができる。次
に、本発明の第３実施例について説明する。
【００２６】第１実施例ではデコーダを構成するものと
して４入力ＮＯＲゲートであったが、この実施例では４
入力ＮＡＮＤゲートの場合を示す。図６は本発明の第３
実施例を示すテスト用ＯＲ回路を有する４入力ＮＯＲゲ
ートで構成したデータ回路を示す回路図である。図６に
おいて、５１〜５４はＰチャンネル型トランジスタ、５
５〜５８はＮチャンネル型トランジスタ、５９はテスト
回路としてのＯＲゲートである。
して４入力ＮＯＲゲートであったが、この実施例では４
入力ＮＡＮＤゲートの場合を示す。図６は本発明の第３
実施例を示すテスト用ＯＲ回路を有する４入力ＮＯＲゲ
ートで構成したデータ回路を示す回路図である。図６に
おいて、５１〜５４はＰチャンネル型トランジスタ、５
５〜５８はＮチャンネル型トランジスタ、５９はテスト
回路としてのＯＲゲートである。
【００２７】入力ゲート部にＯＲゲート５９を付加し
て、一方の入力にアドレス入力、他方の入力にテスト信
号Ｔを入力する。テスト信号ＴをＨレベルとすることに
より、アドレス入力によらず、出力ＯｉはＬレベルを出
力する。テスト信号ＴをＬレベルとすることにより、出
力Ｏｉは、アドレス入力に応じた動作を行う。アドレス
入力の変化に合わせて、テスト信号をＨレベルからＬレ
ベルに変化させ、テストを行う。
て、一方の入力にアドレス入力、他方の入力にテスト信
号Ｔを入力する。テスト信号ＴをＨレベルとすることに
より、アドレス入力によらず、出力ＯｉはＬレベルを出
力する。テスト信号ＴをＬレベルとすることにより、出
力Ｏｉは、アドレス入力に応じた動作を行う。アドレス
入力の変化に合わせて、テスト信号をＨレベルからＬレ
ベルに変化させ、テストを行う。
【００２８】このように、第３実施例によれば、ＮＡＮ
Ｄゲートにおいて、入力回路部にテスト回路としてＯＲ
ゲートを付加したので、並列に接続されたトランジスタ
のオープン不良を、テスト時間を増やすことなく検出す
ることができる。更に、テスト回路として、アドレス入
力側にテスト回路を付加しているので、テスト回路が少
なくて済む。つまり４入力のデコーダにおいては、２×
４＝８個、また８入力のデコーダにおいては、２×８＝
１６個、さらに１２入力のデコーダにおいては、２×１
２＝２４個で済むことになる。
Ｄゲートにおいて、入力回路部にテスト回路としてＯＲ
ゲートを付加したので、並列に接続されたトランジスタ
のオープン不良を、テスト時間を増やすことなく検出す
ることができる。更に、テスト回路として、アドレス入
力側にテスト回路を付加しているので、テスト回路が少
なくて済む。つまり４入力のデコーダにおいては、２×
４＝８個、また８入力のデコーダにおいては、２×８＝
１６個、さらに１２入力のデコーダにおいては、２×１
２＝２４個で済むことになる。
【００２９】したがって、アドレス入力の増加によるテ
スト回路の増加が２×ｎ（ｎはアドレス入力数）となる
ので、チップ面積の低減を図ることができる。次に、本
発明の第４実施例について説明する。図７は本発明の第
４実施例を示すテスト用Ｐチャンネル型トランジスタを
有する４入力ＮＡＮＤゲートで構成したデータ回路を示
す回路図である。
スト回路の増加が２×ｎ（ｎはアドレス入力数）となる
ので、チップ面積の低減を図ることができる。次に、本
発明の第４実施例について説明する。図７は本発明の第
４実施例を示すテスト用Ｐチャンネル型トランジスタを
有する４入力ＮＡＮＤゲートで構成したデータ回路を示
す回路図である。
【００３０】図７において、６１〜６４はＰチャンネル
型トランジスタ、６５〜６８はＮチャンネル型トランジ
スタ、６９はテスト回路としてのＰチャンネル型トラン
ジスタである。この実施例は、第３実施例のＯＲゲート
の代わりに、アドレス入力にＰチャンネル型トランジス
タ６９を付加し、そのＰチャンネル型トランジスタ６９
のゲート入力にテスト信号Ｔを入力するようにしたもの
である。テスト信号ＴをＬレベルとすることで、アドレ
ス入力はＨレベルにプルアップされ、出力ＯｉはＬレベ
ルを出力する。
型トランジスタ、６５〜６８はＮチャンネル型トランジ
スタ、６９はテスト回路としてのＰチャンネル型トラン
ジスタである。この実施例は、第３実施例のＯＲゲート
の代わりに、アドレス入力にＰチャンネル型トランジス
タ６９を付加し、そのＰチャンネル型トランジスタ６９
のゲート入力にテスト信号Ｔを入力するようにしたもの
である。テスト信号ＴをＬレベルとすることで、アドレ
ス入力はＨレベルにプルアップされ、出力ＯｉはＬレベ
ルを出力する。
【００３１】テスト信号ＴをＨレベルとすることによ
り、Ｐチャンネル型トランジスタ６９は非導通となり、
出力Ｏｉはアドレス入力に応じた動作を行う。アドレス
入力の変化に応じてテスト信号をＬレベルからＨレベル
へ変化させ、テストを行う。このように、第４実施例に
よれば、ＯＲゲートの代わりに、テスト回路としてＰチ
ャンネル型トランジスタを使用したことにより、ＯＲゲ
ートにおいてゲートを構成するのに６個のトランジスタ
が必要であったのが、Ｐチャンネル型トランジスタ１個
に削減できるので、更にチップ面積の低減を図ることが
できる。
り、Ｐチャンネル型トランジスタ６９は非導通となり、
出力Ｏｉはアドレス入力に応じた動作を行う。アドレス
入力の変化に応じてテスト信号をＬレベルからＨレベル
へ変化させ、テストを行う。このように、第４実施例に
よれば、ＯＲゲートの代わりに、テスト回路としてＰチ
ャンネル型トランジスタを使用したことにより、ＯＲゲ
ートにおいてゲートを構成するのに６個のトランジスタ
が必要であったのが、Ｐチャンネル型トランジスタ１個
に削減できるので、更にチップ面積の低減を図ることが
できる。
【００３２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明
は、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、１６のテストケー
スで済むアドレス・スキャンのテストケースを用いるこ
とができ、テスト時間を低減することができる。
は、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、１６のテストケー
スで済むアドレス・スキャンのテストケースを用いるこ
とができ、テスト時間を低減することができる。
【００３４】（２）請求項２記載の発明によれば、ＮＯ
Ｒゲートにおいて、入力回路部にテスト回路としてＡＮ
Ｄゲートを設け、並列に接続されたトランジスタのオー
プン不良を、テスト時間を増やすことなく検出すること
ができる。 更に、テスト回路としては、アドレス入力
側にテスト回路を付加しているのでテスト回路が少なく
て済む。
Ｒゲートにおいて、入力回路部にテスト回路としてＡＮ
Ｄゲートを設け、並列に接続されたトランジスタのオー
プン不良を、テスト時間を増やすことなく検出すること
ができる。 更に、テスト回路としては、アドレス入力
側にテスト回路を付加しているのでテスト回路が少なく
て済む。
【００３５】（３）請求項３記載の発明によれば、ＮＯ
Ｒゲートにおいて、ＡＮＤゲートの代わりに、テスト回
路として、Ｎチャンネル型トランジスタを使用したこと
により、ＡＮＤゲートにおいては、ゲートを構成するた
めに６個のトランジスタが必要であったのが、Ｎチャン
ネル型トランジスタ１個に削減できるので、更にチップ
面積の低減を図ることができる。
Ｒゲートにおいて、ＡＮＤゲートの代わりに、テスト回
路として、Ｎチャンネル型トランジスタを使用したこと
により、ＡＮＤゲートにおいては、ゲートを構成するた
めに６個のトランジスタが必要であったのが、Ｎチャン
ネル型トランジスタ１個に削減できるので、更にチップ
面積の低減を図ることができる。
【００３６】（４）請求項４記載の発明によれば、ＮＡ
ＮＤゲートにおいて、入力回路部にテスト回路としてＯ
Ｒゲートを付加したので、並列に接続されたトランジス
タのオープン不良を、テスト時間を増やすことなく検出
することができる。更に、テスト回路として、アドレス
入力側にテスト回路を付加しているので、テスト回路が
少なくて済む。
ＮＤゲートにおいて、入力回路部にテスト回路としてＯ
Ｒゲートを付加したので、並列に接続されたトランジス
タのオープン不良を、テスト時間を増やすことなく検出
することができる。更に、テスト回路として、アドレス
入力側にテスト回路を付加しているので、テスト回路が
少なくて済む。
【００３７】（５）請求項５記載の発明によれば、ＮＡ
ＮＤゲートにおいて、ＯＲゲートの代わりに、テスト回
路として、Ｐチャンネル型トランジスタを使用したこと
により、ＯＲゲートにおいては、ゲートを構成するの
に、６個のトランジスタが必要であったが、Ｐチャンネ
ル型トランジスタ１個に削減できるので、更にチップ面
積の低減を図ることができる。
ＮＤゲートにおいて、ＯＲゲートの代わりに、テスト回
路として、Ｐチャンネル型トランジスタを使用したこと
により、ＯＲゲートにおいては、ゲートを構成するの
に、６個のトランジスタが必要であったが、Ｐチャンネ
ル型トランジスタ１個に削減できるので、更にチップ面
積の低減を図ることができる。
【図１】本発明の第１実施例を示すテスト用ＡＮＤ回路
を有する４入力ＮＯＲゲートで構成したデータ回路を示
す回路図である。
を有する４入力ＮＯＲゲートで構成したデータ回路を示
す回路図である。
【図２】本発明の第１実施例の動作説明図である。
【図３】従来の４入力のＮＯＲゲートで構成されたデー
タ回路を示す回路図である。
タ回路を示す回路図である。
【図４】本発明の第２実施例を示すテスト用Ｎチャンネ
ル型トランジスタを有する４入力ＮＯＲゲートで構成し
たデータ回路を示す回路図である。
ル型トランジスタを有する４入力ＮＯＲゲートで構成し
たデータ回路を示す回路図である。
【図５】本発明の第２実施例の動作説明図である。
【図６】本発明の第３実施例を示すテスト用ＯＲ回路を
有する４入力ＮＯＲゲートで構成したデータ回路を示す
回路図である。
有する４入力ＮＯＲゲートで構成したデータ回路を示す
回路図である。
【図７】本発明の第４実施例を示すテスト用Ｐチャンネ
ル型トランジスタを有する４入力ＮＡＮＤゲートで構成
したデータ回路を示す回路図である。
ル型トランジスタを有する４入力ＮＡＮＤゲートで構成
したデータ回路を示す回路図である。
３１，３２，３３，３４，４１，４２，４３，４４，５
５，５６，５７，５８，６５，６６，６７，６８ Ｎ
チャンネル型トランジスタ ３５，３６，３７，３８，４５，４６，４７，４８，５
１，５２，５３，５４，６１，６２，６３，６４ Ｐ
チャンネル型トランジスタ ３９ ＡＮＤゲート ４９ テスト回路としてのＮチャンネル型トランジス
タ ５９ ＯＲゲート ６９ テスト回路としてのＰチャンネル型トランジス
タ
５，５６，５７，５８，６５，６６，６７，６８ Ｎ
チャンネル型トランジスタ ３５，３６，３７，３８，４５，４６，４７，４８，５
１，５２，５３，５４，６１，６２，６３，６４ Ｐ
チャンネル型トランジスタ ３９ ＡＮＤゲート ４９ テスト回路としてのＮチャンネル型トランジス
タ ５９ ＯＲゲート ６９ テスト回路としてのＰチャンネル型トランジス
タ
Claims (5)
- 【請求項１】 少なくとも２入力を有し、複数の第１チ
ャンネル型電界効果トランジスタの並列体と複数の第２
チャンネル型電界効果トランジスタの直列体を備え、前
記並列体と前記直列体との共通接続点を出力端子とする
ＣＭＯＳゲートのテスト回路において、 入力回路部に入力信号によらずテスト信号により前記第
２チャンネル型電界効果トランジスタを導通させ、前記
第１チャンネル型電界効果トランジスタを非導通にする
テスト回路を設けることを特徴とするＣＭＯＳゲートの
テスト回路。 - 【請求項２】 請求項１記載のＣＭＯＳゲートのテスト
回路において、前記テスト回路は入力信号とテスト信号
とを入力とするＡＮＤゲートの出力をＮＯＲゲートの入
力とすることを特徴とするＣＭＯＳゲートのテスト回
路。 - 【請求項３】 請求項１記載のＣＭＯＳゲートのテスト
回路において、前記テスト回路はＮＯＲゲートの入力部
にＮチャンネル型トランジスタを配置し、該Ｎチャンネ
ル型トランジスタのゲートにはテスト信号を入力するこ
とを特徴とするＣＭＯＳゲートのテスト回路。 - 【請求項４】 請求項１記載のＣＭＯＳゲートのテスト
回路において、前記テスト回路はＮＡＮＤゲートの入力
部にＯＲゲートを付加して、該ＯＲゲートの一方の入力
に入力信号、他方の入力にテスト信号を入力することを
特徴とするＣＭＯＳゲートのテスト回路。 - 【請求項５】 請求項１記載のＣＭＯＳゲートのテスト
回路において、前記テスト回路はＮＡＮＤゲートの入力
部にＰチャンネル型トランジスタを付加し、該Ｐチャン
ネル型トランジスタのゲートにはテスト信号を入力する
ことを特徴とするＣＭＯＳゲートのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24070696A JP3563212B2 (ja) | 1996-09-11 | 1996-09-11 | Ｃｍｏｓゲートのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24070696A JP3563212B2 (ja) | 1996-09-11 | 1996-09-11 | Ｃｍｏｓゲートのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1090354A true JPH1090354A (ja) | 1998-04-10 |
| JP3563212B2 JP3563212B2 (ja) | 2004-09-08 |
Family
ID=17063503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24070696A Expired - Fee Related JP3563212B2 (ja) | 1996-09-11 | 1996-09-11 | Ｃｍｏｓゲートのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3563212B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| JP2005216412A (ja) * | 2004-01-30 | 2005-08-11 | Denso Corp | Ｒｏｍのデコーダテスト回路装置 |
-
1996
- 1996-09-11 JP JP24070696A patent/JP3563212B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| JP2005216412A (ja) * | 2004-01-30 | 2005-08-11 | Denso Corp | Ｒｏｍのデコーダテスト回路装置 |
| JP4608891B2 (ja) * | 2004-01-30 | 2011-01-12 | 株式会社デンソー | Ｒｏｍのデコーダテスト回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3563212B2 (ja) | 2004-09-08 |
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