JPH1090354A - Cmosゲートのテスト回路 - Google Patents
Cmosゲートのテスト回路Info
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- JPH1090354A JPH1090354A JP8240706A JP24070696A JPH1090354A JP H1090354 A JPH1090354 A JP H1090354A JP 8240706 A JP8240706 A JP 8240706A JP 24070696 A JP24070696 A JP 24070696A JP H1090354 A JPH1090354 A JP H1090354A
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Abstract
プ面積の増大を極力抑えるようにしたCMOSゲートの
テスト回路を提供する。 【解決手段】 NORゲートのゲート入力には、アドレ
ス入力とテスト信号Tを入力とするANDゲート39の
出力が入力される。テスト信号Tは、テスト端子からの
テスト信号であり、クロック信号パルスを入力すること
により、テスト回路として機能させるようにしている。
テスト信号TにLレベル入力をすることにより、アドレ
ス入力がHレベル及びLレベルに係わらず、ANDゲー
ト39の出力はLレベルとなり、NORゲートの出力は
Hレベルとなる。また、テスト信号TにHレベルを入力
することにより、NORゲートの出力はアドレス入力に
よる動作を行う。
Description
テスト回路に係り、特にCMOSLSIのメモリ回路の
デコーダ部の不具合を除くテスト回路に関するものであ
る。
例えば特開平6−18629号公報に記載されるものが
あった。以下、その構成について説明する。メモリIC
のデコーダ回路は、NORゲートまたはNANDゲート
が用いられている。このNORゲートまたはNANDゲ
ートを完全CMOSで構成した場合に、並列接続のトラ
ンジスタのうち一個のトランジスタが、ソースかドレイ
ンまたは、ゲート入力が切れているといった不具合が製
造工程で生じた場合に、この不具合のNORゲートまた
はNANDゲートを検出するためには、不具合のあるN
ORゲートまたはNANDゲートを選択後、不具合のあ
るトランジスタのゲート信号を変化させることにより、
不具合を検出することができる。
4入力のNORゲートで構成されたデコーダ(アドレス
の組み合わせ24 =16個のNORゲートで構成され
る)の第i番目のNORゲートを示す。この回路図にお
いて、アドレスA0,A1,A2,A3が入力されるN
ORゲートのNチャンネル型トランジスタ13がオープ
ン不良の場合、この不良検出には、不具合のあるNOR
ゲートを選択する、すなわちアドレス(0,0,0,
0)を入力後、不具合のあるトランジスタのゲート信号
を変化させる。すなわち、アドレス(0,0,1,0)
を入力することで不具合を検出することができる。この
方法のアドレス入力により、出力レベルは正常であれ
ば、HレベルからLレベルとなるものが、不具合がある
と、Hレベルから出力高インピーダンスとなり、前の状
態のHレベルを保持するので、不良を検出することがで
きる。
具合を発見するためには、前のアドレスと次のアドレス
の組み合わせを考慮する必要があり、すべての組み合わ
せは、図3に示す4入力のデコーダでは、2×16×1
5=480のテストケースが必要である。本発明は、上
記状況に鑑みて、16のテストケースで済むアドレス・
スキャンのテストケースを用いることができ、テスト時
間を低減することができるCMOSゲートのテスト回路
を提供することを目的とする。
成するために、 (1)少なくとも2入力を有し、複数の第1チャンネル
型電界効果トランジスタの並列体と、複数の第2チャン
ネル型電界効果トランジスタの直列体を備え、前記並列
体と前記直列体との共通接続点を出力端子とするCMO
Sゲートのテスト回路において、入力回路部に入力信号
によらずテスト信号により前記第2チャンネル型電界効
果トランジスタを導通させ、前記第1チャンネル型電界
効果トランジスタを非導通にするテスト回路を設けるよ
うにしたものである。
く、さらにチップ面積の増大を極力抑えるようにするこ
とができる。 (2)上記(1)記載のCMOSゲートのテスト回路に
おいて、前記テスト回路は、入力信号とテスト信号とを
入力とするANDゲートの出力をNORゲートの入力と
するようにしたものである。
回路部にテスト回路としてANDゲートを付加したこと
により、並列に接続されたトランジスタのオープン不良
を、テスト時間を増やすことなく検出することができ
る。更に、テスト回路として、アドレス入力側にテスト
回路を付加しているので、テスト回路が少なくて済む。
テスト回路において、前記テスト回路は、NORゲート
の入力部にNチャンネル型トランジスタを配置し、この
Nチャンネル型トランジスタのゲートにはテスト信号を
入力するようにしたものである。このように、上記
(2)のANDゲートの代わりに、テスト回路としてN
チャンネル型トランジスタを使用したことにより、AN
Dゲートにおいては、ゲートを構成するために6個のト
ランジスタが必要であったのが、Nチャンネル型トラン
ジスタ1個に削減できるので、更にチップ面積の低減を
図ることができる。
テスト回路において、前記テスト回路は、NANDゲー
トの入力部にORゲートを付加して、このORゲートの
一方の入力に入力信号、他方の入力にテスト信号を入力
するようにしたものである。このように、NANDゲー
トにおいて、入力回路部にテスト回路としてのORゲー
トを付加したので、並列に接続されたトランジスタのオ
ープン不良を、テスト時間を増やすことなく検出するこ
とができる。
にテスト回路を付加しているのでテスト回路が少なくて
済む。 (5)上記(1)記載のCMOSゲートのテスト回路に
おいて、前記テスト回路は、NANDゲートの入力部に
Pチャンネル型トランジスタを付加し、そのPチャンネ
ル型トランジスタのゲートにはテスト信号を入力するよ
うにしたものである。
わりに、テスト回路としてPチャネル型トランジスタを
使用したことにより、ORゲートにおいては、ゲートを
構成するのに、6個のトランジスタが必要であったが、
Pチャンネル型トランジスタ1個に削減できるので、更
にチップ面積の低減を図ることができる。
て図面を参照しながら詳細に説明する。図1は本発明の
第1実施例を示すCMOSゲートのテスト回路図であ
る。この実施例では、デコーダを構成する4入力NOR
ゲートの例について説明する。
型トランジスタ、35〜38はPチャンネル型トランジ
スタ、39はアドレス入力とテスト信号Tを入力するA
NDゲートである。NORゲートのゲート入力には、ア
ドレス入力とテスト信号Tを入力とするANDゲート3
9の出力が入力される。テスト信号Tは、テスト端子か
らのテスト信号であり、クロック信号パルスを入力する
ことにより、テスト回路として機能させるようにしてい
る。
より、アドレス入力がHレベル及びLレベルに係わら
ず、ANDゲート39の出力はLレベルとなり、NOR
ゲートの出力はHレベルとなる。また、テスト信号Tに
Hレベルを入力することにより、NORゲートの出力は
アドレス入力による動作を行う。
Sゲートのテスト回路のアドレスデコーダのうちアドレ
ス(A0,A1,A2,A3)が入力されるNORゲー
トの各部の波形図である。このうち出力OiはNチャン
ネル型トランジスタ33のオープン不良時の波形W1を
実線で、期待値波形W2を点線で示している。
から(1,1,1,1)までの16通りのタイミングを
示している。ここでテスト信号Tをアドレスが変化した
時に一定期間Lを入力し、その後、Hを入力することに
より、NORゲートの試験を行っている。出力Oiの期
待値は、テスト信号TがHレベルの場合にアドレス入力
が(0,0,0,0)時に出力OiはHレベルとなり、
それ以外のアドレス入力では、出力OiはLレベルとな
る。また、テスト信号TがLレベルの場合は、アドレス
入力によらず、出力OiはHレベルとなる。
がオープン不良時の波形を示しているので、アドレス入
力が(0,0,1,0)の時に、テスト信号TをLから
Hに変化させることにより、出力OiはHレベルから高
インピーダンス状態となり、前の出力データを保持する
ことにより、不具合を検出することができる。このよう
に、不具合のあるトランジスタを選択して、テスト信号
TをLからHに変化させるだけで、不良を検出すること
ができる。
合わせによらず、不良を検出することができるので、ア
ドレス・スキャンのテストのみで不良を検出することが
できる。図1の4入力のデコーダでは、24 =16のテ
ストパターンで不良の検出を行うことができる。
ゲートにおいて、入力回路部にテスト回路としてAND
ゲート39を設けることにより、並列に接続されたトラ
ンジスタのオープン不良を、テスト時間を増やすことな
く検出することができる。更に、テスト回路としては、
アドレス入力側にテスト回路を付加しているのでテスト
回路が少なくて済む。つまり、4入力のデコーダにおい
ては、2×4=8個、また8入力のデコーダにおいて
は、2×8=16個、さらに12入力のデコーダにおい
ては、2×12=24個で済むことになる。
スト回路の増加が、2×n(nはアドレス入力数)とな
るので、チップ面積の低減を図ることができる。図4は
本発明の第2実施例を示すテスト用Nチャンネル型トラ
ンジスタを有する4入力NORゲートで構成したデータ
回路を示す回路図である。図4において、41〜44は
Nチャンネル型トランジスタ、45〜48はPチャンネ
ル型トランジスタ、49はテスト回路としてのNチャン
ネル型トランジスタである。
ドレス入力に、Nチャンネル型トランジスタ49を配置
し、このNチャンネル型トランジスタ49のゲート入力
にはテスト端子からのテスト信号Tが入る。使用時はテ
スト信号TがLレベルであり、Nチャンネル型トランジ
スタ49は非導通であるが、テスト時はテスト信号Tと
してのクロックパルス入力により、Nチャンネル型トラ
ンジスタ49は導通、非導通を繰り返す。Nチャンネル
型トランジスタ49の導通時の抵抗は十分低く、アドレ
ス入力A0/A0(反転値)、A1/A1(反転値)、
A2/A2(反転値)、A3/A3(反転値)を十分低
いLレベルまで駆動することができる。
ある。つまり、CMOSゲートのテスト回路のアドレス
デコーダのうち、アドレス(A0,A1,A2,A3)
が入力されるNORゲートの各部の波形図である。テス
ト信号Tにアドレスが変化した時に一定期間Hレベルを
入力、その後Lレベルとすることにより、NORゲート
のテストを行う。
り、アドレス入力に付加したNチャンネルトランジスタ
が導通し、アドレス入力はプルダウンされ、Lレベルと
なり、NORゲートの出力は、Hレベルを出力する。そ
の後、テスト信号TをLレベルとすることにより、Nチ
ャンネルトランジスタは非導通となり、通常のアドレス
入力となる。
スタ43のオープン不良時の波形W3を実線で、期待値
波形を点線W4で示している。アドレス入力が(0,
0,1,0)の時にテスト信号TをHレベルからLレベ
ルに変化させることにより、出力OiはHレベルから高
インピーダンス状態となり、前の出力データを保持する
ことより、不具合を検出することができる。
ゲートの代わりに、テスト回路としてNチャンネル型ト
ランジスタを使用したことにより、ANDゲートにおい
て、ゲートを構成するのに6個のトランジスタが必要で
あったが、Nチャンネル型トランジスタ1個に削減でき
るので、更にチップ面積の低減を図ることができる。次
に、本発明の第3実施例について説明する。
して4入力NORゲートであったが、この実施例では4
入力NANDゲートの場合を示す。図6は本発明の第3
実施例を示すテスト用OR回路を有する4入力NORゲ
ートで構成したデータ回路を示す回路図である。図6に
おいて、51〜54はPチャンネル型トランジスタ、5
5〜58はNチャンネル型トランジスタ、59はテスト
回路としてのORゲートである。
て、一方の入力にアドレス入力、他方の入力にテスト信
号Tを入力する。テスト信号TをHレベルとすることに
より、アドレス入力によらず、出力OiはLレベルを出
力する。テスト信号TをLレベルとすることにより、出
力Oiは、アドレス入力に応じた動作を行う。アドレス
入力の変化に合わせて、テスト信号をHレベルからLレ
ベルに変化させ、テストを行う。
Dゲートにおいて、入力回路部にテスト回路としてOR
ゲートを付加したので、並列に接続されたトランジスタ
のオープン不良を、テスト時間を増やすことなく検出す
ることができる。更に、テスト回路として、アドレス入
力側にテスト回路を付加しているので、テスト回路が少
なくて済む。つまり4入力のデコーダにおいては、2×
4=8個、また8入力のデコーダにおいては、2×8=
16個、さらに12入力のデコーダにおいては、2×1
2=24個で済むことになる。
スト回路の増加が2×n(nはアドレス入力数)となる
ので、チップ面積の低減を図ることができる。次に、本
発明の第4実施例について説明する。図7は本発明の第
4実施例を示すテスト用Pチャンネル型トランジスタを
有する4入力NANDゲートで構成したデータ回路を示
す回路図である。
型トランジスタ、65〜68はNチャンネル型トランジ
スタ、69はテスト回路としてのPチャンネル型トラン
ジスタである。この実施例は、第3実施例のORゲート
の代わりに、アドレス入力にPチャンネル型トランジス
タ69を付加し、そのPチャンネル型トランジスタ69
のゲート入力にテスト信号Tを入力するようにしたもの
である。テスト信号TをLレベルとすることで、アドレ
ス入力はHレベルにプルアップされ、出力OiはLレベ
ルを出力する。
り、Pチャンネル型トランジスタ69は非導通となり、
出力Oiはアドレス入力に応じた動作を行う。アドレス
入力の変化に応じてテスト信号をLレベルからHレベル
へ変化させ、テストを行う。このように、第4実施例に
よれば、ORゲートの代わりに、テスト回路としてPチ
ャンネル型トランジスタを使用したことにより、ORゲ
ートにおいてゲートを構成するのに6個のトランジスタ
が必要であったのが、Pチャンネル型トランジスタ1個
に削減できるので、更にチップ面積の低減を図ることが
できる。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
は、以下のような効果を奏することができる。 (1)請求項1記載の発明によれば、16のテストケー
スで済むアドレス・スキャンのテストケースを用いるこ
とができ、テスト時間を低減することができる。
Rゲートにおいて、入力回路部にテスト回路としてAN
Dゲートを設け、並列に接続されたトランジスタのオー
プン不良を、テスト時間を増やすことなく検出すること
ができる。 更に、テスト回路としては、アドレス入力
側にテスト回路を付加しているのでテスト回路が少なく
て済む。
Rゲートにおいて、ANDゲートの代わりに、テスト回
路として、Nチャンネル型トランジスタを使用したこと
により、ANDゲートにおいては、ゲートを構成するた
めに6個のトランジスタが必要であったのが、Nチャン
ネル型トランジスタ1個に削減できるので、更にチップ
面積の低減を図ることができる。
NDゲートにおいて、入力回路部にテスト回路としてO
Rゲートを付加したので、並列に接続されたトランジス
タのオープン不良を、テスト時間を増やすことなく検出
することができる。更に、テスト回路として、アドレス
入力側にテスト回路を付加しているので、テスト回路が
少なくて済む。
NDゲートにおいて、ORゲートの代わりに、テスト回
路として、Pチャンネル型トランジスタを使用したこと
により、ORゲートにおいては、ゲートを構成するの
に、6個のトランジスタが必要であったが、Pチャンネ
ル型トランジスタ1個に削減できるので、更にチップ面
積の低減を図ることができる。
を有する4入力NORゲートで構成したデータ回路を示
す回路図である。
タ回路を示す回路図である。
ル型トランジスタを有する4入力NORゲートで構成し
たデータ回路を示す回路図である。
有する4入力NORゲートで構成したデータ回路を示す
回路図である。
ル型トランジスタを有する4入力NANDゲートで構成
したデータ回路を示す回路図である。
5,56,57,58,65,66,67,68 N
チャンネル型トランジスタ 35,36,37,38,45,46,47,48,5
1,52,53,54,61,62,63,64 P
チャンネル型トランジスタ 39 ANDゲート 49 テスト回路としてのNチャンネル型トランジス
タ 59 ORゲート 69 テスト回路としてのPチャンネル型トランジス
タ
Claims (5)
- 【請求項1】 少なくとも2入力を有し、複数の第1チ
ャンネル型電界効果トランジスタの並列体と複数の第2
チャンネル型電界効果トランジスタの直列体を備え、前
記並列体と前記直列体との共通接続点を出力端子とする
CMOSゲートのテスト回路において、 入力回路部に入力信号によらずテスト信号により前記第
2チャンネル型電界効果トランジスタを導通させ、前記
第1チャンネル型電界効果トランジスタを非導通にする
テスト回路を設けることを特徴とするCMOSゲートの
テスト回路。 - 【請求項2】 請求項1記載のCMOSゲートのテスト
回路において、前記テスト回路は入力信号とテスト信号
とを入力とするANDゲートの出力をNORゲートの入
力とすることを特徴とするCMOSゲートのテスト回
路。 - 【請求項3】 請求項1記載のCMOSゲートのテスト
回路において、前記テスト回路はNORゲートの入力部
にNチャンネル型トランジスタを配置し、該Nチャンネ
ル型トランジスタのゲートにはテスト信号を入力するこ
とを特徴とするCMOSゲートのテスト回路。 - 【請求項4】 請求項1記載のCMOSゲートのテスト
回路において、前記テスト回路はNANDゲートの入力
部にORゲートを付加して、該ORゲートの一方の入力
に入力信号、他方の入力にテスト信号を入力することを
特徴とするCMOSゲートのテスト回路。 - 【請求項5】 請求項1記載のCMOSゲートのテスト
回路において、前記テスト回路はNANDゲートの入力
部にPチャンネル型トランジスタを付加し、該Pチャン
ネル型トランジスタのゲートにはテスト信号を入力する
ことを特徴とするCMOSゲートのテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24070696A JP3563212B2 (ja) | 1996-09-11 | 1996-09-11 | Cmosゲートのテスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24070696A JP3563212B2 (ja) | 1996-09-11 | 1996-09-11 | Cmosゲートのテスト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1090354A true JPH1090354A (ja) | 1998-04-10 |
JP3563212B2 JP3563212B2 (ja) | 2004-09-08 |
Family
ID=17063503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24070696A Expired - Fee Related JP3563212B2 (ja) | 1996-09-11 | 1996-09-11 | Cmosゲートのテスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3563212B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
JP2005216412A (ja) * | 2004-01-30 | 2005-08-11 | Denso Corp | Romのデコーダテスト回路装置 |
-
1996
- 1996-09-11 JP JP24070696A patent/JP3563212B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
JP2005216412A (ja) * | 2004-01-30 | 2005-08-11 | Denso Corp | Romのデコーダテスト回路装置 |
JP4608891B2 (ja) * | 2004-01-30 | 2011-01-12 | 株式会社デンソー | Romのデコーダテスト回路装置 |
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---|---|
JP3563212B2 (ja) | 2004-09-08 |
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