JP2000236040A - 半導体装置 - Google Patents

半導体装置

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JP2000236040A
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semiconductor device
wiring
wire connection
wirings
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Tsuguhiko Hirano
次彦 平野
Hidemi Ozawa
英美 小澤
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Hitachi Ltd
Renesas Semiconductor Package and Test Solutions Co Ltd
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Hitachi Hokkai Semiconductor Ltd
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 通常の半導体チップよりも外形サイズが小さ
い他の半導体チップを組み込む場合においても歩留まり
を低下させることなく半導体装置を製造することが可能
な技術を提供する。 【解決手段】 平面が方形状で形成され、表裏面のうち
の表面（チップ搭載面）に配線が形成された基板と、前
記基板の表面側に搭載され、表裏面のうちの表面（回路
形成面）に電極が形成された半導体チップと、前記半導
体チップの電極と前記基板の配線とを電気的に接続する
導電性のワイヤとを有する半導体装置であって、前記配
線は、前記基板の周辺側から内側に向って配列された複
数のワイヤ接続用パッドを有する構成になっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、フェース・アップ構造（Ｆace Ｕp Ｓtructu
er）を有する半導体装置に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】携帯電話、携帯型情報処理端末機器、携
帯型パーソナル・コンピュータ等の小型電子機器に組み
込まれる半導体装置においては、薄型化、小型化及び多
ピン化が要求される。そこで、このような要求に好適な
半導体装置として、例えば、ＣＳＰ（Ｃhip Ｓize Ｐac
kage、又はＣhip Ｓcale Ｐackage)型と呼称される半導
体装置が開発されている。このＣＳＰ型半導体装置にお
いては、種々な構造のものが提案され、製品化されてい
るが、既存の製造設備が流用でき、低コストで製造が可
能なフェース・アップ構造のＣＳＰ型半導体装置が最も
普及している。
【０００３】フェース・アップ構造のＣＳＰ型半導体装
置は、主に、表裏面（互いに対向する一主面）のうちの
表面（一主面）であるチップ搭載面に配線が形成された
基板（配線基板）、基板のチップ搭載面側に搭載され、
表裏面（互いに対向する一主面及び他の主面）のうちの
表面（一主面）である回路形成面に電極（ボンディング
パッド）が形成された半導体チップと、半導体チップの
電極と基板の配線とを電気的に接続する導電性のワイヤ
（ボンディングワイヤ）と、半導体チップ及びワイヤ等
を封止する樹脂封止体（樹脂体）と、基板の裏面側に外
部接続用端子として配置されたバンプ電極（外部端子）
とを有する構成になっている。配線は、基板の周辺側に
配置されたワイヤ接続用パッド（ワイヤ接続部）と、こ
のワイヤ接続用パッドよりも内側に配置されたバンプ接
続用ランド（バンプ接続部）とを有する構成になってい
る。ワイヤは、一端側が半導体チップの電極に接続さ
れ、他端側が配線のワイヤ接続用パッドに接続されてい
る。バンプ電極は、基板の裏面（他の主面）側から接続
孔（スルーホール）を通して配線のバンプ接続用ランド
に接続されている。
【０００４】なお、フェース・アップ構造のＣＳＰ型半
導体装置については、例えば、工業調査会発行の電子材
料〔１９９８年９月号、第２２頁乃至第５２頁〕に記載
されている。
【０００５】
【発明が解決しようとする課題】本発明者等は、前述の
フェース・アップ構造のＣＳＰ型半導体装置について検
討した結果、以下の問題点を見出した。
【０００６】フェース・アップ構造では、半導体チップ
の回路形成面に形成された電極と基板のチップ搭載面に
形成された配線との電気的な接続を導電性のワイヤで行
うため、配線にワイヤ接続用パッドが必要である。しか
しながら、ワイヤ接続用パッドは一本の配線に対して一
つしか形成されていないため、予め設定された外形サイ
ズからなる通常の半導体チップを搭載する場合において
は問題とならないが、通常の半導体チップよりも外形サ
イズが小さい他の半導体チップを搭載する場合、半導体
チップの外形サイズが小さくなるに従って半導体チップ
の電極と配線のワイヤ接続用パッドとを接続するワイヤ
の長さが増加し、これに伴ってワイヤ垂れ（ボンディン
グ後のワイヤループが中間で垂れ下がっている状態）も
増加するので、半導体チップの電極と配線のワイヤ接続
用パッドとをワイヤで接続するワイヤボンディング工程
において、ワイヤと配線とが短絡するといった不具合が
発生し易くなる。特に、ＣＳＰ型においてはワイヤのル
ープ高さ（半導体チップの回路形成面から垂直方向に向
った頂点部までの高さ）を低くして薄型化を図っている
ため、ワイヤ垂れの増加による不具合の発生が著しくな
る。また、トランスファ・モールディング法に基づいて
半導体チップ及びワイヤ等を樹脂封止体で封止する封止
工程において、加圧注入された絶縁樹脂によってワイヤ
流れが生じ易くなり、隣り合うワイヤ同志が短絡すると
いった不具合が発生し易くなる。これらの不具合は、予
め設定された外形サイズからなる通常の半導体チップよ
りも外形サイズが小さい他の半導体チップを組み込む場
合の半導体装置の製造における歩留まりを著しく低下さ
せる。
【０００７】また、ワイヤの長さの増加に伴ってインダ
クタンスも増加するので、通常の半導体チップよりも外
形サイズが小さい他の半導体チップを組み込む場合の半
導体装置の電気特性が劣化する。なお、これらの問題
は、半導体チップ全体を縮小するチップ・シュリンクに
おいても同様に発生し易くなる。
【０００８】本発明の目的は、通常の半導体チップより
も外形サイズが小さい他の半導体チップを組み込む場合
においても歩留まりを低下させることなく半導体装置を
製造することが可能な技術を提供することにある。
【０００９】また、本発明の他の目的は、通常の半導体
チップよりも外形サイズが小さい他の半導体チップを組
み込む場合においても電気特性を劣化させることなく半
導体装置を製造することが可能な技術を提供することに
ある。本発明の前記ならびにその他の目的と新規な特徴
は、本明細書の記述及び添付図面によって明らかになる
であろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）平面が方形状で形成され、表裏面のうちの表面
（チップ搭載面）に配線が形成された基板と、前記基板
の表面側に搭載され、表裏面のうちの表面（回路形成
面）に電極が形成された半導体チップと、前記半導体チ
ップの電極と前記基板の配線とを電気的に接続する導電
性のワイヤとを有する半導体装置であって、前記配線
は、前記基板の周辺側から内側に向って配列された複数
のワイヤ接続用パッドを有する構成になっている。
【００１１】（２）平面が方形状で形成され、表裏面の
うちの表面（チップ搭載面）に配線が形成された基板
と、前記基板の表面側に搭載され、表裏面のうちの表面
（回路形成面）に電極が形成された半導体チップと、前
記半導体チップの電極と前記基板の配線とを電気的に接
続する導電性のワイヤとを有する半導体装置であって、
前記配線は、前記基板の裏面側からバンプ電極が接続さ
れるバンプ接続用ランドと、前記基板の周辺側から内側
に向って配列された複数のワイヤ接続用パッドとを有す
る構成になっている。
【００１２】（３）平面が方形状で形成され、表裏面の
うちの表面（チップ搭載面）に配線が形成された基板
と、前記基板の表面側に搭載され、表裏面のうちの表面
（回路形成面）に電極が形成された半導体チップと、前
記半導体チップの電極と前記基板の配線とを電気的に接
続する導電性のワイヤと、前記半導体チップ及び前記ワ
イヤを封止する樹脂封止体とを有する半導体装置であっ
て、前記配線は、前記基板の周辺側から内側に向って配
列された複数のワイヤ接続用パッドを有する構成になっ
ている。
【００１３】（４）平面が方形状で形成され、表裏面の
うちの表面（チップ搭載面）に配線が形成された基板
と、前記基板の表面側に搭載され、表裏面のうちの表面
（回路形成面）に電極が形成された半導体チップと、前
記半導体チップの電極と前記基板の配線とを電気的に接
続する導電性のワイヤと、前記半導体チップ及び前記ワ
イヤを封止する樹脂封止体とを有する半導体装置であっ
て、前記配線は、前記基板の裏面側からバンプ電極が接
続されるバンプ接続用ランドと、前記基板の周辺側から
内側に向って配列された複数のワイヤ接続用パッドとを
有する構成になっている。
【００１４】前述の手段（１）又は（２）によれば、予
め設定された外形サイズからなる通常の半導体チップよ
りも外形サイズが小さい他の半導体チップを組み込む場
合、他の半導体チップの外形サイズに合わせてワイヤの
長さが短くなるように基板の周辺側から内側に向って配
列されたワイヤ接続用パッドを選択することができるの
で、半導体チップの外形サイズが小さくなるに従って増
加するワイヤの長さを抑制することができ、これに伴っ
てワイヤ垂れの増加も抑制することができる。この結
果、半導体チップの電極と配線のワイヤ接続用パッドと
をワイヤで接続するワイヤボンディング工程において、
ワイヤと配線との短絡を抑制することができるので、通
常の半導体チップよりも外形サイズが小さい他の半導体
チップを組み込む場合においても歩留まりを低下させる
ことなく半導体装置を製造することが可能となる。
【００１５】前述の手段（３）又は（４）によれば、予
め設定された外形サイズからなる通常の半導体チップよ
りも外形サイズが小さい他の半導体チップを組み込む場
合、他の半導体チップの外形サイズに合わせてワイヤの
長さが短くなるように基板の周辺側から内側に向って配
列されたワイヤ接続用パッドを選択することができるの
で、半導体チップの外形サイズが小さくなるに従って増
加するワイヤの長さを抑制することができ、これに伴っ
てワイヤ垂れの増加も抑制することができる。この結
果、半導体チップ及びワイヤを樹脂封止体で封止する封
止工程において、加圧注入された絶縁樹脂によって生じ
るワイヤ流れを抑制でき、これに伴って隣り合うワイヤ
同志の短絡も抑制することができるので、通常の半導体
チップよりも外形サイズが小さい他の半導体チップを組
み込む場合においても歩留まりを低下させることなく半
導体装置を製造することが可能となる。
【００１６】前述の手段（１）乃至（４）のうち何れか
の手段によれば、予め設定された外形サイズからなる通
常の半導体チップよりも外形サイズが小さい他の半導体
チップを組み込む場合、他の半導体チップの外形サイズ
に合わせてワイヤの長さが短くなるように基板の周縁側
から内側に向って配列されたワイヤ接続用パッドを選択
することができるので、半導体チップの外形サイズが小
さくなるに従って増加するワイヤの長さを抑制すること
ができる。この結果、インダクタンスの増加を抑制する
ことができるので、通常の半導体チップよりも外形サイ
ズが小さい他の半導体チップを組み込む場合においても
電気特性を劣化させることなく半導体装置を製造するこ
とが可能となる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００１８】（実施形態１）図１は本発明の実施形態１
である通常の外形サイズからなる半導体チップを組み込
んだ半導体装置の平面図であり、図２は前記半導体装置
の底面図であり、図３は前記半導体装置の断面図であ
り、図４は図３の一部を拡大した断面図であり、図５は
前記半導体装置の基板を示す平面図であり、図６は図５
の一部を拡大した平面図であり、図７は前記半導体装置
の樹脂封止体を除去した状態を示す要部平面図であり、
図８は前記半導体装置の要部断面図であり、図９は前記
半導体装置の要部断面図であり、図１０は前記半導体装
置の要部断面図である。
【００１９】本実施形態の半導体装置は、図１乃至図３
に示すように、基板（配線基板）１の表裏面（互いに対
向する一主面及び他の主面）のうちの表面（一主面）で
あるチップ塔載面１Ａ側に予め外形サイズが設定された
通常の半導体チップ７Ａを搭載し、基板１の表裏面のう
ちの裏面（他の主面）１Ｂ側に外部接続用端子として複
数のバンプ電極（外部端子）１２を配置した構成になっ
ている。
【００２０】半導体チップ７Ａの平面形状は方形状（四
角形状）で形成され、本実施形態においては例えば８．
２［ｍｍ］×８．２［ｍｍ］の正方形で形成されている
（図１参照）。また、基板１の平面形状は方形状で形成
され、本実施形態においては例えば１０［ｍｍ］×１０
［ｍｍ］の正方形で形成されている（図１参照）。即
ち、本実施形態の半導体装置はＣＳＰ型で構成されてい
る。
【００２１】複数のバンプ電極１２の夫々は、これに限
定されないが、基板１の裏面１Ｂの中央部分を除いた周
辺部分に、基板１の外周囲の各辺に沿って三列状態で配
列されている。複数のバンプ電極１２の夫々は、例えば
６３［ｗｔ％］鉛（Ｐｂ）−３７［ｗｔ％］錫（Ｓｎ）
組成の金属材で形成されている。また、複数のバンプ電
極１２の夫々は、例えば０．８［ｍｍ］の配列ピッチで
配列されている。
【００２２】半導体チップ７Ａは、表裏面（互いに対向
する一主面及び他の主面）のうちの表面（一主面）であ
る回路形成面７Ａ１を上向きにした状態で基板１のチッ
プ搭載面１Ａ側に接着剤９を介して搭載されている。半
導体チップ７Ａは、例えば単結晶シリコンからなる半導
体基板、この半導体基板上に形成された絶縁層及び配線
層を主体とする構成になっている。接着剤９としては、
例えば、エポキシ系又はポリイミド系の熱硬化性絶縁樹
脂からなる接着剤が用いられている。
【００２３】半導体チップ７Ａには、回路システムとし
て、例えば論理回路システムが構成されている。論理回
路システムは、主に、半導体基板の主面に形成されたト
ランジスタ素子及び配線層に形成された配線によって構
成されている。
【００２４】半導体チップ７Ａの回路形成面７Ａ１に
は、半導体チップ７Ａの外周囲の各辺に沿って複数の電
極（ボンディングパッド）８が形成されている。この複
数の電極８の夫々は、半導体チップ７Ａの配線層のうち
の最上層の配線層に形成され、回路システムを構成する
トランジスタ素子に配線を介して電気的に接続されてい
る。この複数の電極８の夫々は、例えば、アルミニウム
（Ａｌ）又はアルミニウム合金等からなる金属膜で形成
されている。
【００２５】基板１は、例えばエポキシ系又はポリイミ
ド系の絶縁樹脂からなり、例えば５０［μｍ］程度の厚
さからなる可撓性フィルムで形成されている。基板１の
チップ搭載面１Ａには、図５に示すように、複数の配線
２が形成されている。複数の配線２の夫々は、基板１の
外周囲の各辺に沿って配列され、主に基板１の周辺側か
ら内側に向って延在している。
【００２６】複数の配線２の夫々は、図５及び図６に示
すように、一つのバンプ接続用ランド（バンプ接続部）
４と、基板１の周辺側から内側に向って配列された複数
のワイヤ接続用パッド（ワイヤ接続部）３とを有する構
成になっている。本実施形態において、複数の配線２の
夫々は三つのワイヤ接続用パッド３を有している。ワイ
ヤ接続用パッド３は配線２の連結部分（配線部）よりも
広くなっており、その平面形状は方形状で形成されてい
る。バンプ接続用ランド４は配線２の連結部分よりも広
くなっており、その平面形状は円形状で形成されてい
る。
【００２７】図６に示すように、各配線２に形成された
三つのワイヤ接続用パッド３のうち、基板１の最外周囲
から数えて一番目に位置する各ワイヤ接続用パッド３Ａ
は、基板１の外周囲の各辺に沿って一列で配列され、一
列目のパッド列を形成している。また、各配線２に形成
された三つのワイヤ接続用パッド３のうち、基板１の最
外周囲から数えて二番目に位置する各ワイヤ接続用パッ
ド３Ｂは、基板１の外周囲の各辺に沿って一列で配列さ
れ、二列目のパッド列を形成している。また、各配線２
に形成された三つのワイヤ接続用パッド３のうち、基板
１の最外周囲から数えて三番目に位置する各ワイヤ接続
用パッド３Ｃは、基板１の外周囲の各辺に沿って一列で
配列され、三列目のパッド列を形成している。各パッド
列は、基板１の周辺側から内側に向って例えば０．８
［ｍｍ］ピッチで配列されている。
【００２８】複数の配線２の夫々のバンプ接続用ランド
４には、図４に示すように、基板１に形成された接続孔
（スルーホール）５を通して、基板１の裏面１Ｂ側から
バンプ電極１２が電気的にかつ機械的に接続されてい
る。即ち、複数の配線２の夫々のバンプ接続用ランド４
は基板１の接続孔５を塞ぐようにして配置されている。
【００２９】複数の配線２の夫々のバンプ接続用ランド
４の表面上（上面上）には、図４及び図６に示すよう
に、半導体チップ７Ａとの接触を防止する目的として、
各バンプ接続用ランド４毎に絶縁膜６が形成されてい
る。この絶縁膜６は例えば絶縁樹脂で形成されている。
【００３０】半導体チップ７Ａの各電極８は、図４に示
すように、基板１の各配線２に導電性のワイヤ１０を介
して電気的に接続されている。具体的には、図７に示す
ように、ワイヤ１０の一端側は半導体チップ７Ａの電極
８に接続され、ワイヤ１０の他端側は配線２の三つのワ
イヤ接続用パッド３のうちの最も外側に位置するワイヤ
接続用パッド３Ａに接続されている。即ち、本実施形態
の半導体装置はフェース・アップ構造になっている。ワ
イヤ１０としては、例えば金（Ａｕ）ワイヤが用いられ
ている。ワイヤ１０の接続方法としては、例えば熱圧着
に超音波振動を併用したボンディング法が用いられてい
る。
【００３１】半導体チップ７Ａ及びワイヤ１０等は、図
１、図３及び図４に示すように、基板１のチップ搭載面
１Ａ側に形成された樹脂封止体（樹脂体）１１で封止さ
れている。樹脂封止体１１は、低応力化を図る目的とし
て、例えば、フェノール系硬化剤、シリコーンゴム及び
フィラー等が添加されたビフェニール系の絶縁樹脂で形
成されている。この樹脂封止体１１は、大量生産に好適
なトランスファ・モールディング法で形成される。トラ
ンスファ・モールディング法は、主に、ポット、ランナ
ー、流入ゲート及びキャビティ等を備えたモールド金型
を使用し、ポットからランナー及び流入ゲートを通して
キャビティ内に絶縁樹脂を加圧注入して樹脂封止体を形
成する方法である。
【００３２】図６及び図８に示すように、複数の配線２
のうち、配線２Ａのバンプ接続用ランド４Ａは、ワイヤ
接続用パッド３Ａとワイヤ接続用パッド３Ｂとの間に配
置されている。即ち、配線２Ａは、基板１の周辺側から
内側に向って順次配列されたワイヤ接続用パッド３Ａ、
３Ｂ、３Ｃの夫々を有し、更に、バンプ接続用パッド３
Ａとワイヤ接続用パッド３Ｂとの間に、基板１の裏面１
Ｂ側からバンプ電極１２が接続されるバンプ接続用ラン
ド４Ａを有する構成になっている。また、図６及び図９
に示すように、複数の配線２のうち、配線２Ｂのバンプ
接続用ランド４Ｂは、ワイヤ接続用パッド３Ｂとワイヤ
接続用パッド３Ｃとの間に配置されている。即ち、配線
２Ｂは、基板１の周辺側から内側に向って順次配列され
たバンプ接続用パッド３Ａ、３Ｂ、３Ｃの夫々を有し、
更に、ワイヤ接続用パッド３Ｂとワイヤ接続用パッド３
Ｃとの間に、基板１の裏面１Ｂ側からバンプ電極１２が
接続されるバンプ接続用ランド４Ｂを有する構成になっ
ている。また、図６及び図１０に示すように、複数の配
線２のうち、配線２Ｃのバンプ接続用ランド４Ｃは、ワ
イヤ接続用パッド３Ｂからワイヤ接続用パッド３Ｃより
も遠距離となる位置に配置されている。即ち、配線２Ｃ
は、基板１の周辺側から内側に向って順次配列されたワ
イヤ接続用パッド３Ａ、３Ｂ、３Ｃの夫々を有し、更
に、ワイヤ接続用パッド３Ｂからワイヤ接続用パッド３
Ｃよりも遠距離となる位置に、基板１の裏面１Ｂ側から
バンプ電極１２が接続されるバンプ接続用ランド４Ｃを
有する構成になっている。
【００３３】図６に示すように、各配線２Ａのバンプ接
続用ランド４Ａは、基板１の外周囲の各辺に沿って一列
で配列され、一列目のランド列を形成している。また、
各配線２Ｂのバンプ接続用ランド４Ｂは、基板１の外周
囲の各辺に沿って一列で配列され、二列目のランド列を
形成している。また、各配線２Ｃのバンプ接続用ランド
４Ｃは、基板１の外周囲の各辺に沿って一列で配列さ
れ、三列目のランド列を形成している。即ち、基板１の
チップ塔載面１Ａには、基板１の周辺側から内側に向っ
て、複数のワイヤ接続用パッド３Ａからなる一列目のパ
ッド列、複数のバンプ接続用ランド４Ａからなる一列目
のランド列、複数のワイヤ接続用パッド３Ｂからなる二
列目のパッド列、複数のバンプ接続用ランド４Ｂからな
る二列目のランド列、複数のワイヤ接続用パッド３Ｃか
らなる三列目のパッド列、複数のバンプ接続用ランド４
Ｃからなる三列目のランド列の夫々が順次配置されてい
る。
【００３４】図６に示すように、複数の配線３Ａのう
ち、幾つかの配線３Ａは本線から分岐した分岐線２Ａ１
を有し、この分岐線２Ａ１にはバンプ接続用パッド２Ａ
が形成されている。また、複数の配線３Ａのうち、幾つ
かの配線３Ａは、本線から分岐した分岐線２Ａ１を有
し、この分岐線２Ａ１には他のワイヤ接続用パッド３Ａ
が形成されている。
【００３５】なお、本実施形態の半導体装置は可撓性フ
ィルムからなる基板１を用いている。可撓性フィルムか
らなる基板１は、可撓性フィルムの基板形成領域を切り
抜くことによって形成される。可撓性フィルムの基板形
成領域には図５に示す配線パターン、即ち複数の配線２
が予め形成されている。また、可撓性フィルムの基板形
成領域には図４に示す接続孔５が予め形成されている。
複数の配線２は、可撓性フィルムの一面側に接着層を介
して例えば銅（Ｃｕ）からなる金属箔を貼り付けた後、
この金属箔にエッチング加工を施すことによって形成さ
れる。接続孔５は、可撓性フィルムの一面側に金属箔を
貼り付けるための接着層を形成した後、可撓性フィルム
の基板形成領域に例えば打ち抜き加工又はレーザ加工を
施すことによって形成される。
【００３６】次に、本実施形態の半導体装置の製造方法
について、図１１乃至図１３を用いて説明する。図１１
乃至図１３は、半導体装置の製造方法を説明するための
要部断面図である。
【００３７】まず、可撓性フィルム２０を準備する。可
撓性フィルム２０の基板形成領域のチップ搭載面には、
図５に示す配線パターン及び図３に示す接続孔５が予め
形成されている。
【００３８】次に、可撓性フィルム２０の基板形成領域
のチップ搭載面側に接着剤９を介して通常の外形サイズ
（８．２［ｍｍ］×８．２［ｍｍ］）からなる半導体チ
ップ７Ａを搭載する。半導体チップ７Ａは、その回路形
成面７Ａ１を上向きにして搭載する。ここまでの工程を
図１１に示す。
【００３９】次に、半導体チップ７Ａの電極８と、可撓
性フィルム２０の基板形成領域のチップ搭載面に形成さ
れた配線２とを導電性のワイヤ１０で電気的に接続す
る。この工程において、ワイヤ１０の一端側は半導体チ
ップ７Ａの電極８に接続され、ワイヤ１０の他端側は、
配線２の三つのワイヤ接続用パッド３のうちの最も外側
に位置するワイヤ接続用パッド３Ａに接続される。ここ
までの工程を図１２に示す。
【００４０】次に、主に、ポット、ランナー、流入ゲー
ト及びキャビティ等を備えたモールド金型３０を準備
し、その後、モールド金型３０の上型３０Ａと下型３０
Ｂとの間に可撓性フィルム２０を位置決めする。この
時、上型３０Ａと下型３０Ｂとで形成されるキャビティ
３１の内部には、可撓性フィルム２０の基板形成領域、
半導体チップ７Ａ、ワイヤ１０等が配置される。ここま
での工程を図１３に示す。
【００４１】次に、モールド金型３０のポットからラン
ナー及び流入ゲートを通してキャビティ３１内に絶縁樹
脂を加圧注入して樹脂封止体１１を形成する。この時、
半導体チップ７Ａ及びワイヤ８等は樹脂封止体１１で封
止される。
【００４２】次に、モールド金型３０から可撓性フィル
ム２０を取り出し、その後、可撓性フィルム２０の基板
形成領域に形成された接続孔５を通して、可撓性フィル
ム２０の裏面側から配線２のバンプ接続用パッド４に接
続されるバンプ電極１２を形成する。バンプ電極１２の
形成は、例えば、裏面が上向きとなるように可撓性フィ
ルム２０を反転させ、その後、可撓性フィルム２０の接
続孔５にボール形状の金属材をボール供給法で供給し、
その後、可撓性フィルム２０を赤外線リフロー炉に搬送
し、その後、ボール形状の金属材を溶融することによっ
て行われる。
【００４３】次に、可撓性フィルム２０から基板形成領
域を切り抜くことにより、可撓性フィルムからなる基板
１を有する半導体装置がほぼ完成する。
【００４４】次に、通常の外形サイズからなる半導体チ
ップ７Ａよりも外形サイズが小さい半導体チップを組み
込む場合について、図１４乃至図２１を用いて説明す
る。図１４は半導体チップ７Ａよりも外形サイズが小さ
い第１の半導体チップを組み込んだ状態を示す要部平面
図であり、図１５は半導体チップ７Ａよりも外形サイズ
が小さい第１の半導体チップを組み込んだ状態を示す第
１の要部断面図であり、図１６は半導体チップ７Ａより
も外形サイズが小さい第１の半導体チップを組み込んだ
状態を示す第２の要部断面図であり、図１７は半導体チ
ップ７Ａよりも外形サイズが小さい第１の半導体チップ
を組み込んだ状態を示す第３の要部断面図であり、図１
８は半導体チップ７Ａよりも外形サイズが小さい第２の
半導体チップを組み込んだ状態を示す要部平面図であ
り、図１９は半導体チップ７Ａよりも外形サイズが小さ
い第２の半導体チップを組み込んだ状態を示す第１の要
部断面図であり、図２０は半導体チップ７Ａよりも外形
サイズが小さい第２の半導体チップを組み込んだ状態を
示す第２の要部断面図であり、図２１は半導体チップ７
Ａよりも外形サイズが小さい第２の半導体チップを組み
込んだ状態を示す第３の要部断面図である。
【００４５】図１４に示すように、半導体チップ７Ｂの
平面形状は、例えば６．６［ｍｍ］×６．６［ｍｍ］の
正方形で形成されている。このような外形サイズからな
る半導体チップ７Ｂを組み込む場合、基板１の配線２は
基板１の周辺側から内側に向って配列された複数のワイ
ヤ接続用パッド３を有する構成になっているので、図１
４乃至図１７に示すように、半導体チップ７Ｂの外形サ
イズに合わせてワイヤ１０の長さが短くなるように基板
１の周辺側から内側に向って配列されたワイヤ接続用パ
ッド３を選択することができる。半導体チップ７Ｂの場
合、ワイヤ１０の長さを短くするためには、基板１の周
辺側から内側に向って二番目に位置するワイヤ接続用パ
ッド３Ｂを選択し、このワイヤ接続用パッド３Ｂと半導
体チップ７Ｂの電極８とをワイヤ１０で接続することに
よって可能となる。
【００４６】図１８に示すように、半導体チップ７Ｃの
平面形状は、例えば５．２［ｍｍ］×５．２［ｍｍ］の
正方形で形成されている。このような外形サイズからな
る半導体チップ７Ｃを組み込む場合、基板１の配線２は
基板１の周辺側から内側に向って配列された複数のワイ
ヤ接続用パッド３を有する構成になっているので、図１
８乃至図２１に示すように、半導体チップ７Ｃの外形サ
イズに合わせてワイヤ１０の長さが短くなるように基板
１の周辺側から内側に向って配列されたワイヤ接続用パ
ッド３を選択することができる。半導体チップ７Ｃの場
合、ワイヤ１０の長さを短くするためには、基板１の周
辺側から内側に向って三番目に位置するワイヤ接続用パ
ッド３Ｃを選択し、このワイヤ接続用パッド３Ｃと半導
体チップ７Ｃの電極８とをワイヤ１０で接続することに
よって可能となる。
【００４７】なお、ワイヤ１０の長さとしては、０．５
〜最大１．５［ｍｍ］程度が望ましい。その理由は、イ
ンダクタンスを考慮するとできるだけ短い方がよい。本
実施形態の場合、パッド列の間隔を０．８［ｍｍ］に規
定したので、「ワイヤ長＜ワイヤ接続用パッド間隔
（０．８［ｍｍ］）」の関係が特に信号用ワイヤには好
適である。
【００４８】また、配線２の配線幅としては、５０〜６
０［μｍ］程度が望ましい。その理由は、配線の引き回
しを考慮するとできるだけ細い方がよいが、配線抵抗を
考慮するとできるだけ太い方がよいので、配線の引き回
し及び配線抵抗を考慮するとこのくらいが妥当である。
【００４９】また、バンプ接続用ランド４の幅として
は、０．６［ｍｍ］程度が望ましい。その理由は、バン
プ電極１２の下地電極としての制約、接続孔５との合わ
せ余裕がある。
【００５０】また、ワイヤ接続用パッド３の幅として
は、１００〜１５０［μｍ］程度が望ましい。その理由
は、ワイヤボンディング時のパッド認識、ワイヤの接続
部太さ（６０［μｍ］程度）等の関係で、現状、最低で
も８０〜９０［μｍ］ないとボンディングが不可とな
る。
【００５１】このように、本実施形態によれば、以下の
効果が得られる。 （１）基板１の配線２は基板１の周辺側から内側に向っ
て配列された複数のワイヤ接続用パッド３を有する構成
になっていることから、予め設定された外形サイズから
なる通常の半導体チップ７Ａよりも外形サイズが小さい
他の半導体チップ（７Ｂ，７Ｃ）を組み込む場合、他の
半導体チップの外形サイズに合わせてワイヤ１０の長さ
が短くなるように基板１の周辺側から内側に向って配列
されたワイヤ接続用パッド３を選択することができるの
で、半導体チップの外形サイズが小さくなるに従って増
加するワイヤ１０の長さを抑制することができ、これに
伴ってワイヤ垂れの増加も抑制することができる。この
結果、半導体チップ（７Ｂ，７Ｃ）の電極８と配線２の
ワイヤ接続用パッド３とをワイヤ１０で接続するワイヤ
ボンディング工程において、ワイヤ１０と配線２との短
絡を抑制することができるので、通常の半導体チップよ
りも外形サイズが小さい他の半導体チップを組み込む場
合においても歩留まりを低下させることなく半導体装置
を製造することが可能となる。
【００５２】また、半導体チップ（７Ｂ，７Ｃ）及びワ
イヤ１０を樹脂封止体１１で封止する封止工程におい
て、加圧注入された絶縁樹脂によって生じるワイヤ流れ
を抑制でき、これに伴って隣り合うワイヤ１０同志の短
絡も抑制することができるので、通常の半導体チップよ
りも外形サイズが小さい他の半導体チップを組み込む場
合においても歩留まりを低下させることなく半導体装置
を製造することが可能となる。
【００５３】また、ワイヤ１０の長さの増加に伴うイン
ダクタンスの増加を抑制することができるので、通常の
半導体チップよりも外形サイズが小さい他の半導体チッ
プを組み込む場合においても電気特性を劣化させること
なく半導体装置を製造することが可能となる。
【００５４】また、ワイヤ１０の長さの増加に伴うワイ
ヤ使用量の増加を抑制することができるので、通常の半
導体チップよりも外形サイズが小さい他の半導体チップ
を組み込む場合においても生産性を低下させることなく
半導体装置を製造することができる。
【００５５】（２）基板１の配線２は、基板１の裏面１
Ｂ側からバンプ電極１２が接続されるバンプ接続用パッ
ド４と、基板１の周辺側から内側に向って配列された複
数のワイヤ接続用パッド３とを有する構成になっている
ことから、フェース・アップ構造のＣＳＰ型半導体装置
においても前述の効果を得ることができる。
【００５６】（３）基板１の配線２は、基板１の裏面１
Ｂ側からバンプ電極１２が接続されるバンプ接続用パッ
ド４と、基板１の周縁側から内側に向って配列された複
数のワイヤ接続用パッド３と、本線から分岐された分岐
線２Ａ１とを有し、分岐線２Ａ１にバンプ電極１２又は
他のワイヤ接続用パッド３を形成した構成になっている
ことから、互いに電気的に接続された複数のワイヤ接続
用パッド３を容易に形成することができる。
【００５７】（４）互いに電気的に接続された複数のワ
イヤ接続用パッド３のうち、少なくとも一つがランド列
の間に配置されていることから、互いに電気的に接続さ
れた複数のワイヤ接続用パッド３を形成する領域として
ランド列間を利用しているので、基板１の外形サイズを
増加することなく、互いに電気的に接続された複数のワ
イヤ接続用パッド３を形成することができる。
【００５８】（５）可撓性フィルムで基板１を形成する
ことにより、ガラス繊維にエポキシ系の樹脂を含浸させ
たガラスエポキシ基板に比べて基板１の厚さを薄くする
ことができるので、半導体装置の薄型化が図れ、携帯機
器等の小型実装向けに好適である。
【００５９】なお、本実施形態では、配線２のワイヤ接
続用パッド３の幅を配線２の連結部分（配線部）の幅よ
りも広くした例について説明したが、ワイヤ接続用パッ
ド３間を連結する配線部に関して、基板（配線基板）１
上で配線引き回しの余裕がある場合は、ワイヤ接続用パ
ッド３と同じ太さで形成してもよい。
【００６０】（実施形態２）図２２は、本発明の実施形
態２である半導体装置の樹脂封止体を除去した状態を示
す要部平面図である。図２２に示すように、配線２は、
基板１の裏面側からバンプ電極が接続されるバンプ接続
用ランド４と、基板１の周辺側から内側に向って配列さ
れた複数のワイヤ接続用パッド３とを有し、更に、前記
バンプ接続用ランド４と一体化された他のワイヤ接続用
パッド３Ｄを有する構成になっている。ワイヤ接続用パ
ッド３Ｄが一体化されたバンプ接続用ランド４の幅（最
も広い部分での幅）は、例えば、バンプ接続用ランド４
にワイヤ接続用パッド３を追加した寸法（０．７〜０．
７５［ｍｍ］程度）になっている。
【００６１】半導体チップ７Ｃの複数の電極８は、電源
用電極（例えば５［Ｖ］電位に電位固定されるボンディ
ングパッド）８、グランド用電極（例えば０［Ｖ］電位
に電位固定されるボンディングパッド）８、回路機能選
択用電極（固定電位（電源又はグランド）に接続するこ
とによってチップに内蔵された回路機能（例えばＲＯ
Ｍ：Ｒead Ｏnly Ｍemory)の使用の要否を決定するボン
ディングパッド）８、信号用電極（電気信号の入力用又
は出力用、若しくは電気信号の入出力用として使用され
るボンディングパッド）８等で構成されている。
【００６２】基板１の複数の配線２は、電源用配線（例
えば５［Ｖ］電位に電位固定されるボンディングパッ
ド）２、グランド用配線（例えば０［Ｖ］電位に電位固
定されるボンディングパッド）２、信号用配線（電気信
号の入力用又は出力用、若しくは電気信号の入出力用と
して使用されるボンディングパッド）２等で構成されて
いる。
【００６３】一本の電源用配線２には、複数の電源用電
極８が複数のワイヤ１０を介して電気的に接続されてい
る。また、一本のグランド用配線２には、複数のグラン
ド用電極８が複数のワイヤ１０を介して電気的に接続さ
れている。また、一本の電源用配線２には、電源用電極
８及び回路機能選択用電極８が夫々毎にワイヤ１０を介
して電気的に接続されている。また、一本のグランド用
配線２には、グランド用電極８及び回路機能選択用電極
８が夫々毎にワイヤ１０を介して電気的に接続されてい
る。即ち、一本の配線２には、同電位に電位固定される
複数の電極８が夫々毎にワイヤ１０を介して電気的に接
続されている。
【００６４】電源用配線２には、ワイヤ１０を介して他
の電源用配線２が電気的に接続されている。また、グラ
ンド用配線２には、ワイヤ１０を介して他のグランド用
配線２が電気的に接続されている。
【００６５】このように、配線２は、基板１の裏面側か
らバンプ電極が接続されるバンプ接続用ランド４と、基
板１の周辺側から内側に向って配列された複数のワイヤ
接続用パッド３とを有し、更に、前記バンプ接続用ラン
ド４と一体化された他のワイヤ接続用パッド３Ｄを有す
る構成になっている。このことから、互いに電気的に接
続された複数のワイヤ接続用パッドを形成するための領
域を確保することができる。
【００６６】また、半導体チップ７Ｃの外側に位置する
ワイヤ接続用パッド３を利用して、配線２と他の配線２
とを導電性のワイヤ１０で電気的に接続することによ
り、大幅な設計変更することなく、半導体装置のピン機
能を容易に変更することができる。
【００６７】また、一本の配線２に半導体チップ７Ｃの
同電位に電位固定される複数の電極８を夫々毎に導電性
のワイヤ１０を介して電気的に接続することにより、大
幅な設計変更することなく、半導体装置のピン機能を容
易に変更することができる。
【００６８】また、同一の電源配線２に複数の電極８を
電気適に接続することにより、共通接続による配線２の
本数低減（電源用バンプ電極数の低減）によって、その
分だけ信号用バンプ電極（信号ピン）の数を増加できる
ので、半導体装置の他機能化を図ることが可能となる。
また、基板１のフレキシビリティ向上（専用の基板の準
備不要）を図ることが可能となる。
【００６９】なお、ワイヤ接続用パッド３Ｄのうち、最
外周に位置するバンプ接続用ランド４と一体化されたワ
イヤ接続用パッド３Ｄにおいては、基本的に、バンプ接
続用ランド４と基板１の辺との間に配置する。その理由
は、一番大きなチップを搭載した場合、バンプ接続用ラ
ンド４と一体のワイヤ接続用パッド３Ｄを外側に向けな
いと、同一の配線２に複数の電極８を接続するためのボ
ンディングが不可能になる。
【００７０】（実施形態３）図２３は本発明の実施形態
３である半導体装置の基板を示す平面図である。図２３
に示すように、本実施形態の半導体装置は、前述の実施
形態１と基本的に同様の構成になっており、以下の構成
が異なっている。
【００７１】即ち、本実施形態の半導体装置は、複数の
バンプ接続用ランド４をアレイ状に敷き詰めた基板１５
を有する構成になっている。このように構成された半導
体装置においても、前述の実施形態と同様の効果が得ら
れる。
【００７２】（実施形態４）図２４は本発明の実施形態
４である半導体装置の要部断面図である。図２４に示す
ように、本実施形態の半導体装置は、前述の実施形態１
と基本的に同様の構成になっており、以下の構成が異な
っている。
【００７３】即ち、本実施形態の半導体装置は、チップ
搭載面（一主面）に配線２が形成され、チップ搭載面と
対向する裏面（他の主面）にバンプ接続用ランド４が形
成された基板１６を有する構成になっている。基板１６
は、ガラス繊維にエポキシ系の樹脂を含浸させたガラス
エポキシ基板で形成されている。配線２は、基板１６の
周辺側から内側に向って順次配列されたワイヤ接続用パ
ッド３Ａ、３Ｂ、３Ｃの夫々を有する構成になってい
る。
【００７４】配線２とバンプ接続用ランド４との接続
は、基板１６のチップ搭載面からその裏面に達する接続
孔（スルーホール）１６Ａ内に形成された導体層１６Ｂ
を介して電気的に接続されている。バンプ接続用ランド
４には前述の実施形態１と同様にバンプ電極１２が電気
的にかつ機械的に接続されている。即ち、基板１６は多
層配線構造になっている。
【００７５】現在、多層化が確立しているガラスエポキ
シ材料を用いる多層配線基板は、実装基板（ＰＣＢ：Ｐ
rinted Ｃircuit Ｂoard）と同じ素材であり、熱膨張係
数が一致しているため、実装後の温度サイクルに対して
信頼性が高く、パーソナル・コンピュータ等の性能重視
の機器用途に好適である。また、バンプ接続用ランドが
接続孔を介して配線基板の裏面側に配置できるので、配
線基板のチップ搭載面側での配線の引き回しの自由度が
バンプ接続用ランドの面積分向上する。
【００７６】一例を示すと、バンプ接続用ランド４の直
径は、バンプ電極１２の下地電極としての大きさの制
約、更にテープ基板の場合には、その下の接続孔との合
わせ余裕を考慮する必要があり、本件の場合、多層配線
基板の接続孔径（０．３ｍｍ）の２倍の０．６ｍｍと比
較的大きくする必要があり、配線の引き回しを阻害する
一因となっている。このように構成された半導体装置に
おいても、前述の実施形態と同様の効果が得られる。
【００７７】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００７８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。通常の半導体チップよりも外形サイ
ズが小さい他の半導体チップを組み込む場合においても
歩留まりを低下させることなく半導体装置を製造するこ
とが可能となる。また、通常の半導体チップよりも外形
サイズが小さい他の半導体チップを組み込む場合におい
ても電気特性を劣化させることなく半導体装置を製造す
ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１である通常の外形サイズか
らなる半導体チップを組み込んだ半導体装置の平面図で
ある。
【図２】本発明の実施形態１である半導体装置の底面図
である。
【図３】本発明の実施形態１である半導体装置の断面図
である。
【図４】図３の一部を拡大した断面図である。
【図５】本発明の実施形態１である半導体装置の基板を
示す平面図である。
【図６】図５の一部を拡大した平面図である。
【図７】本発明の実施形態１である半導体装置の樹脂封
止体を除去した状態を示す要部平面図である。
【図８】本発明の実施形態１である半導体装置の要部断
面図である。
【図９】本発明の実施形態１である半導体装置の要部断
面図である。
【図１０】本発明の実施形態１である半導体装置の要部
断面図である。
【図１１】本発明の実施形態１である半導体装置の製造
方法を説明するための要部断面図である。
【図１２】本発明の実施形態１である半導体装置の製造
方法を説明するための要部断面図である。
【図１３】本発明の実施形態１である半導体装置の製造
方法を説明するための要部断面図である。
【図１４】通常の半導体チップよりも外形サイズが小さ
い第１の半導体チップを組み込んだ状態を示す要部平面
図である。
【図１５】通常の半導体チップよりも外形サイズが小さ
い第１の半導体チップを組み込むだ状態を示す第１の要
断断面図である。
【図１６】通常の半導体チップよりも外形サイズが小さ
い第１の半導体チップを組み込んだ状態を示す第２の要
部断面図である。
【図１７】通常の半導体チップよりも外形サイズが小さ
い第１の半導体チップを組み込むだ状態を示す第３の要
部断面図である。
【図１８】通常の半導体チップよりも外形サイズが小さ
い第２の半導体チップを組み込んだ状態を示す要部平面
図である。
【図１９】通常の半導体チップよりも外形サイズが小さ
い第２の半導体チップを組み込んだ状態を示す第１の要
部断面図である。
【図２０】記通常の半導体チップよりも外形サイズが小
さい第２の半導体チップを組み込んだ状態を示す第２の
要部断面図である。
【図２１】通常の半導体チップよりも外形サイズが小さ
い第２の半導体チップを組み込んだ状態を示す第３の要
部断面図である。
【図２２】本発明の実施形態２である半導体装置の樹脂
封止体を除去した状態を示す要断平面図である。
【図２３】本発明の実施形態３である半導体装置の基板
を示す平面図である。
【図２４】本発明の実施形態４である半導体装置の要部
断面図である。
【符号の説明】
１…基板、２（２Ａ，２Ｂ，２Ｃ）…配線、３（３Ａ，
３Ｂ，３Ｃ）…ワイヤ接続用パッド、４（４Ａ，４Ｂ，
４Ｃ）…バンプ接続用ランド、５…接続孔、６…絶縁
膜、７Ａ，７Ｂ，７Ｃ…半導体チップ、８…電極、９…
接着剤、１０…ワイヤ、１１…封止体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小澤 英美 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 5F044 AA05 AA07

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 互いに対向する第１主面及び第２主面
    と、複数の配線とを有する四角形状の配線基板と、 その主面に複数のボンディングパッドを有し、かつ前記
    配線基板の第１主面上に配置された半導体チップと、 前記複数のボンディングパッドと前記複数の配線とを夫
    々電気的に接続する複数のボンディングワイヤと、 前記配線基板の第２主面に配置され、かつ前記複数の配
    線に夫々電気的に接続された複数の外部端子とを有し、 前記複数の配線は、前記配線基板の周辺部から前記配線
    基板の中央部に向う方向に配置され、 前記複数の配線の各々は、複数のワイヤ接続部を有し、 前記複数のボンディングワイヤの各々の一端部は、前記
    複数のボンディングパッドに接続され、前記複数のボン
    ディングワイヤの各々の他端部は、前記複数の配線の各
    々が有する複数のワイヤ接続部の中の一つに接続されて
    いることを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、
    前記複数の配線の各々が有する前記複数のワイヤ接続部
    は、互いに離間されて配置されていることを特徴とする
    半導体装置。
  3. 【請求項３】 請求項２に記載の半導体装置において、
    前記複数の配線の各々は、前記複数のワイヤ接続部間を
    電気的に接続する配線部を更に有することを特徴とする
    半導体装置。
  4. 【請求項４】 請求項３に記載の半導体装置において、
    前記複数の配線の各々が有する前記複数のワイヤ接続部
    及び前記配線部は、前記第１主面上に配置されているこ
    とを特徴とする半導体装置。
  5. 【請求項５】 請求項４に記載の半導体装置において、
    前記複数のワイヤ接続部の各々の幅は、前記配線部の幅
    よりも広いことを特徴とする半導体装置。
  6. 【請求項６】 請求項１に記載の半導体装置において、
    前記複数のボンディングワイヤの各々の長さは、前記複
    数の配線の各々が有する前記複数のワイヤ接続部の間隔
    より短いことを特徴とする半導体装置。
  7. 【請求項７】 請求項１に記載の半導体装置において、
    前記複数の外部端子は、バンプ電極であることを特徴と
    する半導体装置。
  8. 【請求項８】 請求項７に記載の半導体装置において、
    更に、前記複数の配線の各々は、バンプ接続部を有し、
    前記複数の配線の各々が有する前記複数のワイヤ接続部
    は、互いに離間されて配置され、前記バンプ接続部及び
    前記複数のワイヤ接続部は、前記第１主面上に配置さ
    れ、前記バンプ接続部は、前記複数の配線の各々が有す
    る前記複数のワイヤ接続部の一つと一体に形成されてい
    ることを特徴とする半導体装置。
  9. 【請求項９】 請求項１に記載の半導体装置において、
    前記半導体チップ、前記複数のボンディングワイヤを封
    止する樹脂体を更に含むことを特徴とする半導体装置。
  10. 【請求項１０】 互いに対向する第１主面及び第２主面
    と、前記第１主面上に形成された複数の配線とを有する
    四角形状の配線基板と、 その主面に複数のボンディングパッドを有し、かつ前記
    配線基板の第１主面上に配置された半導体チップと、 前記複数のボンディングパッドと、前記複数の配線の中
    の対応する配線とを電気的に接続する複数のボンディン
    グワイヤと、 前記配線基板の第２主面上に配置された複数のバンプ電
    極とを有し、 前記複数の配線の各々は、バンプ接続部と、前記バンプ
    接続部から離間されて配置された第１ワイヤ接続部及び
    第２ワイヤ接続部と、前記第１ワイヤ接続部及び第２ワ
    イヤ接続部を前記バンプ接続部に電気的に接続する配線
    部とを有し、 前記複数のボンディングワイヤの各々の一端部は、前記
    複数のボンディングパッドに接続され、前記複数のボン
    ディングワイヤの各々の他端部は、前記複数の配線の各
    々が有する前記第１ワイヤ接続部及び第２ワイヤ接続部
    の中の一つに接続され、 前記複数のバンプ電極は、前記バンプ接続部に重なるよ
    うに配置され、かつ前記複数の配線に夫々電気的に接続
    されていることを特徴とする半導体装置。
  11. 【請求項１１】 請求項１０に記載の半導体装置におい
    て、前記複数の配線の各々は、前記配線基板の周辺部か
    ら前記配線基板の中央部に向かう方向に配置されている
    ことを特徴とする半導体装置。
  12. 【請求項１２】 請求項１１に記載の半導体装置におい
    て、前記第１ワイヤ接続部及び第２ワイヤ接続部の各々
    の幅は、前記配線部の幅より広いことを特徴とする半導
    体装置。
  13. 【請求項１３】 請求項１１に記載の半導体装置におい
    て、前記バンプ接続部は、前記複数の配線の各々が有す
    る前記第１ワイヤ接続部及び第２ワイヤ接続部間に配置
    されていることを特徴とする半導体装置。
  14. 【請求項１４】 請求項１１に記載の半導体装置におい
    て、前記複数の配線の各々の前記第１ワイヤ接続部及び
    第２ワイヤ接続部は、前記バンプ接続部と前記配線基板
    の辺との間に配置されていることを特徴とする半導体装
    置。
  15. 【請求項１５】 請求項１１に記載の半導体装置におい
    て、前記複数の配線の各々の前記第１ワイヤ接続部及び
    第２ワイヤ接続部は、前記バンプ接続部より内側に配置
    されていることを特徴とする半導体装置。
  16. 【請求項１６】 請求項１０に記載の半導体装置におい
    て、前記複数の配線の各々の前記第１ワイヤ接続部及び
    第２ワイヤ接続部は、前記半導体チップと前記配線基板
    の辺との間に配置され、前記第１ワイヤ接続部は、前記
    第２ワイヤ接続部より前記半導体チップに近い領域に配
    置され、前記複数のボンディングワイヤの各々の他端部
    は、前記複数の配線の各々の前記第１ワイヤ接続部に夫
    々電気的に接続されていることを特徴とする半導体装
    置。
  17. 【請求項１７】 請求項１０に記載の半導体装置におい
    て、前記複数の配線の各々の第１ワイヤ接続部は、前記
    半導体チップの下部に配置され、前記第２ワイヤ接続部
    は、前記半導体チップと前記配線基板の辺との間に配置
    され、前記複数のボンディングワイヤの各々の他端部
    は、前記複数の配線の各々の前記第２ワイヤ接続部に夫
    々電気的に接続されていることを特徴とする半導体装
    置。
  18. 【請求項１８】 互いに対向する第１主面及び第２主面
    と、信号配線及び電源配線とを有する四角形状の配線基
    板と、 前記配線基板の第１主面上に配置された半導体チップで
    あって、その主面に信号用ボンディングパッドと複数の
    電源用ボンディングパッドとを有する半導体チップと、 前記配線基板の第２主面上に配置され、かつ前記信号配
    線及び前記電源配線の夫々に電気的に接続された複数の
    外部端子とを有し、 前記信号配線及び電源配線の各々は、前記第１主面上に
    形成され、かつ互いに離間されて配置された複数のワイ
    ヤ接続部と、前記複数のワイヤ接続部間を電気的に接続
    する配線部を有し、 前記信号用ボンディングパッドは、前記信号配線の複数
    のワイヤ接続部の一つにボンディングワイヤにより電気
    的に接続され、 前記複数の電源用ボンディングパッドは、前記電源配線
    の複数のワイヤ接続部の各々に複数のボンディングワイ
    ヤにより電気的に共通接続されていることを特徴とする
    半導体装置。
  19. 【請求項１９】 請求項１８に記載の半導体装置におい
    て、前記電源配線に接続された外部端子は、一つである
    ことを特徴とする半導体装置。
  20. 【請求項２０】 請求項１９において、前記複数の外部
    端子はバンプ電極であり、前記配線基板はガラスエポキ
    シ基板であることを特徴とする半導体装置。
  21. 【請求項２１】 請求項１８に記載の半導体装置におい
    て、前記配線部は、前記第１主面上に形成され、前記複
    数のワイヤ接続部の各々の幅は、前記配線部より広いこ
    とを特徴とする半導体装置。
  22. 【請求項２２】 互いに対向する第１主面及び第２主面
    と、複数の配線とを有する四角形状の配線基板と、 その主面に複数のボンディングパッドを有し、かつ前記
    配線基板の第１主面上に配置された半導体チップと、 前記複数のボンディングパッドと前記複数の配線とを夫
    々電気的に接続する複数のボンディングワイヤと、 前記配線基板の第２主面に配置され、かつ前記複数の配
    線に夫々電気的に接続された複数の外部端子とを有し、 前記複数の配線の各々は、互いに離間されて配置された
    複数のワイヤ接続部と、前記複数の配線の各々が有する
    前記複数のワイヤ接続部間を電気的に接続する配線部を
    有し、 前記複数のワイヤ接続部の各々の幅は、前記配線部の幅
    より広く形成され、 前記複数のボンディングワイヤの各々の一端部は、前記
    複数のボンディングパッドに接続され、前記複数のボン
    ディングワイヤの各々の他端部は、前記複数の配線の各
    々が有する複数のワイヤ接続部の中の一つに接続されて
    いることを特徴とする半導体装置。
  23. 【請求項２３】 請求項２２に記載の半導体装置におい
    て、前記複数の配線の各々は、前記配線基板の周辺部か
    ら前記配線基板の中央部に向かう方向に配置されている
    ことを特徴とする半導体装置。
  24. 【請求項２４】 請求項２２に記載の半導体装置におい
    て、前記複数の外部端子は、バンプ電極であり、前記複
    数の配線の各々は、更に、バンプ接続部を有し、前記複
    数のワイヤ接続部と前記配線部及び前記バンプ接続部
    は、前記第１主面上に形成され、前記配線部は、互いに
    隣接して配置された前記バンプ接続部の間に配置されて
    いることを特徴とする半導体装置。
  25. 【請求項２５】 請求項２２に記載の半導体装置におい
    て、前記配線基板は、更に、前記第１主面から前記第２
    主面に達する複数のスルーホールを有し、前記複数の配
    線の各々は、前記スルーホール中に形成された導体層を
    介して前記複数の外部端子に夫々電気的に接続されてい
    ることを特徴とする半導体装置。
  26. 【請求項２６】 請求項２５に記載の半導体装置におい
    て、前記複数の外部端子は、バンプ電極であることを特
    徴とする半導体装置。
  27. 【請求項２７】 請求項２６に記載の半導体装置におい
    て、前記配線基板は、多層配線基板であり、前記複数の
    配線層の各々は、前記第２主面上において、前記複数の
    スルーホールと異なる位置に配置されたバンプ接続部を
    有し、前記バンプ電極は、前記バンプ接続部上に配置さ
    れていることを特徴とする半導体装置。
  28. 【請求項２８】 請求項２７に記載の半導体装置におい
    て、前記配線基板は、ガラスエポキシ基板であることを
    特徴とする半導体装置。
  29. 【請求項２９】 請求項２２に記載の半導体装置におい
    て、前記半導体チップ及び前記複数のボンディングワイ
    ヤを封止する樹脂体を更に含むことを特徴とする半導体
    装置。
  30. 【請求項３０】 互いに対向する第１主面及び第２主面
    を有する四角形状の配線基板と、 前記配線基板の第１主面上であって、前記第１主面の周
    辺に沿って複数のワイヤ接続用パッドが列状に形成され
    て成るパッド列を複数列互いに並行して配置した複数列
    パッド群と、 前記配線基板に形成され、前記複数列パッド群の各列を
    横切る方向に互いに並行して延在する複数の配線であっ
    て、夫々が前記複数列パッド群の各列の複数パッドの一
    つを電極的に共通接続して成る複数の配線と、 前記配線基板の第２主面に形成され、夫々が前記複数の
    配線と電気的接続されて成る複数の外部端子と、 前記配線基板の前記第１主面上に配置され、四角形状の
    半導体基板から成り、その主面に複数のボンディングパ
    ッドを有する半導体チップと、 前記半導体チップの前記複数のボンディングパッドを夫
    々前記複数の配線へ電気的接続するために、前記複数の
    ボンディングパッドの夫々と、前記複数の配線の各配線
    に共通接続されたワイヤ接続用パッドの一つとの間を夫
    々電気的接続する複数のボンディングワイヤとを有する
    ことを特徴とする半導体装置。
  31. 【請求項３１】 請求項３０に記載の半導体装置におい
    て、前記複数の配線は、前記複数のワイヤ接続用パッド
    が形成される第１主面に形成されて成ることを特徴とす
    る半導体装置。
  32. 【請求項３２】 請求項３１に記載の半導体装置におい
    て、前記配線基板の第１主面において夫々が前記複数の
    外部端子の夫々と前記複数の配線の各々とを電気的接続
    するように、複数のランドからなるランド列が前記複数
    列パッド群の隣接パッド列間に配置されて成ることを特
    徴とする半導体装置。
  33. 【請求項３３】 請求項３２に記載の半導体装置におい
    て、前記ランド列中の隣接するランド間に、前記複数の
    配線が配置されていることを特徴とする半導体装置。
  34. 【請求項３４】 請求項３２に記載の半導体装置におい
    て、前記配線基板の第１主面において夫々が前記複数の
    外部端子の各々と前記複数の配線の各々とを電気的接続
    するように、前記複数列パッド群の最内側列より前記第
    １主面の中心部に近い領域にも複数のランドから成る他
    のランド列が配置されて成ることを特徴とする半導体装
    置。
  35. 【請求項３５】 請求項３４に記載の半導体装置におい
    て、前記複数のランドの夫々は、前記配線基板の第１主
    面から第２主面へ貫通するスルーホールの中に形成され
    た導体を介して前記外部端子へ電気的接続されて成るこ
    とを特徴とする半導体装置。
  36. 【請求項３６】 請求項３５に記載の半導体装置におい
    て、前記四角形状の半導体チップは、前記複数列パッド
    群の最外周辺側パッド列を露出し、他の隣接するパッド
    列を覆うように、前記配線基板の第１主面上に配置され
    て成り、前記半導体チップの複数のボンディングパッド
    は、前記最外周辺側パッド列の複数のパッドへ前記複数
    のボンディングワイヤによって電気的接続されて成るこ
    とを特徴とする半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068922A (ja) * 2001-08-23 2003-03-07 Texas Instr Japan Ltd 半導体チップ搭載基板及びそれを用いた半導体装置
JP2004031562A (ja) * 2002-06-25 2004-01-29 Renesas Technology Corp 半導体装置およびその製造方法
JP2007201025A (ja) * 2006-01-24 2007-08-09 Denso Corp ボールグリッドアレイ
WO2009081685A1 (ja) * 2007-12-26 2009-07-02 Murata Manufacturing Co., Ltd. 部品実装基板およびその製造方法
JP2012084840A (ja) * 2010-09-13 2012-04-26 Renesas Electronics Corp 半導体装置及びその製造方法
JP2021044458A (ja) * 2019-09-12 2021-03-18 キヤノン株式会社 配線基板及び半導体装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
EP1423876B1 (en) * 2001-09-07 2013-07-10 Ricoh Company, Ltd. Semiconductor device and voltage regulator
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
JP4056360B2 (ja) * 2002-11-08 2008-03-05 沖電気工業株式会社 半導体装置及びその製造方法
CN100468666C (zh) * 2003-08-08 2009-03-11 陶氏康宁公司 利用液体注塑制造电子元件的方法及由其制造的电子器件
JP2005268575A (ja) * 2004-03-19 2005-09-29 Hitachi Ltd 半導体装置
JP4137929B2 (ja) * 2005-09-30 2008-08-20 シャープ株式会社 半導体装置
JP2009105139A (ja) * 2007-10-22 2009-05-14 Shinko Electric Ind Co Ltd 配線基板及びその製造方法と半導体装置
JP4973463B2 (ja) * 2007-11-16 2012-07-11 トヨタ自動車株式会社 半導体装置
JP2009295958A (ja) * 2008-05-09 2009-12-17 Panasonic Corp 半導体装置
JP4991637B2 (ja) * 2008-06-12 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI406373B (zh) * 2009-01-14 2013-08-21 Advanced Semiconductor Eng 可選擇線路之基板及覆晶接合結構
TW201041105A (en) * 2009-05-13 2010-11-16 Advanced Semiconductor Eng Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
TWI425603B (zh) * 2009-09-08 2014-02-01 Advanced Semiconductor Eng 晶片封裝體
US8786062B2 (en) * 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
KR101959923B1 (ko) * 2012-07-30 2019-03-20 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102007404B1 (ko) 2012-12-14 2019-08-05 엘지이노텍 주식회사 발광소자 패키지
US10861773B2 (en) * 2017-08-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62213261A (ja) * 1986-03-14 1987-09-19 Canon Inc 長尺素子アレイ部材
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
JP3679199B2 (ja) * 1996-07-30 2005-08-03 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
US6064111A (en) * 1996-07-31 2000-05-16 Hitachi Company, Ltd. Substrate for holding a chip of semi-conductor package, semi-conductor package, and fabrication process of semi-conductor package
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JPH11186294A (ja) * 1997-10-14 1999-07-09 Sumitomo Metal Smi Electron Devices Inc 半導体パッケージ及びその製造方法
JPH11204549A (ja) * 1998-01-13 1999-07-30 Citizen Watch Co Ltd 半導体装置の製造方法
JPH11284006A (ja) * 1998-03-31 1999-10-15 Fujitsu Ltd 半導体装置
US5903051A (en) * 1998-04-03 1999-05-11 Motorola, Inc. Electronic component and method of manufacture
JP3506211B2 (ja) * 1998-05-28 2004-03-15 シャープ株式会社 絶縁性配線基板及び樹脂封止型半導体装置
JP3310617B2 (ja) * 1998-05-29 2002-08-05 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP3844032B2 (ja) * 1998-07-14 2006-11-08 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
US6242815B1 (en) * 1999-12-07 2001-06-05 Advanced Semiconductor Engineering, Inc. Flexible substrate based ball grid array (BGA) package

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068922A (ja) * 2001-08-23 2003-03-07 Texas Instr Japan Ltd 半導体チップ搭載基板及びそれを用いた半導体装置
JP4701563B2 (ja) * 2001-08-23 2011-06-15 日本テキサス・インスツルメンツ株式会社 半導体チップ搭載基板及びそれを用いた半導体装置
JP2004031562A (ja) * 2002-06-25 2004-01-29 Renesas Technology Corp 半導体装置およびその製造方法
JP2007201025A (ja) * 2006-01-24 2007-08-09 Denso Corp ボールグリッドアレイ
JP4595823B2 (ja) * 2006-01-24 2010-12-08 株式会社デンソー ボールグリッドアレイ
WO2009081685A1 (ja) * 2007-12-26 2009-07-02 Murata Manufacturing Co., Ltd. 部品実装基板およびその製造方法
JP2012084840A (ja) * 2010-09-13 2012-04-26 Renesas Electronics Corp 半導体装置及びその製造方法
US8692383B2 (en) 2010-09-13 2014-04-08 Renesas Electronics Coporation Semiconductor device and method of manufacturing the same
US9087816B2 (en) 2010-09-13 2015-07-21 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2021044458A (ja) * 2019-09-12 2021-03-18 キヤノン株式会社 配線基板及び半導体装置
JP7362380B2 (ja) 2019-09-12 2023-10-17 キヤノン株式会社 配線基板及び半導体装置

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