JP4991637B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、配線基板上に半導体チップを搭載し、配線基板の半導体チップ搭載面（表面）とは反対側の面（裏面）に外部接続用端子を備える半導体装置およびその製造に適用して有効な技術に関するものである。
特開２００６−１９０９２８号公報（特許文献１）には、配線基板に形成されたビアホールに空孔またはディンプルが形成されることを防止するＢＧＡ（Ball Grid Array）に関する技術が記載されている。この技術では、配線基板の内部に配線基板を貫通しないビア（ブラインドビア）が形成され、このビアと直接接続するように配線基板の裏面にランド（パッド）が形成されている。つまり、配線基板の裏面に形成されたランド上にビアが配置される、いわゆるパッドオンビア（Pad on via）の構造が開示されている。このとき、配線基板の裏面に形成されているランドの端部はソルダレジストで覆われ、ランドの中央部にソルダレジストを開口する開口部が形成されている。つまり、特許文献１に記載されているランドは、ランドの径よりもソルダレジストに形成されている開口部の径が小さく、この開口部が平面的にランドに内包されるように形成されている、いわゆるＳＭＤ（Solder Mask Defined）の構造をしている。このＳＭＤの構造をしたランドに半田ボールが搭載されてＢＧＡが形成される。
特開２００２−３６８１５４号公報（特許文献２）には、配線基板を貫通するビアが形成され、このビアと直接接続するように配線基板の裏面にランド（パッド）が形成されている。つまり、特許文献２においても、いわゆるパッドオンビアの構造が開示されている。このとき、特許文献２で対象としているパッケージはＬＧＡ（Land Grid Array）であり、かつ、配線基板の裏面にはソルダレジストを塗布しないように構成されている。
特開２００６−１９０９２８号公報 特開２００２−３６８１５４号公報
近年、半導体チップのパッケージ形態には、例えば、ＢＧＡ（Ball Grid Array）と呼ばれる形態がある。ＢＧＡは、まず、配線基板の表面に半導体チップを搭載し、この半導体チップに形成されているボンディングパッドと、配線基板の表面に形成される電極とをワイヤで接続している。そして、配線基板の表面に形成されている電極は、配線基板を貫通するビアと電気的に接続される。配線基板を貫通するビアは、配線基板の裏面に形成されているランドと接続される。このランド上には半田ボールが搭載され、外部接続端子を構成している。
このように構成されたＢＧＡでは、配線基板の裏面にランドをマトリックス状に配置している。このため、リードフレームの四方向からのみリード（外部接続端子）を取り出すＱＦＰ（Quad Flat Package）に比べて、より小さな面積の配線基板で多くの外部接続端子を配置することができる。したがって、ＢＧＡではＱＦＰよりも、半導体チップの高集積化および高機能化に伴う外部接続端子の増加に対して、小型化に向いているという利点を有する。
上述したＢＧＡにおいて、配線基板の裏面に形成されるランドの構成について説明する。通常、ＢＧＡでは、配線基板を貫通するビアには配線基板の裏面に形成された配線の一端が接続し、この配線の他端にランドが接続されるように構成されている。このとき、ランドを覆うように配線基板の裏面にはソルダレジストが塗布されており、このソルダレジストにランドを露出する開口部が形成されている。この開口部の径とランドの径との関係により、ＳＭＤ（Solder Mask Defined）とＮＳＭＤ（Non Solder Mask Defined）に区別される。
ＳＭＤとは、ランドの径よりも開口部の径が小さく、かつ、ランドに開口部が平面的に内包される構造をいい、ＮＳＭＤとは、ランドの径よりも開口部の径が大きく、かつ、開口部にランドが平面的に内包される構造をいう。つまり、ＳＭＤにおいて、ランドの端部はソルダレジストで覆われており、ランドの面積よりも小さな面積の開口部がランドの中央部に形成されている。これに対し、ＮＳＭＤでは、ランド全体が開口部から露出している。ＢＧＡでは、ランドの構造をＳＭＤやＮＳＭＤにする形態が存在するが、ランドと半田ボールとの密着性を向上する観点からは、ＳＭＤよりもＮＳＭＤの方が優れている。この理由について説明する。ＳＭＤの場合は、開口部がランドに内包されているため、開口部から露出するランドの領域はランドの上面だけである。これに対し、ＮＳＭＤの場合は、ランド全体が開口部から露出しているので、開口部からランドの上面だけでなく側面も露出することになる。つまり、ランドは、例えば、金属膜から形成されるが、ＳＭＤの場合は金属膜の表面だけが露出するのに対し、ＮＳＭＤの場合は金属膜の表面だけでなく、金属膜の膜厚方向の側面も露出することになる。したがって、ＮＳＭＤの方がＳＭＤよりも露出する面積が大きく、ランド上に搭載される半田ボールとの接着面積が大きくなるのである。このことから、ＮＳＭＤはＳＭＤに比べて半田ボールとの密着性を向上することができる。すなわち、ランドと半田ボールとの接着強度を向上することを考慮すると、ＳＭＤよりもＮＳＭＤを使用することが望ましいといえる。
ところが、ＮＳＭＤでは、以下に示すような問題点がある。ＮＳＭＤでは、ランドの径よりも開口部の径が大きくなる結果、開口部からは、ランドだけでなくランドと接続する配線の一部も露出することになる。この場合、例えば、ソルダレジストを開口して形成される開口部がランドに対してずれて形成されると、開口部から露出される配線の面積が変化する。つまり、開口部がランドを内包できる程度の小さなずれであっても、開口部から露出する配線の面積が変化するのである。このとき、開口部から露出するランドと配線とを合わせた露出面積が開口部ごとに相違することになる。すると、半田ボールと接触する（濡れる）露出面積が開口部ごとに変わることになる。この結果、開口部ごとに半田ボールの高さが異なることになり、配線基板の裏面に搭載される複数の半田ボールにおいて、高さばらつきが大きくなる。半田ボールの高さばらつきが大きくなると、配線基板をマザーボードに実装する際に実装不良が発生するおそれがある。
このため、現状では、配線基板とマザーボードの実装信頼性を確保する観点から、ＮＳＭＤではなくＳＭＤのランドが使用されている。しかし、ＳＭＤでは、ランドと半田ボールとの接着強度が弱くなることから、ＢＧＡをマザーボードへ実装した場合の接続寿命が低下することは避けられない。つまり、ＮＳＭＤの方がＳＭＤよりもランドと半田ボールとの接着強度を強くできるので、ＮＳＭＤの方がＳＭＤよりもＢＧＡとマザーボードとの接続寿命を長くすることができるのである。したがって、ＮＳＭＤの問題点である半田ボールの高さばらつきを抑制することができれば、ＮＳＭＤを使用する利点が得られることになる。
本発明の目的は、半導体装置の特性を向上させることにあり、特に、ランドの構造としてＮＳＭＤを使用する場合に、半田ボールの高さばらつきを抑制することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、（ａ）配線基板と、（ｂ）前記配線基板の第１面上に搭載された半導体チップと、（ｃ）前記配線基板に形成された複数の電極と前記半導体チップに形成されている複数のボンディングパッドとをそれぞれ接続する複数のワイヤとを備える。ここで、前記配線基板は、（ａ１）前記配線基板の前記第１面に形成された前記複数の電極と、（ａ２）前記配線基板の前記第１面に形成され、前記複数の電極と平面的に重ならないように設けられた複数の第１ランドと、（ａ３）前記配線基板の前記第１面に形成され、前記複数の電極と前記複数の第１ランドとをそれぞれ電気的に接続する複数の第１配線とを有する。さらに、前記配線基板は、（ａ４）前記複数の第１ランドのそれぞれに平面的に内包されるように形成され、かつ、前記配線基板を貫通する複数のビアと、（ａ５）前記配線基板の前記第１面とは反対側の面である第２面に形成され、前記複数のビアのそれぞれを平面的に内包するように形成され、かつ、前記複数のビアのそれぞれと電気的に接続する複数の第２ランドとを有する。そして、前記配線基板は、（ａ６）前記配線基板の前記第２面に形成された保護膜であって、前記複数の第２ランドのそれぞれの面積よりも大きく、かつ、前記複数の第２ランドのそれぞれを内包する複数の第１開口部を有する前記保護膜と、（ａ７）前記保護膜に形成された前記複数の第１開口部のそれぞれに設けられ、前記複数の第２ランドのそれぞれと電気的に接続する複数の第１突起電極とを有することを特徴とするものである。
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）配線基板の第１面に半導体チップを搭載する工程と、（ｂ）前記配線基板に形成されている複数の電極と、前記半導体チップに形成されている複数のボンディングパッドとをそれぞれ複数のワイヤで接続する工程とを備える。さらに、（ｃ）前記配線基板の前記第１面に搭載されている前記半導体チップを樹脂で封止する工程と、（ｄ）前記配線基板の前記第１面とは反対側の第２面にマスクを介して半田ペーストを塗布することにより、複数の第１突起電極を形成する工程とを備える。ここで、前記（ａ）工程前に準備されている前記配線基板には、前記配線基板の前記第１面に形成された前記複数の電極と、前記配線基板の前記第１面に形成され、前記複数の電極と平面的に重ならないように設けられた複数の第１ランドと、前記配線基板の前記第１面に形成され、前記複数の電極と前記複数の第１ランドとをそれぞれ電気的に接続する複数の第１配線が形成されている。さらに、前記配線基板には、前記複数の第１ランドのそれぞれに平面的に内包されるように形成され、かつ、前記配線基板を貫通する複数のビアと、前記配線基板の前記第１面とは反対側の面である前記第２面に形成され、前記複数のビアのそれぞれを平面的に内包するように形成され、かつ、前記複数のビアのそれぞれと電気的に接続する複数の第２ランドが形成されている。そして、前記配線基板には、前記配線基板の前記第２面に形成された保護膜であって、前記複数の第２ランドのそれぞれの面積よりも大きく、かつ、前記複数の第２ランドのそれぞれを内包する複数の第１開口部を有する前記保護膜が形成されている。このとき、前記（ｄ）工程は、前記保護膜に形成された前記第１開口部を介して前記複数の第２ランドのそれぞれと接続するように前記複数の第１突起電極を形成することを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ランドの構造としてＮＳＭＤを使用する場合に、半田ボールの高さばらつきを抑制することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。
アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit）から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部２ともアクセスできるようになっており、ベースバンド部で処理されるデータの記憶にも使用できるようになっている。
ベースバンド部４は、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。
ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。
アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器（ＲＦモジュール）６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。
次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。
上述したように、携帯電話機１から送信信号を送信する際、ＲＦＩＣ５では、ベースバンド信号を変調して無線周波数の信号を生成し、かつ、携帯電話機１から受信信号を受信する際、ＲＦＩＣ５では、無線周波数の信号を復調してベースバンド信号を生成する機能を有している。次に、このような機能を有するＲＦＩＣ５の構成について説明する。
図２は、ＲＦＩＣ５の機能を説明するブロック図である。本実施の形態１における携帯電話機は、例えば、トリプルバンドの信号処理を行なうものであり、例えば、９００ＭＨｚ帯のＧＳＭ通信方式と、１８００ＭＨｚ帯のＤＣＳ１８００通信方式と、１９００ＭＨｚ帯のＰＣＳ１９００通信方式の信号処理を行なうことができる。このようなトリプルバンドの信号処理を行なうＲＦＩＣ５が図２に示されている。
図２に示すＲＦＩＣ５には、受信回路と送信回路が形成されている。まず、受信回路の構成について説明する。ＲＦＩＣ５の受信回路は、アンテナ９、アンテナスイッチ８およびアンテナスイッチ８に並列に接続される３個のＳＡＷフィルタ７を介して配置されている。具体的に、ＲＦＩＣ５の受信回路は、ＳＡＷフィルタ７のそれぞれに接続される３つの低雑音増幅器（ＬＮＡ（Low Noise Amplifier）１０）と、この３つのＬＮＡ１０に接続され、かつ、並列に接続される２つの可変増幅器１１を有している。そして、この２つの可変増幅器１１には、それぞれ、ミキサ１２、ローパスフィルタ１３、ＰＧＡ（Programmable Gain Amplifier）１４、ローパスフィルタ１５、ＰＧＡ１６、ローパスフィルタ１７、ＰＧＡ１８、ローパスフィルタ１９および復調器２０が接続される。ＰＧＡ１４、ＰＧＡ１６およびＰＧＡ１８は、ＡＤＣ／ＤＡＣ＆ＤＣオフセット用制御論理回路部２１によって制御される。さらに、２つのミキサ１２は９０度移相器（９０度位相変換器）２２で位相を制御されるようになっている。
９０度移相器２２および２つのミキサ１２によって構成されるＩ／Ｑ変調器は、各バンド帯域に対応するために、３つのＬＮＡ１０に対応してそれぞれ設けられるが、図２では、簡略化のため１つにまとめて図示している。
ＲＦＩＣ５には、信号処理ＩＣとして、ＲＦシンセサイザ２３およびＩＦ（Intermediate Frequency）シンセサイザ２４からなるシンセサイザが設けられている。ＲＦシンセサイザ２３は、バッファ２５を介してＲＦＶＣＯ（無線波電圧制御発振器）２６に接続され、ＲＦＶＣＯ２６がＲＦローカル信号を出力するように制御する。バッファ２５には、直列に２つのローカル信号用の分周器２７および分周器２８が接続され、それぞれの出力端にはスイッチ２９とスイッチ３０が接続されている。ＲＦＶＣＯ２６から出力されたＲＦローカル信号は、スイッチ２９の切り替えによって９０度移相器２２に入力する。このＲＦローカル信号によって、９０度移相器２２は、ミキサ１２を制御するようになっている。
ＩＦシンセサイザ２４は、分周器３１を介してＩＦＶＣＯ（中間波電圧制御発振器）３２に接続され、ＩＦＶＣＯ３２がＩＦローカル信号を出力するように制御する。そして、ＲＦシンセサイザ２３およびＩＦシンセサイザ２４によってＶＣＸＯ（電圧制御水晶発振器）３３を制御することにより、ＶＣＸＯ３３から基準信号を出力してベースバンド部４に出力するように構成されている。
ＲＦＩＣ５の受信回路では、ＳＡＷフィルタ７を通過した無線周波数の信号をＬＮＡ１０および可変増幅器１１で増幅した後、ミキサ１２によって中間周波数の信号に変換される。このミキサ１２は、ＲＦシンセサイザ２３で制御されるＲＦＶＣＯ２６からのＲＦローカル信号に基づいて９０度移相器２２により制御される。続いて、ミキサ１２で変換された中間周波数の信号は、ＰＧＡ１４、１６、１８で増幅される。このとき、ＰＧＡ１４、１６、１８は、ＡＤＣ／ＤＡＣ＆オフセット用制御論理回路部２１により制御されている。そして、増幅された中間周波数の信号は、復調器２０でベースバンド信号（Ｉ、Ｑ信号）に変換されてベースバンド部４に出力される。このようにして、ＲＦＩＣ５の受信回路が動作する。
次に、送信回路の構成について説明する。ＲＦＩＣ５の送信回路は、ベースバンド部４から出力されるＩ、Ｑ信号を入力信号とする２つのミキサ３４と、この２つのミキサ３４の位相を制御する９０度移相器３５とを有する。さらに、送信回路は、２つのミキサ３４の出力信号を加算する加算器３６と、加算器３６の出力信号をいずれも入力信号とするミキサ３７およびＤＰＤ（デジタルフェイズディテクタ）３８を有する。そして、ミキサ３７およびＤＰＤ３８の出力信号をともに入力するループフィルタ３９と、ループフィルタ３９の出力信号をともに入力信号とする２つのＴＸＶＣＯ（送信波電圧制御発振器）４０とを有している。
ミキサ３４、９０度移相器３５および加算器３６によって直交変調器を構成している。９０度移相器３５は、分周器４１を介して分周器３１に接続され、ＩＦＶＣＯ３２から出力されるＩＦローカル信号により制御されるように構成されている。
２つのＴＸＶＣＯ４０から出力される出力信号は、カプラ４２によって電流値を検出される。このカプラ４２によって検出された検出信号は、増幅器４３を介してミキサ４４に入力する。このミキサ４４は、スイッチ３０を介してＲＦＶＣＯ２６から出力されるＲＦローカル信号によって制御される。ミキサ４４からの出力信号は、加算器３６の出力信号とともにミキサ３７およびＤＰＤ３８に入力する。このミキサ３７とＤＰＤ３８により、オフセットＰＬＬ（Phase-Locked Loop）回路が構成されている。
ＲＦＩＣ５の送信回路では、ベースバンド部４から出力されたＩ、Ｑ信号（ベースバンド信号）を直交変調器で変調する。その後、オフセットＰＬＬ回路およびＴＸＶＣＯ４０を経て無線周波数の信号に変換される。この無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９から送信される。このようにして、ＲＦＩＣ５の送信回路が動作する。なお、図２では、ＴＸＶＣＯ４０が２つ記載されているが、２つのＴＸＶＣＯ４０のうち一方のＴＸＶＣＯ４０は、ＧＳＭ通信方式のものであり、出力信号の周波数は、例えば、８８０〜９１５ＭＨｚである。一方、他のＴＸＶＣＯ４０は、ＤＣＳ通信方式およびＰＣＳ通信方式のものであり、出力信号の周波数は、１７１０〜１７８５ＭＨｚまたは１８５０ＭＨｚ〜１９１０ＭＨｚである。したがって、本実施の形態１では、ＲＦＩＣ５からの出力信号を増幅する電力増幅器６は、高周波用増幅器と低周波用増幅器を内蔵している。すなわち、電力増幅器６は、低周波増幅器で８８０〜９１５ＭＨｚの信号を増幅し、高周波増幅器で１７１０〜１７８５ＭＨｚまたは１８５０ＭＨｚ〜１９１０ＭＨｚの信号を増幅するように構成されている。
以上のようにＲＦＩＣ５は、送受信信号を変調および復調する機能を有しており、この機能を実現する変復調回路などは半導体チップに形成されている。以下では、ＲＦＩＣ５の機能を実現する集積回路を形成した半導体チップのレイアウトについて説明する。
図３は、ＲＦＩＣ５を形成した半導体チップＣＨＰのレイアウト構成を示す図である。図３に示すように、半導体チップＣＨＰは矩形形状をしており、４辺に沿ってパッド４５が配置されている。そして、パッド４５が形成されている領域の内側領域にＲＦＩＣ５の機能を実現する集積回路が形成されている。具体的には、例えば、半導体チップＣＨＰの中央部にＡＤＣ／ＤＡＣ＆オフセット用制御論理回路部２１が形成されており、この領域の左側にミキサ１２およびミキサ３７と、３つのＬＮＡ１０が並んで形成されている。ＡＤＣ／ＤＡＣ＆オフセット用制御論理回路部２１が形成されている領域の上側領域には、ＲＦＶＣＯ２６が形成され、ＡＤＣ／ＤＡＣ＆オフセット用制御論理回路部２１が形成されている領域の右側には上から下にかけてＲＦシンセサイザ２３、ＶＣＸＯ３３、ＩＦシンセサイザ２４およびＩＦＶＣＯ３２が形成されている。さらに、ＡＤＣ／ＤＡＣ＆オフセット用制御論理回路部２１が形成されている領域の下側には、オフセットＰＬＬ（回路）とＴＸＶＣＯ４０が形成されている。このようにして、半導体チップＣＨＰにＲＦＩＣ５の機能を実現する集積回路が形成されている。
半導体チップＣＨＰには、ＲＦＩＣ５の機能を実現する集積回路が形成されているが、次に、この集積回路を構成する素子について説明する。図４は、半導体チップＣＨＰの模式的な断面を示す断面図である。図４に示すように、例えば、ｐ型不純物を導入した半導体基板５０上に埋め込み絶縁膜５１が形成され、この埋め込み絶縁膜５１上にシリコン層５２が形成されている。そして、このシリコン層５２に各素子が形成されている。つまり、本実施の形態１では、半導体基板５０と埋め込み絶縁膜５１とシリコン層５２とからなるＳＯＩ（Silicon On Insulator）基板上に素子が形成されている。ＳＯＩ基板に形成されている素子は、例えば、図４の左側から右側にわたって、ＮＰＮバイポーラトランジスタＱ１、ＰＮＰバイポーラトランジスタＱ２、ｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ３、ｎチャネル型ＭＩＳＦＥＴＱ４、容量素子Ｃおよび抵抗素子Ｒが形成されている。それぞれの素子は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）からなる素子分離領域５３によって分離されており、さらに、素子分離領域５３から埋め込み絶縁膜５１に達するトレンチ５４が形成されている。トレンチ５４には絶縁膜が埋め込まれており、これによって、各素子形成領域は互いに電気的に分離されていることになる。
以下に、それぞれの素子の構成について説明する。まず、ＮＰＮバイポーラトランジスタＱ１の構成について説明する。図４に示すように、ＮＰＮバイポーラトランジスタＱ１の形成領域では、埋め込み絶縁膜５１上に形成されたシリコン層５２にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体領域５５ａが形成されており、このｎ型半導体領域５５ａ上にｎ＋型半導体領域５５ｂが形成されている。ｎ＋型半導体領域５５ｂは、ｎ型半導体領域５５ａよりも高濃度にｎ型不純物が導入されている。続いて、ｎ＋型半導体領域５５ｂ上にｎ型半導体領域５５ｃが形成されている。そして、このｎ型半導体領域５５ｃの表面の一部からｎ＋型半導体領域５５ｂに達するようにｎ＋型半導体領域５５ｄが形成されている。このとき、ｎ＋型半導体領域５５ｂがＮＰＮバイポーラトランジスタＱ１のコレクタ領域となり、ｎ＋型半導体領域５５ｄがコレクタ引き出し領域となる。さらに、ｎ型半導体領域５５ｃの一部上には、ｐ型半導体領域５５ｅが形成されており、このｐ型半導体領域５５ｅの表面にｎ＋型半導体領域５５ｆが形成されている。ｐ型半導体領域５５ｅはＮＰＮバイポーラトランジスタＱ１のベース領域となり、ｎ＋型半導体領域５５ｆはＮＰＮバイポーラトランジスタＱ１のエミッタ領域となる。このようにして、シリコン層５２にＮＰＮバイポーラトランジスタＱ１が形成されている。シリコン層５２上には、窒化シリコン膜６６と酸化シリコン膜６７の積層膜からなる層間絶縁膜が形成されており、この層間絶縁膜を貫通するようにプラグＰＬＧが形成されている。プラグＰＬＧには、コレクタ引き出し領域となるｎ＋型半導体領域５５ｄと電気的に接続されるものや、ベース領域となるｐ型半導体領域５５ｅと電気的に接続されるものがある。さらに、エミッタ領域となるｎ＋型半導体領域５５ｆと電気的に接続されるプラグＰＬＧも存在する。層間絶縁膜上には配線６８が形成されており、配線６８はプラグＰＬＧと電気的に接続されている。これにより、ＮＰＮバイポーラトランジスタＱ１のコレクタ領域、ベース領域およびエミッタ領域は、配線６８によりその他の素子と電気的に接続できるようになる。
続いて、ＰＮＰバイポーラトランジスタＱ２の構成について説明する。図４に示すように、ＰＮＰバイポーラトランジスタＱ２の形成領域では、埋め込み絶縁膜５１上に形成されたシリコン層５２にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体領域５６ａが形成されており、このｎ型半導体領域５６ａ上にｐ＋型半導体領域５６ｂが形成されている。ｐ＋型半導体領域５６ｂには、ボロン（Ｂ）などのｐ型不純物が高濃度に導入されている。続いて、ｐ＋型半導体領域５６ｂ上にｐ型半導体領域５６ｃが形成されている。このｐ型半導体領域５６ｃには、ｐ＋型半導体領域５６ｂよりもｐ型不純物の濃度が小さくなっている。そして、このｐ型半導体領域５６ｃの表面の一部からｐ＋型半導体領域５６ｂに達するようにｐ＋型半導体領域５６ｄが形成されている。このとき、ｐ＋型半導体領域５６ｂがＰＮＰバイポーラトランジスタＱ２のコレクタ領域となり、ｐ＋型半導体領域５６ｄがコレクタ引き出し領域となる。さらに、ｐ型半導体領域５６ｃの一部上には、ｎ型半導体領域５６ｅが形成されており、このｎ型半導体領域５６ｅの表面にｐ型半導体領域５６ｆが形成されている。ｎ型半導体領域５６ｅはＰＮＰバイポーラトランジスタＱ２のベース領域となり、ｐ型半導体領域５６ｆはＰＮＰバイポーラトランジスタＱ２のエミッタ領域となる。このようにして、シリコン層５２にＰＮＰバイポーラトランジスタＱ２が形成されている。シリコン層５２上には、窒化シリコン膜６６と酸化シリコン膜６７の積層膜からなる層間絶縁膜が形成されており、この層間絶縁膜を貫通するようにプラグＰＬＧが形成されている。プラグＰＬＧには、コレクタ引き出し領域となるｐ＋型半導体領域５６ｄと電気的に接続されるものや、ベース領域となるｎ型半導体領域５６ｅと電気的に接続されるものがある。さらに、エミッタ領域となるｐ型半導体領域５５ｆと電気的に接続されるプラグＰＬＧも存在する。層間絶縁膜上には配線６８が形成されており、配線６８はプラグＰＬＧと電気的に接続されている。これにより、ＰＮＰバイポーラトランジスタＱ２のコレクタ領域、ベース領域およびエミッタ領域は、配線６８によりその他の素子と電気的に接続できるようになる。
次に、ｐチャネル型ＭＩＳＦＥＴＱ３の構成について説明する。図４に示すように、ｐチャネル型ＭＩＳＦＥＴＱ３の形成領域では、埋め込み絶縁膜５１上に形成されたシリコン層５２にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体領域５７ａが形成されており、このｎ型半導体領域５７ａ上にｎ＋型半導体領域５７ｂが形成されている。このｎ＋型半導体領域５７ｂには、ｎ型半導体領域５７ａよりも高濃度にｎ型不純物が導入されている。そして、ｎ＋型半導体領域５７ｂ上にｎ型半導体領域５７ｃが形成されており、このｎ型半導体領域５７ｃ上にｎ型半導体領域５７ｄが形成されている。このｎ型半導体領域５７ｄは、例えば、ｐチャネル型ＭＩＳＦＥＴＱ３のウェル領域となる。そして、ｎ型半導体領域５７ｄの表面に一定距離だけ離間した一対のｐ型半導体領域５７ｅが形成されている。この一対のｐ型半導体領域５７ｅは、ｐチャネル型ＭＩＳＦＥＴＱ３のソース領域とドレイン領域となり、ソース領域とドレイン領域の間にチャネル領域が形成される。このチャネル領域上には、例えば、酸化シリコン膜からなるゲート絶縁膜５８が形成されており、ゲート絶縁膜５８上に、例えば、ポリシリコン膜からなるゲート電極５９が形成されている。このようにして、シリコン層５２にｐチャネル型ＭＩＳＦＥＴＱ３が形成されている。シリコン層５２上には、窒化シリコン膜６６と酸化シリコン膜６７の積層膜からなる層間絶縁膜が形成されており、この層間絶縁膜を貫通するようにプラグＰＬＧが形成されている。プラグＰＬＧには、ドレイン領域となるｐ型半導体領域５７ｅと電気的に接続されるものや、ソース領域となるｐ型半導体領域５７ｅと電気的に接続されるものがある。層間絶縁膜上には配線６８が形成されており、配線６８はプラグＰＬＧと電気的に接続されている。これにより、ｐチャネル型ＭＩＳＦＥＴＱ３のソース領域およびドレイン領域は、配線６８によりその他の素子と電気的に接続できるようになる。
続いて、ｎチャネル型ＭＩＳＦＥＴＱ４の構成について説明する。図４に示すように、ｎチャネル型ＭＩＳＦＥＴＱ４の形成領域では、埋め込み絶縁膜５１上に形成されたシリコン層５２にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体領域６０ａが形成されており、このｎ型半導体領域６０ａ上にｐ型半導体領域６０ｂが形成されている。ｐ型半導体領域６０ｂには、ボロン（Ｂ）などのｐ型不純物が導入されており、ｎチャネル型ＭＩＳＦＥＴＱ４のウェル領域となっている。そして、ｐ型半導体領域６０ｂの表面に一定距離だけ離間した一対のｎ型半導体領域６０ｃが形成されている。この一対のｎ型半導体領域６０ｃは、ｎチャネル型ＭＩＳＦＥＴＱ４のソース領域とドレイン領域となり、ソース領域とドレイン領域の間にチャネル領域が形成される。このチャネル領域上には、例えば、酸化シリコン膜からなるゲート絶縁膜５８が形成されており、ゲート絶縁膜５８上に、例えば、ポリシリコン膜からなるゲート電極５９が形成されている。このようにして、シリコン層５２にｎチャネル型ＭＩＳＦＥＴＱ４が形成されている。シリコン層５２上には、窒化シリコン膜６６と酸化シリコン膜６７の積層膜からなる層間絶縁膜が形成されており、この層間絶縁膜を貫通するようにプラグＰＬＧが形成されている。プラグＰＬＧには、ドレイン領域となるｎ型半導体領域６０ｃと電気的に接続されるものや、ソース領域となるｎ型半導体領域６０ｃと電気的に接続されるものがある。層間絶縁膜上には配線６８が形成されており、配線６８はプラグＰＬＧと電気的に接続されている。これにより、ｎチャネル型ＭＩＳＦＥＴＱ４のソース領域およびドレイン領域は、配線６８によりその他の素子と電気的に接続できるようになる。
次に、容量素子Ｃの構成について説明する。図４に示すように、容量素子Ｃの形成領域では、埋め込み絶縁膜５１上に形成されたシリコン層５２にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体領域６１ａが形成されており、このｎ型半導体領域６１ａ上にｎ型半導体領域６１ｂが形成されている。さらに、ｎ型半導体領域６１ｂ上にｎ型半導体領域６１ｃが形成されている。このｎ型半導体領域６１ｃが容量素子Ｃの下部電極として機能する。下部電極となるｎ型半導体領域６１ｃ上には、例えば、酸化シリコン膜からなる容量絶縁膜６２が形成されており、容量絶縁膜６２上に、例えば、ポリシリコン膜からなる上部電極６３が形成されている。このようにして、上部電極と容量絶縁膜
と下部電極から構成される容量素子Ｃが形成されている。シリコン層５２上には、窒化シリコン膜６６と酸化シリコン膜６７の積層膜からなる層間絶縁膜が形成されており、この層間絶縁膜を貫通するようにプラグＰＬＧが形成されている。プラグＰＬＧには、下部電極となるｎ型半導体領域６１ｃと電気的に接続されるものや、上部電極６３と電気的に接続されるもの（図示せず）がある。層間絶縁膜上には配線６８が形成されており、配線６８はプラグＰＬＧと電気的に接続されている。これにより、容量素子Ｃの上部電極６３および下部電極（ｎ型半導体領域６１ｃ）は、配線６８によりその他の素子と電気的に接続できるようになる。
さらに、抵抗素子Ｒの構成について説明する。図４に示すように、抵抗素子Ｒの形成領域では、埋め込み絶縁膜５１上に形成されたシリコン層５２にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体領域６４ａが形成されており、このｎ型半導体領域６４ａ上に素子分離領域５３が形成されている。素子分離領域５３上には、ポリシリコン膜６５が形成されている。このポリシリコン膜６５が抵抗素子Ｒとなる。シリコン層５２上には、窒化シリコン膜６６と酸化シリコン膜６７の積層膜からなる層間絶縁膜が形成されており、この層間絶縁膜を貫通するようにプラグＰＬＧが形成されている。プラグＰＬＧには、抵抗素子Ｒとなるポリシリコン膜６５と電気的に接続されるものがある。層間絶縁膜上には配線６８が形成されており、配線６８はプラグＰＬＧと電気的に接続されている。これにより、抵抗素子Ｒを構成するポリシリコン膜６５は、配線６８によりその他の素子と電気的に接続できるようになる。
以上のように図４（断面図）を用いて、半導体チップＣＨＰに形成されている代表的な素子について説明しているが、実際には、これらの素子を組み合わせて集積回路が形成されている。つまり、図４に示す代表的な素子を組み合わせることにより、ＲＦＩＣ５の各機能を実現する集積回路が半導体チップＣＨＰに形成されていることになる。
本実施の形態１における半導体装置の一例であるＲＦＩＣ５は、送受信信号を変調および復調する機能を有しており、この機能を実現する変復調回路などは半導体チップＣＨＰに形成されている。そして、この半導体チップＣＨＰをパッケージングすることによりＲＦＩＣ５が製品として完成することになる。ＲＦＩＣ５のパッケージングは、例えば、ＢＧＡ（ball grid Array）やハーフボールＬＧＡ（land grid Array）になっている。ＢＧＡやハーフボールＬＧＡとはＩＣパッケージの一種で、パッケージからの外部接続用電極を半田などの金属を球状にして、配線基板の裏面（チップ搭載面とは反対側の面）に格子状に配置した形態をいい、表面実装型のパッケージの一種である。以下に、ＲＦＩＣ５の実装構成について説明する。
図５は、本実施の形態１における半導体装置のパッケージを示した図である。図５に示すように、本実施の形態１における半導体装置は、矩形形状をした配線基板１Ｓ上に半導体チップＣＨＰが搭載されている。半導体チップＣＨＰは、矩形形状をしており、上述したＲＦＩＣの機能を実現する集積回路が形成されている。配線基板の４辺に沿って矩形形状をしている電極Ｅが形成されており、この電極Ｅは、半導体チップＣＨＰの４辺に沿って形成されているパッドＰＤとワイヤＷで電気的に接続されている。このように半導体チップＣＨＰと配線基板１Ｓとは電気的に接続されている。
続いて、図６は配線基板１Ｓの裏面を示す図である。すなわち、図６は、半導体チップＣＨＰが搭載されている配線基板の表面（チップ搭載面）とは反対側の裏面を示す図である。図６に示すように、配線基板１Ｓの裏面には、複数の外部接続端子ＢＬが形成されており、この外部接続端子ＢＬは配線基板１Ｓの裏面に格子状に配置されている。図６に示す外部接続端子ＢＬは、図５に示す配線基板１Ｓの表面に形成された電極Ｅと電気的に接続されている。したがって、半導体チップＣＨＰに形成された集積回路への入出力信号は、半導体チップＣＨＰの表面に形成されているパッドＰＤからワイヤＷを介して配線基板１Ｓの表面に形成されている電極Ｅと伝わる。そして、配線基板１Ｓの表面に形成された電極Ｅへと伝達された入出力信号は、電極Ｅと、例えば、配線基板１Ｓを貫通するビアを介して配線基板１Ｓの裏面に形成されている外部接続端子ＢＬへと伝わるようになっている。すなわち、半導体チップＣＨＰへの入出力信号は、配線基板１Ｓに形成されている外部接続端子ＢＬを介して外部に伝わるように構成されている。
本実施の形態１では、配線基板１Ｓの裏面に外部接続端子ＢＬが形成されているが、この外部接続端子ＢＬの状態によって複数の異なるパッケージ形態が実現される。図７は、図５および図６で示される半導体装置のパッケージ形態の一例を断面で説明する図である。図７に示すように、配線基板１Ｓの表面（上面）には、半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰと配線基板１ＳとはワイヤＷで接続されている。そして、配線基板１Ｓのチップ搭載面（表面）は、樹脂Ｍで封止されている。一方、配線基板１Ｓの裏面（チップ搭載面とは反対側の面）には、外部接続端子ＢＬが形成されている。図７に示すパッケージ形態では、外部接続端子ＢＬを半田ボールＢａから形成している。この図７に示すパッケージ形態をＢＧＡ（Ball Grid Array）と呼び、ＢＧＡの特徴は、半田ボールＢａの高さが０．１ｍｍよりも高くなるように形成されている点である。
これに対し、図８も、図５および図６で示される半導体装置のパッケージ形態の一例を断面で説明する図である。図８に示す半導体装置のパッケージでも、配線基板１Ｓの表面（上面）には、半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰと配線基板１ＳとはワイヤＷで接続されている。そして、配線基板１Ｓのチップ搭載面（表面）は、樹脂Ｍで封止されている。一方、配線基板１Ｓの裏面（チップ搭載面とは反対側の面）には、外部接続端子ＢＬが形成されている。図８に示すパッケージ形態では、外部接続端子ＢＬを半田よりなるハーフボールＨＢａから形成している。この図８に示すパッケージ形態をハーフボールＬＧＡ（Land Grid Array）と呼び、ハーフボールＬＧＡの特徴は、ハーフボールＨＢａの高さが０．１ｍｍ以下になるように形成されている点である。
このように、外部接続端子ＢＬの構成によって、半導体装置のパッケージ形態がＢＧＡとハーフボールＬＧＡに分けることができる。以下に説明する本実施の形態１では、ハーフボールＬＧＡを例に挙げて説明することにする。
図９は、本発明者が検討したハーフボールＬＧＡにおける配線基板１Ｓの構成を示す図である。図９は、配線基板１Ｓのチップ搭載面（表面）の構成と配線基板１Ｓのチップ搭載面とは反対側の面（裏面）の構成とを重ね合わせて図示している。つまり、図９において、配線基板１Ｓの４辺に沿って配置されている電極Ｅと、電極Ｅの内側領域に格子状に配置されているランドＬＮＤ１が配線基板１Ｓの表面に形成されている構成要素である。ここで、配線基板１Ｓの表面に形成されている電極ＥとランドＬＮＤ１とは、配線で接続されているが、図９では煩雑となるため、電極ＥとランドＬＮＤ１とを接続する配線の図示を省略している。
これに対し、図９において、配線Ｌ２および格子状に配置されているランドＬＮＤ３は、配線基板１Ｓの裏面に形成されている構成要素である。そして、配線基板１Ｓの表面と配線基板１Ｓの裏面とを貫通するビアＶが図示されている。以上の構成要素により、配線基板１Ｓの表面に形成されたランドＬＮＤ１は、ランドＬＮＤ１の直下に形成されているビアＶに接続されていることがわかる。そして、配線基板１Ｓの裏面に達したビアＶは、配線基板１Ｓの裏面に形成されている配線Ｌ２と接続されており、この配線Ｌ２は、配線基板１Ｓの裏面に形成されているランドＬＮＤ３と接続されている。配線基板１Ｓの裏面に形成されているランドＬＮＤ３には、半田よりなるハーフボールが搭載されるが、図９ではハーフボールの図示を省略している。
ここで、強調したいことは、本発明者が検討した技術において、ビアＶと、配線基板１Ｓの裏面に形成されているランドＬＮＤ３との位置関係についてである。すなわち、図９に示すように、ビアＶと、配線基板１Ｓの裏面に形成されているランドＬＮＤ３とは平面的に重ならないようにずれて配置されており、ビアＶとランドＬＮＤ３とは、配線基板１Ｓの裏面に形成されて配線Ｌ２で接続されるように構成されている。このようなビアＶとランドＬＮＤ３との位置関係は、本発明者が検討した技術で一般的となっている。
以上のように配線基板１Ｓの裏面にはランドＬＮＤ３が形成されているが、このランドＬＮＤ３の構成態様には複数の態様がある。以下では、配線基板１Ｓの裏面に形成されているランドＬＮＤ３の構成態様について説明する。
図１０は、配線基板１Ｓの裏面に形成されているランドＬＮＤ３の構成態様の一例を示す図である。図１０では、配線基板１Ｓの裏面に形成されている１つのランドＬＮＤ３と１つのビアＶとを拡大して示している。図１０に示すように、配線基板１Ｓの裏面はソルダレジストＳＲで覆われており、このソルダレジストＳＲに開口部Ｋが形成されている。そして、この開口部Ｋに内包されるようにランドＬＮＤ３が配置されている。つまり、開口部ＫおよびランドＬＮＤ３は円形形状から構成されているが、開口部Ｋの径がランドＬＮＤ３の径よりも大きくなるように形成されている。このようなランドＬＮＤ３の構成態様をＮＳＭＤ（Non Solder Mask Defined）と呼ぶ。ＮＳＭＤは、ソルダレジストＳＲに形成された開口部Ｋの径よりもランドＬＮＤ３の径が小さく、かつ、ランドＬＮＤ３の全体が開口部Ｋに内包されてランドＬＮＤ３が露出している構成態様ということができる。開口部Ｋから露出しているランドＬＮＤ３には、配線Ｌ２が接続されており、この配線Ｌ２はビアＶと接続されている。具体的には、配線基板１Ｓの裏面にビアＶと平面的に重なるようにビアＶを内包するランドＬＮＤ２が形成されており、このランドＬＮＤ２とランドＬＮＤ３が配線Ｌ２で接続されている。ビアＶとランドＬＮＤ２および配線Ｌ２の一部はソルダレジストＳＲで覆われている。一方、ソルダレジストＳＲに形成された開口部Ｋに内包されるようにランドＬＮＤ３が形成されていることから、ランドＬＮＤ３とこのランドＬＮＤ３に接続する配線Ｌ２の一部が開口部Ｋから露出している。
図１１は、図１０のＡ−Ａ線で切断した断面図である。図１１に示すように、配線基板１ＳにはビアＶが形成されており、このビアの側面に導電膜ＣＦ２が形成されている。導電膜ＣＦ２が形成されたビアＶ上には、ランドＬＮＤ２、配線Ｌ２およびランドＬＮＤ３が一体的に形成されている。そして、一体的に形成されたランドＬＮＤ２および配線Ｌ２の一部はソルダレジストＳＲに覆われている一方、配線Ｌ２の一部およびランドＬＮＤ３は、ソルダレジストＳＲに形成された開口部Ｋから露出していることがわかる。このようなランドＬＮＤ３の構成態様がＮＳＭＤである。
続いて、ランドＬＮＤ３の別の構成態様について説明する。図１２では、配線基板１Ｓの裏面に形成されている１つのランドＬＮＤ３と１つのビアＶとを拡大して示している。図１２に示すように、配線基板１Ｓの裏面はソルダレジストＳＲで覆われており、このソルダレジストＳＲに開口部Ｋが形成されている。そして、開口部ＫからはランドＬＮＤ３が露出している。図１２に示すランドＬＮＤ３は、ソルダレジストＳＲに形成された開口部Ｋよりも大きく形成されており、ランドＬＮＤ３の外周領域はソルダレジストＳＲで覆われている。すなわち、ランドＬＮＤ３および開口部Ｋは円形形状をしており、ランドＬＮＤ３の径が開口部Ｋの径よりも大きくなっている。このようなランドＬＮＤ３の構成態様をＳＭＤ（Solder Mask Defined）と呼ぶ。ＳＭＤは、ランドＬＮＤ３の径が開口部Ｋの径よりも小さくなっているＮＳＭＤと異なり、ランドＬＮＤ３の径の方が開口部Ｋの径よりも大きくなっているものである。したがって、ＳＭＤではソルダレジストＳＲに形成された開口部ＫからランドＬＮＤ３の全体が露出しているのではなく、ランドＬＮＤ３の中央領域だけが露出し、ランドＬＮＤ３の周辺領域はソルダレジストＳＲで覆われておりことになる。つまり、ＳＭＤは、ソルダレジストＳＲに形成された開口部Ｋの径よりもランドＬＮＤ３の径が大きく、かつ、開口部ＫがランドＬＮＤ３に内包されてランドＬＮＤ３の一部が露出している構成態様ということができる。
ランドＬＮＤ３には、配線Ｌ２が接続されており、この配線Ｌ２はビアＶと接続されている。具体的には、配線基板１Ｓの裏面にビアＶと平面的に重なるようにビアＶを内包するランドＬＮＤ２が形成されており、このランドＬＮＤ２とランドＬＮＤ３が配線Ｌ２で接続されている。ビアＶとランドＬＮＤ２および配線Ｌ２はソルダレジストＳＲで覆われているすなわち、ＳＭＤでは、ランドＬＮＤ３の一部だけが開口部Ｋから露出しており、ランドＬＮＤ３に接続している配線Ｌ２、ランドＬＮＤ２およびビアＶはすべてソルダレジストで覆われていることになる。
図１３は、図１２のＡ−Ａ線で切断した断面図である。図１３に示すように、配線基板１ＳにはビアＶが形成されており、このビアの側面に導電膜ＣＦ２が形成されている。導電膜ＣＦ２が形成されたビアＶ上には、ランドＬＮＤ２、配線Ｌ２およびランドＬＮＤ３が一体的に形成されている。そして、一体的に形成されたランドＬＮＤ２、配線Ｌ２の全体およびランドＬＮＤ３の一部（外周領域）はソルダレジストＳＲに覆われている一方、ランドＬＮＤ３の一部（中央領域）は、ソルダレジストＳＲに形成された開口部Ｋから露出していることがわかる。このようなランドＬＮＤ３の構成態様がＳＭＤである。
以上のように配線基板１Ｓの裏面に形成されたランドＬＮＤ３は、ソルダレジストＳＲに形成された開口部Ｋとの関係によりＮＳＭＤとＳＭＤのいずれかの構成態様に分けられる。ＮＳＭＤは、ソルダレジストＳＲに形成された開口部ＫからランドＬＮＤ３の全体が露出しており、かつ、ランドＬＮＤ３に接続する配線Ｌ２の一部も開口部Ｋから露出している構成態様ということができる。一方、ＳＭＤは、ソルダレジストＳＲに形成された開口部ＫからランドＬＮＤ３の一部（中央領域）だけが露出しており、ランドＬＮＤ３に接続する配線Ｌ２はソルダレジストＳＲに覆われている構成態様ということができる。
上述したように、本発明者が検討した技術によれば、配線基板１Ｓの裏面に形成するランドＬＮＤ３の構成態様には、ＮＳＭＤとＳＭＤがあるが、ランドＬＮＤ３とハーフボールとの密着性を向上する観点からは、ＳＭＤよりもＮＳＭＤの方が優れている。この理由について説明する。ＳＭＤの場合は、開口部ＫがランドＬＮＤ３に内包されているため、開口部Ｋから露出するランドＬＮＤ３の領域はランドＬＮＤ３の上面だけである（図１３参照）。これに対し、ＮＳＭＤの場合は、ランドＬＮＤ３の全体が開口部Ｋから露出しているので、開口部ＫからランドＬＮＤ３の上面だけでなく側面も露出することになる（図１１参照）。つまり、ランドＬＮＤ３は、例えば、金属膜から形成されるが、ＳＭＤの場合は金属膜の表面だけが露出するのに対し、ＮＳＭＤの場合は金属膜の表面だけでなく、金属膜の膜厚方向の側面も露出することになる。したがって、ＮＳＭＤの方がＳＭＤよりも露出する面積が大きく、ランドＬＮＤ３上に搭載されるハーフボールとの接着面積が大きくなるのである。このことから、ＮＳＭＤはＳＭＤに比べてハーフボールとの密着性を向上することができる。すなわち、ランドＬＮＤ３とハーフボールとの接着強度を向上することを考慮すると、ＳＭＤよりもＮＳＭＤを使用することが望ましいといえる。
ところが、ＮＳＭＤでは、以下に示すような問題点がある。この点について図１４を用いて、具体的に説明する。図１４（ａ）は、ランドＬＮＤ３に対して正常に開口部Ｋが形成されているＮＳＭＤを示す図である。これに対し、図１４（ｂ）は、ランドＬＮＤ３に対して開口部Ｋが紙面下側方向にずれて開口部Ｋが形成されているＮＳＭＤを示しており、図１４（ｃ）は、ランドＬＮＤ３に対して開口部Ｋが紙面上側方向にずれて開口部Ｋが形成されているＮＳＭＤを示している。
ＮＳＭＤでは、図１４（ａ）〜図１４（ｃ）に示すように、ランドＬＮＤ３の径よりも開口部Ｋの径が大きくなる結果、開口部Ｋからは、ランドＬＮＤ３だけでなくランドＬＮＤ３と接続する配線Ｌ２の一部も露出している。この場合、例えば、図１４（ｂ）や図１４（ｃ）に示すように、ソルダレジストＳＲを開口して形成される開口部ＫがランドＬＮＤ３に対してずれて形成されると、開口部Ｋから露出される配線Ｌ２の面積が変化する。例えば、図１４（ｂ）に示すように、開口部ＫがランドＬＮＤ３に対して紙面下側方向にずれると、開口部Ｋから露出する配線Ｌ２の面積が小さくなる。一方、図１４（ｃ）に示すように、開口部ＫがランドＬＮＤ３に対して紙面上側方向にずれると、開口部Ｋから露出する配線Ｌ２の面積が大きくなる。この結果、ランドＬＮＤ３に対して開口部Ｋがずれて形成されると、開口部Ｋから露出するランドＬＮＤ３の面積と開口部Ｋから露出する配線Ｌ２の面積とをあわせた全体面積が変化することになる。つまり、開口部ＫがランドＬＮＤ３を内包できる程度の小さなずれであっても、開口部Ｋから露出する配線Ｌ２の面積が変化するのである。この場合、ハーフボールと接触する（濡れる）露出面積が開口部Ｋごとに変わることになる。このことから、開口部Ｋごとにハーフボールの高さが異なることになり、配線基板１Ｓの裏面に搭載される複数のハーフボールにおいて、高さばらつきが大きくなる。ハーフボールの高さばらつきが大きくなると、配線基板１Ｓをマザーボードに実装する際に実装不良が発生するおそれがある。
上述した問題は、ランドＬＮＤ３に対して開口部Ｋの合わせずれが生じることを前提にしたものであるが、実際に半導体装置の製造工程では、ランドＬＮＤ３と開口部Ｋとの合わせずれが生じる。このため、ＮＳＭＤでは、ランドＬＮＤ３上に形成されるハーフボールの高さばらつきが重要な問題となるのである。これに対し、ＳＭＤでは上述した問題は生じない。図１５（ａ）は、ランドＬＮＤ３に対して正常に開口部Ｋが形成されているＳＭＤを示す図である。これに対し、図１５（ｂ）は、ランドＬＮＤ３に対して開口部Ｋが紙面下側方向にずれて開口部Ｋが形成されているＳＭＤを示しており、図１５（ｃ）は、ランドＬＮＤ３に対して開口部Ｋが紙面上側方向にずれて開口部Ｋが形成されているＳＭＤを示している。
ＳＭＤでは、図１５（ａ）〜図１５（ｃ）に示すように、ランドＬＮＤ３の径よりも開口部Ｋの径が小さくなる結果、開口部Ｋからは、ランドＬＮＤ３だけが露出することになる。例えば、図１５（ｂ）や図１５（ｃ）に示すように、ソルダレジストＳＲを開口して形成される開口部ＫがランドＬＮＤ３に対してずれて形成されても、開口部Ｋから露出するのはランドＬＮＤ３の一部だけであり、開口部Ｋから露出する露出面積が変化することはない。このため、ＳＭＤでは、開口部ＫがランドＬＮＤ３に対してずれて形成されても、ハーフボールと接触する（濡れる）露出面積が複数の開口部Ｋで同一となる。このことから、開口部Ｋごとにハーフボールの高さが異なることはなく、配線基板１Ｓの裏面に搭載される複数のハーフボールにおいて、高さばらつきが問題となることはないといえる。
このことから、現状では、配線基板１Ｓとマザーボードの実装信頼性を確保するために、ＮＳＭＤではなくＳＭＤのランドＬＮＤ３が使用されている。しかし、ＳＭＤでは、ランドＬＮＤ３とハーフボールとの接着強度が弱くなることから、ハーフボールＬＧＡをマザーボードへ実装した場合の接続寿命が低下することは避けられない。つまり、ＮＳＭＤの方がＳＭＤよりもランドＬＮＤ３とハーフボールとの接着強度を強くできるので、ＮＳＭＤの方がＳＭＤよりもハーフボールＬＧＡとマザーボードとの接続寿命を長くすることができるのである。したがって、ＮＳＭＤの問題点であるハーフボールの高さばらつきを抑制することができれば、ＮＳＭＤを使用する利点が得られることになる。そこで、本実施の形態１では、配線基板１Ｓの裏面に形成されるランドＬＮＤ３の構成態様をＮＳＭＤとし、ランドＬＮＤ３の構成態様としてＮＳＭＤを使用することによるハーフボールの高さばらつきを抑制できる工夫をしている。以下では、ＮＳＭＤをランドＬＮＤ３の構成態様として使用しつつも、ハーフボールの高さばらつきを抑制すること実現している実施の形態１における半導体装置について説明する。
図１６は、本実施の形態１における配線基板１Ｓの模式的な構成を示す図である。図１６は、配線基板１Ｓのチップ搭載面（表面）の主要構成と配線基板１Ｓのチップ搭載面とは反対側の面（裏面）の主要構成とを重ね合わせて図示している。つまり、図１６において、配線基板１Ｓの４辺に沿って配置されている電極Ｅと、電極Ｅの内側領域に格子状に配置されているランドＬＮＤ１が配線基板１Ｓの表面に形成されている構成要素である。ここで、配線基板１Ｓの表面に形成されている電極ＥとランドＬＮＤ１とは、配線で接続されているが、図１６では煩雑となるため、電極ＥとランドＬＮＤ１とを接続する配線の図示を省略している。
これに対し、図１６において、格子状に形成されているランドＬＮＤ３（点線で示している）は、配線基板１Ｓの裏面に形成されている構成要素である。そして、配線基板１Ｓの表面と配線基板１Ｓの裏面とを貫通するビアＶが図示されている。以上の構成要素により、配線基板１Ｓの表面に形成されたランドＬＮＤ１は、ランドＬＮＤ１の直下に形成されているビアＶに接続されていることがわかる。そして、配線基板１Ｓの裏面に達したビアＶは、配線基板１Ｓの裏面に形成されているランドＬＮＤ３と直接接続されている。すなわち、配線基板１Ｓの裏面には、ビアＶを平面的に包含するランドＬＮＤ３がビアＶの直上に形成されているのである。この点が図９で説明した技術との相違点であり、本実施の形態１の特徴の１つである。図１６に示すように、本実施の形態１では、配線基板１Ｓの裏面において、ビアＶとランドＬＮＤ３とを配線Ｌ２で接続することなく、直接ビアＶ上にランドＬＮＤ３を形成している点に特徴がある。本明細書では、配線基板１Ｓの裏面に形成されているランドＬＮＤ３をビアＶと平面的に重なるように形成し、かつ、ビアＶを平面的に内包するようにランドＬＮＤ３を形成する構造を、「ランドオンビア（land on via）構造」と呼ぶことにする。このランドオンビア構造は、いわゆるパッドオンビア（pad on via）とも呼ばれるものである。つまり、ランドオンビアとパッドオンビアとは同じ意味である。
なお、配線基板１Ｓの裏面に形成されているランドＬＮＤ３には、半田よりなるハーフボールが搭載されるが、図１６ではハーフボールの図示を省略している。
次に、図１７は、配線基板１Ｓの裏面を示す図である。図１７に示すように、配線基板１Ｓの裏面には格子状に複数のランドＬＮＤ３が形成されている。このランドＬＮＤ３は、ランドＬＮＤ３に平面的に内包されるビアＶ上に直接形成されるというランドオンビア構造をしており、かつ、ランドＬＮＤ３はＮＳＭＤとなっている。つまり、ランドＬＮＤ３を平面的に内包するようにソルダレジストＳＲに開口部Ｋが形成されている。以上のように、本実施の形態１における配線基板１Ｓの裏面では、ソルダレジストＳＲに形成された開口部Ｋに平面的に内包されるようにランドＬＮＤ３が形成され、このランドＬＮＤ３に平面的に内包されるようにビアＶが形成されている。言い換えれば、ランドＬＮＤ３とビアＶの電気的な接続に配線（例えば、図９の配線Ｌ２）を使用していないのである。
続いて、図１８は、配線基板１Ｓの裏面に形成されたランドオンビア構造で、かつ、ランドＬＮＤ３の構成態様がＮＳＭＤである構造を示す断面図である。図１８において、配線基板１Ｓを貫通するようにビアＶが形成されており、このビアＶの側面に導電膜ＣＦ２が形成されている。そして、配線基板１Ｓの裏面（図１８の下面）には、ビアＶと直接接続するようにランドＬＮＤ３が形成されている。つまり、ランドＬＮＤ３上に直接ビアＶが形成されたランドオンビア構造を構成している。そして、ランドＬＮＤ３を包含するように開口部Ｋが形成されている。この開口部Ｋは、配線基板１Ｓの裏面に形成されたソルダレジストＳＲを開口するように形成されており、ランドＬＮＤ３の構成態様をＮＳＭＤとするように、ランドＬＮＤ３の径よりも開口部Ｋの径が大きくなっている。ＮＳＭＤとなっているランドＬＮＤ３上にはハーフボールＨＢａが配置されている。
一方、配線基板１Ｓの表面（図１８の上面）には、ビアＶと接続するようにランドＬＮＤ１が形成されており、このランドＬＮＤ１と接続するように配線Ｌ１が延在している。配線基板１Ｓの表面にはソルダレジストＳＲが形成されており、配線基板１Ｓの表面に形成されているランドＬＮＤ１および配線Ｌ１はソルダレジストＳＲに覆われている。
次に、図１９は、配線基板１Ｓの裏面に形成されている１つのランドＬＮＤ３の構成を拡大して示す図である。図１９に示すように、ソルダレジストＳＲに円形形状の開口部Ｋが形成されており、この開口部Ｋの内部に包含されるように、円形形状のランドＬＮＤ３が形成されている。したがって、本実施の形態１におけるランドＬＮＤ３の構成態様は、ＮＳＭＤとなっているが、開口部Ｋからは、ランドＬＮＤ３の全体が露出するだけで、例えば、配線は露出していない。これは、本実施の形態１では、ランドＬＮＤ３とビアとを配線を用いずに、直接ビア上にランドＬＮＤ３を形成するランドオンビア構造をしているからである。つまり、本実施の形態１の特徴は、ランドＬＮＤ３の構成態様をＮＳＭＤとしているのにもかかわらず、開口部Ｋから露出するのはランドＬＮＤ３の全体面積だけである点にある。
図２０は、図１９のＡ−Ａ線で切断した断面図である。図２０に示すように、配線基板１Ｓには、配線基板１Ｓを貫通するビアＶが形成されており、ビアＶの側面に導電膜ＣＦ２が形成されている。このビアＶと直接接続するようにランドＬＮＤ３が形成されている。すなわち、ランドＬＮＤ３をビアＶの直上に配置することにより、ビアＶとランドＬＮＤ３とは配線を使用せずに電気的に接続されている。このため、配線基板１Ｓの裏面（図２０の上面）において、ランドＬＮＤ３の径よりも開口部Ｋの径を大きくしたＮＳＭＤとしても、開口部ＫにはランドＬＮＤ３しか露出しないことになる。一方、配線基板１Ｓの表面（図２０の下面）には、図１８でも説明したように、ビアＶと接続するようにランドＬＮＤ１が形成されており、このランドＬＮＤ１と接続するように配線Ｌ１が延在している。配線基板１Ｓの表面にはソルダレジストＳＲが形成されており、配線基板１Ｓの表面に形成されているランドＬＮＤ１および配線Ｌ１はソルダレジストＳＲに覆われている。
以上のことから、本実施の形態１の特徴は、配線基板１Ｓの裏面に形成されるランドＬＮＤ３をビアＶ上に直接形成するというランドオンビア構造を採用し、かつ、ランドＬＮＤ３の構成態様をＮＳＭＤとしていることにある。これにより、ランドＬＮＤ３の構成態様をＮＳＭＤとしながらも、ソルダレジストＳＲに形成された開口部Ｋから露出する構成要素（部材）を円形形状のランドＬＮＤ３だけとすることができる。以下に、本実施の形態１における特徴に基づく効果について図面を参照しながら説明する。
図２１（ａ）は、本実施の形態１におけるランドオンビア構造において、ランドＬＮＤ３に対して正常に開口部Ｋが形成されているＮＳＭＤを示す図である。これに対し、図２１（ｂ）は、本実施の形態１におけるランドオンビア構造において、ランドＬＮＤ３に対して開口部Ｋが紙面下側方向にずれて開口部Ｋが形成されているＮＳＭＤを示しており、図２１（ｃ）は、本実施の形態１におけるランドオンビア構造において、ランドＬＮＤ３に対して開口部Ｋが紙面上側方向にずれて開口部Ｋが形成されているＮＳＭＤを示している。図２１（ａ）〜図２１（ｃ）のいずれにおいても、ソルダレジストＳＲに形成された開口部Ｋからは、円形形状のランドＬＮＤ３だけが露出している。すなわち、図２１（ａ）〜図２１（ｃ）に示すように、本実施の形態１におけるランドオンビア構造では、ランドＬＮＤ３に対する開口部Ｋの形成が多少ずれたとしても、開口部Ｋからは円形形状のランドＬＮＤ３だけが露出することになる。このことは、ＮＳＭＤのランドＬＮＤ３に対する開口部Ｋの形成がずれたとしても、開口部Ｋから露出する金属膜の露出面積は変化しないことになる。つまり、図１４（ａ）〜図１４（ｃ）に示した通常のＮＳＭＤでは、ランドＬＮＤ３に対する開口部Ｋの形成位置がずれると、ランドＬＮＤ３に接続する配線Ｌ２の露出面積が変化することが必然的に生じることになる。これに対し、本実施の形態１では、配線基板１Ｓの裏面に形成されているランドＬＮＤ３とビアＶとを直接接続するランドオンビア構造を採用しているので、ランドＬＮＤ３とビアＶとを接続する配線が必要なくなる。このため、ランドＬＮＤ３の構成態様をＮＳＭＤとしても、開口部Ｋから露出する金属膜は円形形状のランドＬＮＤ３だけになるのである。したがって、本実施の形態１では、ランドＬＮＤ３に対する開口部Ｋのずれが生じた場合であっても、開口部Ｋから露出するランドＬＮＤ３の露出面積を複数の開口部Ｋで均一にすることができる。このことから、ランドＬＮＤ３の構成形態をＮＳＭＤにしたとしても、ランドＬＮＤ３上に形成されるハーフボールとの接触面積（濡れる面積）を各ランドＬＮＤ３で均一にすることができる。この結果、ランドＬＮＤ３の構成態様をＮＳＭＤとしたとしても、ランドＬＮＤ３上に形成されるハーフボールの高さばらつきを抑制することができ、ハーフボールＬＧＡをマザーボードに実装する際の接続信頼性を向上することができる。
つまり、本実施の形態１では、配線基板１Ｓの裏面に形成されるランドＬＮＤ３とビアＶとの接続構成をランドオンビア構造にすることで、ランドＬＮＤ３の構成態様をＮＳＭＤとしても、ランドＬＮＤ３上に配置されるハーフボールの高さばらつきを抑制することができる。言い換えれば、本実施の形態１の特徴的構成を採用することにより、配線基板１Ｓ（ランドＬＮＤ３）とハーフボールの接続強度を確保できるＮＳＭＤを使用しつつ、ＮＳＭＤの弱点であったハーフボールの高さばらつきを低減することができるという顕著な効果を奏するのである。
特に、本実施の形態１のようにランドオンビア構造を採用することは、ランドＬＮＤ３の構成態様をＮＳＭＤとすることを前提とすることにより顕著な効果を奏するのである。例えば、ランドオンビア構造をＳＭＤのランドＬＮＤ３に対して使用しても有益ではないのである。図１５に示すように、ランドＬＮＤ３の構成態様をＳＭＤとする場合には、そもそも、ランドＬＮＤ３とビアＶとを接続する配線がソルダレジストＳＲに形成された開口部Ｋから露出することはないので、開口部Ｋの合わせずれよって開口部Ｋから露出するランドＬＮＤ３と配線Ｌ２を合わせた露出面積が変化するという本発明の前提となる課題が存在しないのである。したがって、たとえ、配線基板１Ｓの裏面に形成されるランドＬＮＤ３の構成態様がＳＭＤである場合を前提として、ランドオンビア構造を採用する技術が存在するとしても、本実施の形態１のようにＮＳＭＤのランドＬＮＤ３で、ランドオンビア構造にする技術を容易に想到する動機付けは存在しないのである。すなわち、本実施の形態１では、前提として、ＳＭＤよりもＮＳＭＤの方がランドＬＮＤ３とハーフボールの接続強度を向上することができることから、ハーフボールＬＧＡとして、ＮＳＭＤのランドＬＮＤ３を採用したいということがある。しかし、ＮＳＭＤのランドＬＮＤ３には、ハーフボールの高さばらつきを発生させるという弱点があることを知ったうえで、その弱点を克服するという課題（動機付け）があるのである。この動機づけは、ランドＬＮＤ３の構成態様をＳＭＤとすることを前提とする技術では存在し得ないものである。つまり、ランドＬＮＤ３の構成態様をＳＭＤとする場合には、ランドＬＮＤ３とビアＶとの構成をランドオンビア構造にしても有意義な利点は存在しないのである。本実施の形態１のように、ランドオンビア構造をＮＳＭＤのランドＬＮＤ３に適用することで、初めて、ＮＳＭＤの弱点であるハーフボールの高さばらつきを抑制することができつつ、ランドＬＮＤ３とハーフボールの実装強度の向上を図ることができるというＮＳＭＤの利点を生かす顕著な効果を得ることができるのである。
さらに、ＮＳＭＤのランドＬＮＤ３にランドオンビア構造を採用することにより、新たな効果を奏する。この効果について説明する。例えば、ランドオンビア構造ではなく、配線を使用してランドＬＮＤ３とビアＶとを接続する場合には、ソルダレジストＳＲに形成した開口部からはランドＬＮＤ３と配線の一部が露出することになる。したがって、ハーフボールは、露出しているランドＬＮＤ３と露出している配線の一部を覆うように形成される。このとき、ランドＬＮＤ３は、円形形状をしており面積も大きいので、ランドＬＮＤ３とハーフボールとの接着強度は高いものとなる。しかし、配線は細く面積も小さいので、配線とハーフボールとを接着した部分では、ハーフボールに加わる応力によって、配線ごと配線基板１Ｓからハーフボールがむしりとられてしまうことが生じやすくなる。この場合、ハーフボールがハーフボールＬＧＡから取れてしまい実装不良となる。
この点に関し、本実施の形態１では、ランドＬＮＤ３とビアＶとの構成をランドオンビア構造にしている。このため、ランドＬＮＤ３の構成態様をＮＳＭＤとする場合であっても、ソルダレジストＳＲに形成された開口部から露出する金属膜はランドＬＮＤ３だけとなる。このことから、本実施の形態１では、円形形状をしたランドＬＮＤ３とだけハーフボールが接着することになる。つまり、本実施の形態１では、ランドＬＮＤ３の構成態様をＮＳＭＤとしても、ランドＬＮＤ３とビアＶを接続する配線が存在しないことから、配線とハーフボールが接着することはないのである。したがって、ハーフボールは、面積が大きく配線基板としっかり固着しているランドＬＮＤ３とだけ接着するので、ハーフボールが配線基板１Ｓからむしりとられてしまうということを防止できるのである。
ＮＳＭＤのランドＬＮＤ３にランドオンビア構造を採用することにより、本実施の形態１では別の効果も奏する。例えば、ハーフボールＬＧＡに搭載される半導体チップＣＨＰは、高周波信号を取り扱うＲＦＩＣの機能を実現されている集積回路が形成されている。このとき、高周波信号では、配線長が長くなると、インピーダンス（インダクタンス）の上昇を招き高周波回路の電気的特性を劣化させる原因となる。このことから、例えば、配線を使用してランドＬＮＤ３とビアＶとを接続する場合には、配線によるインピーダンス（インダクタンス）の上昇が問題となる。これに対し、本実施の形態１では、ランドＬＮＤ３とビアＶとの構成をランドオンビア構造にしている。このため、ランドＬＮＤ３とビアＶとを接続する配線を省くことができる。このことは、ハーフボールＬＧＡにおける配線長が短くなることを意味し、特に、高周波回路の電気的特性の劣化を抑制できるのである。つまり、本実施の形態１では、例えば、ハーフボールＬＧＡに、ＲＦＩＣなどの高周波回路を組み込んだ半導体チップＣＨＰを搭載する場合に、ハーフボールＬＧＡの実装信頼性を向上させるだけでなく、高周波回路の電気的特性の劣化を抑制できるという顕著な効果を得ることができるのである。
次に、配線基板１Ｓの表面（チップ搭載面）における配線のレイアウトについて説明する。図２２は、本実施の形態１における配線基板１Ｓをチップ搭載面（表面）側から見た図である。図２２に示すように、矩形形状をした配線基板１Ｓの４辺に沿って矩形形状をした電極Ｅが並んで配置されている。そして、この電極Ｅの内側領域にランドＬＮＤ１およびビアＶが配置されている。ランドＬＮＤ１およびビアＶは、配線基板１Ｓの表面に格子状に複数形成されている。これらの電極ＥおよびランドＬＮＤ１は、配線基板１Ｓの表面に形成されている構成要素であり、ビアＶは配線基板１Ｓを貫通するように形成されているものである。このとき、配線基板１Ｓの４辺に沿って形成されている電極Ｅは、配線基板１Ｓの表面上に搭載される半導体チップ（図示せず）と、例えば、ワイヤで接続されるものである。そして、この電極Ｅは、配線基板１Ｓの表面に形成されているランドＬＮＤ１と接続され、その後、ランドＬＮＤ１はビアＶを介して配線基板１Ｓの裏面に形成されている外部接続端子（例えば、ハーフボール）と接続される。
以下では、配線基板１Ｓの表面において、電極ＥとランドＬＮＤ１とを接続する配線レイアウトについて説明する。図２２に示すように、電極ＥとランドＬＮＤ１とは、配線基板１Ｓの表面に形成されている配線Ｌ１によって電気的に接続されている。図２２では、簡略化のため、一部に配線Ｌ１だけを図示しているが、実際には、すべての電極ＥとランドＬＮＤ１に対して配線Ｌ１が接続している。ここで、ランドＬＮＤ１は電極Ｅの内側に格子状に配置されているので、例えば、最も内側に配置されているランドＬＮＤ１と電極Ｅとを接続する配線Ｌ１は、格子状に配置された外側のランドＬＮＤ１を避けて、ランドＬＮＤ１間のスペースを通るように形成される。したがって、配線Ｌ１を延在させるスペースを確保することが必要となる。
ここで、本実施の形態１では、配線基板１Ｓの裏面に形成されるランド（ランドＬＮＤ３（図２２では図示されず））とビアＶとをランドオンビア構造としている点に特徴がある。このようにランドオンビア構造にするということは、配線基板１Ｓの裏面に形成されるランド（ランドＬＮＤ３）上にビアＶを配置することになる。言い換えれば、配線基板１Ｓの裏面に配置されるランド（ランドＬＮＤ３）上には、外部接続端子であるハーフボールが搭載されるので、ハーフボールの搭載位置に対応して配線基板１Ｓの裏面に形成されるランド（ランドＬＮＤ３）の配置位置が規定される。そして、ランドオンビア構造では、配線基板１Ｓの裏面に形成されているランド（ランドＬＮＤ３）上にビアＶが配置されるので、ビアＶの配置位置は、ハーフボールの搭載位置に規定される。つまり、本実施の形態１において、ビアＶの配置位置は、ハーフボールの搭載位置と平面的に重なる位置に規定される。このようにビアＶの位置は規定される結果、配線基板１Ｓの表面において、ビアＶ上に形成されるランドＬＮＤ１は、ハーフボールの搭載位置と平面的に重なる位置に配置される。つまり、本実施の形態１では、ビアＶの配置位置がハーフボールの搭載位置と平面的に重なるように規定されるので、配線基板１Ｓの表面に形成されるランドＬＮＤ１もハーフボールの搭載位置に対応して規定されることになる。したがって、配線基板１Ｓの表面に形成されるランドＬＮＤ１は、配線基板１Ｓの表面に形成される電極Ｅとの接続に使用する配線Ｌ１を容易に引き回せるように自由に配置することができなくなるのである。このように本実施の形態１では、ビアＶの配置位置が規定されることに起因して、配線基板１Ｓの表面に形成されるランドＬＮＤ１と電極Ｅとの接続する配線Ｌ１のレイアウト自由度が低下する副作用が生じることになる。
例えば、図２３は、ランドオンビア構造を使用しない場合の電極ＥとランドＬＮＤ１とを接続する配線Ｌ１のレイアウト構成を示している。具体的に、図２３では、配線基板１Ｓの表面に形成されている電極Ｅ、ランドＬＮＤ１および配線Ｌ１を示すとともに、配線基板１Ｓの裏面に形成されているランドＬＮＤ３と配線Ｌ２を示している。つまり、図２３に示すように、配線基板１Ｓの裏面には、ハーフボールの搭載位置に対応してランドＬＮＤ３が配置されている。しかし、図２３では、ランドオンビア構造を採用していないので、配線基板１Ｓの裏面に形成されているランドＬＮＤ３の位置に対応してビアＶは設けられていない。つまり、ビアＶの配置位置は、ハーフボールを搭載するランドＬＮＤ３の配置位置に規定されることなく自由に配置することができる。配線基板１Ｓの裏面に形成されているランドＬＮＤ３とビアＶとは配線基板の裏面に形成されている配線Ｌ２で接続されているので、ビアＶを配線基板１Ｓの裏面に形成されるランドＬＮＤ３の位置に対応して設ける必要がないのである。ビアＶの位置は、配線基板１Ｓの表面に形成されるランドＬＮＤ１に対応して自由に設けることができるのである。このことは、配線基板１Ｓの表面に形成されるランドＬＮＤ１の配置自由度が向上することを意味しており、例えば、図２３に示すように、配線基板１Ｓの表面にランドＬＮＤ１を配置することができる。このため、配線基板１Ｓの表面に形成される電極ＥとランドＬＮＤ１とを接続する配線Ｌ１を比較的容易に引き回すことができるのである。
ところが、本実施の形態１では、ランドオンビア構造を採用しているので、例えば、図２４に示すように、ビアＶは、ハーフボールの搭載位置と平面的に重なるように配置位置が規定されることになる。このようにビアＶの配置位置が規定されるということは、配線基板１Ｓの表面に形成されるランドＬＮＤ１の配置位置も規定されてしまうことを意味する。すなわち、配線基板１Ｓの表面に形成されるランドＬＮＤ１の配置位置が規定される結果、配線基板１Ｓの表面において、電極ＥとランドＬＮＤ１とを接続する配線Ｌ１のレイアウト自由度が低下することになるのである。
そこで、本実施の形態１では、配線基板１Ｓの表面において、電極ＥとランドＬＮＤ１とを接続する配線Ｌ１のレイアウト自由度の低下を軽減できる工夫を施している。この点について、図２５を用いて説明する。図２５は、ランドオンビア構造を使用する場合の電極ＥとランドＬＮＤ１とを接続する配線Ｌ１のレイアウト構成を示している。具体的に、図２５では、配線基板１Ｓの表面に形成されている電極Ｅ、ランドＬＮＤ１および配線Ｌ１を示している。図２５において、ビアＶは、図示しない配線基板１Ｓの裏面に搭載されるハーフボールの搭載位置に対応して設けられている。したがって、ビアＶに対応して配線基板１Ｓの表面に形成されるランドＬＮＤ１も、ハーフボールの搭載位置に対応してランドＬＮＤ１の配置位置が規定されていることになる。ここで、図２４と図２５の相違点は、配線基板１Ｓの外周線からランドＬＮＤ１が配列されている最外列との間の距離が異なることである。つまり、図２４では、配線基板１Ｓの外周線からランドＬＮＤ１が配列されている最外列までの距離が距離ａであるのに対し、図２５では、配線１Ｓの外周線からランドＬＮＤ１が配列されている最外列までの距離が距離ｂである。距離ｂは距離ａに比べて大きくなっている。具体的には、図２４に示す距離ａはランドＬＮＤ１のピッチ（ランドＬＮＤ３のピッチともいえる）より小さく、図２５に示す距離ｂはランドＬＮＤ１のピッチ（ランドＬＮＤ３のピッチともいえる）よりも大きくなっている。
このため、本実施の形態１における工夫を施している図２５では、図２４に比べて電極ＥとランドＬＮＤ１が配列されている最外列までのスペースが確保されることになる。このことから、図２５では図２４に比べて配線基板１Ｓの表面に形成される配線Ｌ１のレイアウト自由度を向上することができるのである。電極ＥとランドＬＮＤ１が配列されている最外列までのスペースが確保されることから、配線Ｌ１の引き回し領域を充分に確保できるのである。例えば、図２４ではランドＬＮＤ１間を通る配線Ｌ１の本数は２本であるが、図２５ではランドＬＮＤ１間を通る配線Ｌ１の本数を３本にすることができ、より配線基板１Ｓの内側領域に配置されているランドＬＮＤ１まで容易に配線Ｌ１を引き回すことができる構成となっている。
以上のように、電極ＥとランドＬＮＤ１が配列されている最外列までのスペースを充分確保することにより、本実施の形態１では、ランドオンビア構造を採用することに起因して、配線基板１Ｓの表面に形成される配線Ｌ１の自由度が低下するという副作用を軽減することができる。
本実施の形態１では、半導体装置としてハーフボールＬＧＡを例に挙げて説明しているが、本発明はハーフボールＬＧＡに限らず、例えば、ＢＧＡにも適用することができる。ＢＧＡとハーフボールＬＧＡは、外部接続端子の高さが相違する以外の構成は同様であるからである。ただし、本実施の形態１のように、特に、ハーフボールＬＧＡに本発明を適用すると以下に示す有用な効果を奏するのである。
第１に、ハーフボールＬＧＡでは、外部接続端子（ハーフボール）の高さがＢＧＡの外部接続端子（半田ボール）の高さよりも低くなっているので、ハーフボールＬＧＡをマザーボード（実装基板）に実装した場合のトータルの厚さを、ＢＧＡを実装したマザーボードに実装した場合のトータルの厚さよりも薄くすることができる。このことは、ハーフボールＬＧＡを使用することにより、半導体装置の薄板化を実現することができることを意味している。
第２に、ハーフボールＬＧＡは、ＢＧＡに比べて、マザーボードに実装した場合の衝撃力に対する衝撃強度が強くなるのである。本実施の形態１では、配線基板１Ｓの裏面に形成されるランドＬＮＤ３とビアＶとの接続構成をランドオンビア構造にすることで、ランドＬＮＤ３の構成態様をＮＳＭＤとしても、ランドＬＮＤ３上に配置されるハーフボールの高さばらつきを抑制することができる。この効果は、ハーフボールＬＧＡとＢＧＡの両方で得ることができるが、さらに、ハーフボールＬＧＡでは、配線基板１Ｓの裏面に形成されるランドＬＮＤ３の構成態様をＮＳＭＤとすることで、ＢＧＡに比べて衝撃強度が向上するのである。このことについて図２６を参照しながら説明する。
図２６は、ハーフボールＬＧＡとＢＧＡの衝撃力に対する耐性を測定した結果を示す表である。測定は、１５００Ｇの衝撃力を０．５ｍｓ間印加する条件で行なっている。測定対象は、ＮＳＭＤのＢＧＡとＮＳＭＤのハーフボールＬＧＡを対象にしている。まず、ＮＳＭＤのＢＧＡに対する評価結果について説明する。図２６に示すように、ＮＳＭＤのＢＧＡでは、評価回数が３０回、５０回の場合にはマザーボードからＢＧＡが取れるという不良は発生していない。ところが、評価回数が１００回になると、不良が１個存在し、さらに、評価回数が１５０回になると、不良が２個存在することとなる。そして、評価回数が２００回になると、ＢＧＡでは不良が３個存在することとなっている。これに対し、図２６に示すように、ＮＳＭＤのハーフボールＬＧＡでは、評価回数が３０回、５０回、１００回、１５０回および２００回のいずれの場合にもマザーボードからハーフボールＬＧＡが取れるという不良は発生していない。このことは、ハーフボールＬＧＡのほうがＢＧＡに比べて衝撃力に対する耐性が高いことを示している。したがって、本実施の形態１のように、ランドオンビア構造で、かつ、ランドＬＮＤ３の構成態様をＮＳＭＤとする構成をハーフボールＬＧＡに適用することにより、ハーフボールの実装強度の向上とランドＬＮＤ３上に配置されるハーフボールの高さばらつきの抑制を両立できるとともに、ハーフボールＬＧＡの衝撃力に対する耐性を高めることができることがわかる。
本実施の形態１における半導体装置は上記のように構成されており、以下にその製造方法について説明する。まず、ハーフボールＬＧＡを構成する配線基板１Ｓの製造工程について説明する。
図２７に示すように、例えば、銅箔からなる導電膜ＣＦ１を両面に貼り付けた配線基板１Ｓを用意する。このとき、配線基板を構成する基材は、例えば、ガラス−ＢＴ材あるいはガラス−耐熱エポキシ材から構成される。続いて、図２８に示すように、ビア形成領域にビアＶを形成する。ビアＶは、ドリルによる穴あけによって実施され、両面に導電膜ＣＦ１を貼り付けた配線基板１Ｓを貫通するように形成される。
次に、図２９に示すように、配線基板１Ｓに貼り付けた導電膜ＣＦ１の両面に銅めっき膜からなる導電膜ＣＦ２を形成する。銅めっき膜からなる導電膜ＣＦ２は、例えば、無電解めっき法あるいは電解めっき法で形成することができる。この銅めっき膜からなる導電膜ＣＦ２は、配線基板１Ｓを貫通するビアＶの側面にも形成される。なお、配線基板１Ｓの両面に形成された導電膜ＣＦ１上にも導電膜ＣＦ２が形成されるが、図２９以降の図では導電膜ＣＦ１と導電膜ＣＦ２を一体的に導電膜ＣＦ１として記載する。
続いて、図３０に示すように、導電膜ＣＦ１の表面を研磨した後、両面の導電膜ＣＦ１上にドライフィルムＤＦを貼り付ける。このドライフィルムＤＦは、紫外線が照射されると硬化するフィルムであり、導電膜ＣＦ１をパターニングする際のマスクを形成するために使用される。
その後、図３１に示すように配線基板１Ｓの両側にマスク（図示せず）を配置し、このマスクを介して紫外線を照射する。これにより、マスクに形成されているパターンがドライフィルムＤＦに転写される。そして、パターンが転写されたドライフィルムＤＦを現像することにより、ドライフィルムＤＦがパターニングされる。例えば、ドライフィルムＤＦの紫外線が当たらなかった領域が現像処理によって除去される。
次に、図３２に示すように、パターニングしたドライフィルムＤＦをマスクにして導電膜ＣＦ１をエッチングする。これにより、ドライフィルムＤＦに形成されているパターンが、導電膜ＣＦ１に反映される。具体的には、配線基板１Ｓの表面（上面）にビアＶに接続するランドＬＮＤ１とランドＬＮＤ１と接続して延在する配線Ｌ１とを形成する。一方、配線基板１Ｓの裏面（下面）にビアＶに接続するランドＬＮＤ３を形成する。これにより、配線基板１Ｓの裏面に形成されるランドＬＮＤ３上にビアＶが配置されるランドオンビア構造が形成されることになる。
その後、図３３に示すように、パターニングしたドライフィルムＤＦを除去する。これにより、配線基板１Ｓの表面（上面）にビアＶに接続するランドＬＮＤ１とランドＬＮＤ１と接続して延在する配線Ｌ１が露出し、配線基板１Ｓの裏面（下面）にビアＶに接続するランドＬＮＤ３が露出する。この段階でパターンが正常に形成されているか検査する。検査には、例えば、光学式検査機などが使用される。
続いて、図３４に示すように、配線基板１Ｓの両面にソルダレジストＳＲを塗布する。配線基板１Ｓの両面にソルダレジストＳＲを塗布するには、まず、配線基板１Ｓの一方の面にソルダレジストＳＲを塗布し仮乾燥させる。そして、ソルダレジストＳＲが仮乾燥したら、配線基板１Ｓの他方の面にソルダレジストＳＲを塗布して仮乾燥させる。これにより、配線基板１Ｓの両面にソルダレジストＳＲを形成することができる。このとき、配線基板１Ｓの表面（上面）では、ランドＬＮＤ１および配線Ｌ１がソルダレジストＳＲで覆われる。同様に、配線基板１Ｓの裏面（下面）では、ランドＬＮＤ３がソルダレジストＳＲで覆われる。
次に、図３５に示すように、フォトリソグラフィ技術を使用することにより、ソルダレジストＳＲに開口部Ｋを形成する。すなわち、配線基板１Ｓの裏面（下面）に開口部Ｋを形成する。この開口部Ｋは配線基板１Ｓの裏面（下面）に形成されているランドＬＮＤ３を露出するように行なわれる。具体的に、開口部Ｋの径はランドＬＮＤ３の径よりも大きくなり、かつ、開口部ＫがランドＬＮＤ３を平面的に内包するように形成される。これにより、配線基板１Ｓの裏面（下面）に形成されているランドＬＮＤ３の構成態様をＮＳＭＤとすることができる。そして、ソルダレジストＳＲを本硬化（本乾燥）させた後、開口部Ｋから露出するランドＬＮＤ３上にニッケル／金めっき膜を形成する。このようにして、ランドＬＮＤ３上にニッケル／金めっき膜を形成した端子を形成することができる。その後、配線基板１Ｓを洗浄し、外観検査を実施することにより、配線基板１Ｓが完成する。以上のようにして、本実施の形態１における配線基板１Ｓを製造することができる。
なお、本実施の形態１では、図２８に示すように、配線基板１Ｓを貫通するビアＶを形成する方法としてドリルによる穴あけで形成しているが、ビアＶをレーザ照射によって形成することもできる。このレーザ照射によって形成されるビアＶを図３６に示す。図３６に示すように、レーザ照射によって形成されるビアＶは、配線基板１Ｓの表面（上面）側の穴径よりも配線基板１Ｓの裏面（下面）側の穴径が小さくなる特徴がある。つまり、配線基板１Ｓの表面側からレーザを照射すると、配線基板１Ｓの表面に形成される穴径が最も大きくなり、その後、配線基板１Ｓの裏面に進むにつれて穴径が次第に小さくなる。そして、配線基板１Ｓの裏面でビアＶの穴径が最も小さくなる。この結果、配線基板１Ｓの裏面でビアＶ上に形成されるランドＬＮＤ３の窪みを小さくすることができる。つまり、レーザ照射によるビアＶの形成では、配線基板１Ｓの裏面での穴径が小さくすることができるので、ビアＶの表面を塞ぐランドＬＮＤ３に発生する窪みを小さくすることができる。このことは、ランドＬＮＤ３上に形成されるハーフボールの高さばらつきを低減できることを意味する。すなわち、本実施の形態１では、ランドオンビア構造によるハーフボールの高さばらつきを低減できる効果に加えて、レーザ照射によってビアＶを形成する方法を適用することにより、ビアＶ上に形成されるランドＬＮＤ３に発生する窪みを小さくすることによるハーフボールの高さばらつきを低減できる相乗効果を得ることができる。
引き続き、上述した配線基板１Ｓを使用することによりハーフボールＬＧＡ（半導体装置）を形成する製造工程について図面を参照しながら説明する。図３７は、ハーフボールＬＧＡを形成する製造工程の流れを示すフローチャートである。まず、半導体ウェハ上に通常の半導体製造技術を用いて、トランジスタ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）や多層配線を形成することにより、ＲＦＩＣを構成する集積回路を形成する。
その後、図３８に示すように、半導体ウェハＷＦの裏面を研削する（バックグラインド）（図３７のＳ１０１）。半導体ウェハＷＦの裏面の研削は以下に示すようにして実施される。すなわち、保護テープＰＴで半導体ウェハＷＦの素子形成面（表面）を覆った後、半導体ウェハＷＦの素子形成面（表面）とは反対側の裏面を上にしてステージ上に配置する。そして、グラインダＧによって半導体ウェハＷＦの裏面を研削することにより、半導体ウェハＷＦの厚さを薄くする。これにより、半導体ウェハＷＦの研削を行なうことができる。
次に、図３９に示すように、半導体ウェハＷＦをダイシングすることにより、個々の半導体チップに個片化する（図３７のＳ１０２）。半導体ウェハＷＦのダイシングは以下に示すようにして実施される。まず、同心円状のダイシングフレームＤＦＭにダイシングテープＤＴを貼り付けた後、このダイシングテープＤＴ上に半導体ウェハＷＦを配置する。そして、ダイシングブレードＤＢを使用することにより、半導体ウェハＷＦをダイシングラインに沿って切断することで、半導体ウェハＷＦを半導体チップに個片化する。
そして、図４０に示すように、個片化した半導体チップＣＨＰを上述した工程で形成した配線基板１Ｓ上に搭載する（ダイボンディング）（図３７のＳ１０３）。半導体チップＣＨＰのダイボンディングは、コレットＣ１で半導体チップＣＨＰを吸着した後、半導体チップＣＨＰを配線基板１Ｓ上に配置し、この半導体チップＣＨＰと配線基板１Ｓとを絶縁ペーストＰで接着することにより行なわれる。このとき、配線基板１Ｓは、複数のハーフボールＬＧＡを形成できるように一体化されており、個々のハーフボールＬＧＡ取得領域に半導体チップＣＨＰをそれぞれ搭載する。その後、半導体チップＣＨＰと配線基板１Ｓとの接着強度を高めるために熱処理（ベーク）が行なわれる（図３７のＳ１０４）。
続いて、半導体チップＣＨＰを搭載した配線基板１Ｓの表面（チップ搭載面）に対してプラズマクリーニングを実施する（図３７のＳ１０５）。プラズマクリーニングは、その後に実施されるモールド工程での樹脂と配線基板１Ｓとの密着性を向上させる目的で行なわれるものである。
その後、図４１に示すように、配線基板１Ｓに形成されている電極と半導体チップＣＨＰのパッドとをワイヤＷで接続する（ワイヤボンディング）（図３７のＳ１０６）。具体的には、キャピラリＣ２で半導体チップＣＨＰのパッドにファーストボンディングし、その後、キャピラリＣ２を移動させることにより、配線基板１Ｓの電極にセカンドボンディングする。これにより、配線基板１Ｓの電極と半導体チップＣＨＰのパッドとは、例えば、金線からなるワイヤＷで電気的に接続される。
次に、図４２に示すように、配線基板１Ｓのチップ搭載面全体を樹脂Ｍで封止する（モールド）（図３７のＳ１０７）。具体的には、半導体チップＣＨＰを搭載した配線基板１Ｓを上下から上金型ＵＫと下金型ＢＫで挟み、挿入口から樹脂Ｍを配線基板１Ｓのチップ搭載面へ流し込むことにより、配線基板１Ｓのチップ搭載面を樹脂Ｍで封止する。その後、樹脂Ｍを硬化させるため、配線基板１Ｓに対して熱処理（ベーク）を行なう（図３７のＳ１０８）。
続いて、図４３に示すように、配線基板１Ｓの裏面に半田印刷で半田ペーストＳＰを塗布する（図３７のＳ１０９）。具体的には、配線基板１Ｓの裏面にメタルマスクＭＳＫを配置し、このメタルマスクＭＳＫ上に、スキージＳ１で半田ペーストＳＰを印刷する。これにより、図４４に示すように、配線基板１Ｓのランド（ランドＬＮＤ３（図示せず））上に半田ペーストＳＰが形成されることになる。そして、図４５に示すように、配線基板１Ｓに対してリフローを施す（図３７のＳ１１０）。これにより、配線基板１Ｓの裏面に形成されている半田ペーストＳＰは半球状のハーフボールＨＢａとなる。このようにして配線基板１Ｓの裏面にハーフボールＨＢａからなる外部接続端子を形成することができる。
次に、図４６に示すように、配線基板１Ｓをダイシングする（パッケージダイシング）（図３７のＳ１１１）。配線基板１Ｓのダイシングは以下に示すように行なわれる。まず、同心円状のダイシングフレームＤＦＭにダイシングテープＤＴを貼り付けた後、このダイシングテープＤＴ上に配線基板１Ｓを配置する。そして、ダイシングブレードＤＢを使用することにより、配線基板１Ｓを切断することで、個々のパッケージを得ることができる。図４７は以上の工程を経ることにより製造されたパッケージＰａを示す断面図である。図４７に示すように、パッケージＰａは、ハーフボールＬＧＡであり、配線基板１Ｓのチップ搭載面を樹脂Ｍで封止している。一方、配線基板１Ｓのチップ搭載面とは反対側の面には、ハーフボールＨＢａからなる外部接続端子が形成されている。このようにして、ハーフボールＬＧＡからなるパッケージＰａを製造することができ、製造されたパッケージＰａは、収納されて出荷される（図３７のＳ１１２）。
続いて、ハーフボールＬＧＡからなるパッケージＰａをマザーボード（実装基板）に実装する工程について説明する。図４８は、ハーフボールＬＧＡからなるパッケージＰａをマザーボードＭＢに実装している様子を示す断面図である。図４８に示すように、ハーフボールＬＧＡからなるパッケージＰａは、外部接続端子であるハーフボールＨＢａを介して、マザーボードＭＢに実装されていることがわかる。
図４９は、ハーフボールＬＧＡからなるパッケージＰａをマザーボード（実装基板）に実装する様子を説明する拡大断面図である。図４９において、パッケージＰａは、配線基板１Ｓを有しており、この配線基板１Ｓには、配線基板１Ｓを貫通するビアＶが形成されている。ビアＶの側面にはめっき膜からなる導電膜ＣＦ２が形成されている。そして、配線基板１Ｓの裏面（下面）には、ビアＶと直接接続するようにランドＬＮＤ３が形成されており、ランドＬＮＤ３上に外部接続端子であるハーフボールＨＢａが形成されている。これにより、ランドオンビア構造が形成されていることになる。配線基板１Ｓの裏面（下面）にはソルダレジストＳＲが形成されており、ランドＬＮＤ３は、ソルダレジストＳＲに形成された開口部Ｋの内部に形成されている。このとき、開口部Ｋの径はランドＬＮＤ３の径よりも大きくなるように形成されており、ランドＬＮＤ３の構成態様はＮＳＭＤとなっている。つまり、本実施の形態１におけるパッケージＰａ（ハーフボールＬＧＡ）は、ランドオンビア構造であり、かつ、ランドＬＮＤ３の構成態様をＮＳＭＤとするパッケージである。配線基板１Ｓの表面（上面）には、ビアＶと接続するようにランドＬＮＤ１が形成されており、このランドＬＮＤ１と接続するように配線Ｌ１が形成されている。配線基板１Ｓの表面に形成されているランドＬＮＤ１および配線Ｌ１はソルダレジストＳＲで覆われている。このソルダレジストＳＲ上には樹脂Ｍが形成されている。詳細に説明すると、図４９では図示していないが、配線基板１Ｓの表面（上面）上に形成されているソルダレジストＳＲ上には半導体チップ（図示せず）が搭載され、この半導体チップを覆うように樹脂Ｍが形成されている。
これに対し、マザーボードＭＢの構成について説明する。マザーボードＭＢは基板ＭＳを有しており、この基板ＭＳには、基板ＭＳを貫通するビアＶ２が形成されている、このビアＶ２の側面には導電膜ＣＦ３が形成されている。配線基板１Ｓの表面（上面）には、ビアＶ２に接続するようにランドＬＮＤ４が形成されている。配線基板１Ｓの表面（上面）には、ソルダレジストＳＲ２が形成されており、このソルダレジストＳＲ２に形成された開口部Ｋ２の内部にランドＬＮＤ４が形成されている。ここで、開口部Ｋ２の径はランドＬＮＤ４の径よりも大きく、かつ、開口部Ｋ２はランドＬＮＤ４を内包するように形成されている。このようにマザーボードＭＢに形成されているランドＬＮＤ４は、ビアＶ２の直上に形成されているランドオンビア構造をしており、かつ、ランドＬＮＤ４はＮＳＭＤとなっている。本実施の形態１では、マザーボードＭＢに形成されるランドＬＮＤ４の構成をランドオンビア構造で、かつ、ＮＳＭＤにすることにも特徴がある。一方、基板ＭＳの裏面（下面）にはビアＶ２に接続するランドＬＮＤ５と、ランドＬＮＤ５に接続する配線Ｌ３が形成されている。このランドＬＮＤ５と配線Ｌ３はソルダレジストＳＲで覆われている。
以上のように構成されているパッケージＰａとマザーボードＭＢとを接着する。具体的に、まず、図５０に示すように、マザーボードＭＢに形成されているランドＬＮＤ４上に半田ペースト（迎え半田）ＳＰ２を形成する。そして、図５１に示すように、マザーボードＭＢに形成されている半田ペーストＳＰ２とパッケージＰａに形成されているハーフボールＨＢａとを接続する。その後、図５２に示すように、マザーボードＭＢおよびパッケージＰａをリフロー（熱処理）することにより、パッケージＰａに形成されているハーフボールＨＢａとマザーボードＭＢに形成されている半田ペーストＳＰ２を一体化させて、接合半田ＳＢを形成する。このようにして、パッケージＰａとマザーボードＭＢとを接着することができる。
ここで、本実施の形態１では、マザーボードＭＢに形成されるランドＬＮＤ４の構成をランドオンビア構造で、かつ、ＮＳＭＤにすることにも特徴がある。具体的には、マザーボードＭＢに形成しているランドＬＮＤ４をランドオンビア構造とすることにより、パッケージＰａとマザーボードＭＢとを接合している接合半田ＳＢの形状を、接合半田ＳＢの上部の径や下部の径よりも中央部の径が大きくなっている形状にすることができ、パッケージＰａとマザーボードＭＢとの接合強度の向上を図ることができるのである。例えば、マザーボードＭＢに形成されているランドＬＮＤ４がランドオンビア構造をしていない場合には、開口部Ｋ２から露出するのは、ランドＬＮＤ４と、ランドＬＮＤ４とビアＶを接続する配線の一部である。この場合、パッケージＰａとマザーボードＭＢとを接合している接合半田ＳＢは、マザーボードＭＢ側で、円形形状のランドＬＮＤ４だけでなく、ランドＬＮＤ４とビアＶを接続する配線の一部とも接触することになる。このため、接合半田ＳＢの形状は、ランドＬＮＤ４とビアＶを接続する配線の一部と接触することに起因して接合半田ＳＢの上部の径や下部の径よりも中央部の径が大きくなっている形状とならず実装強度が低下する。そこで、本実施の形態１では、マザーボードＭＢに形成しているランドＬＮＤ４をランドオンビア構造とすることにより、マザーボードＭＢ側で接合半田ＳＢと接触する構成要素を円形形状のランドＬＮＤ４だけとすることができる。この結果、本実施の形態１では、接合半田ＳＢの形状を上部の径や下部の径よりも中央部の径が大きくなっている形状にすることができ、パッケージＰａとマザーボードＭＢとの接合強度の向上を図ることができるのである。
（実施の形態２）
本実施の形態２もハーフボールＬＧＡを対象にしている。前記実施の形態１では、配線基板の裏面に形成されているランドのすべてについてランドオンビア構造を採用し、かつ、ランドの構成態様をＮＳＭＤとする例について説明している。これに対し、本実施の形態２では、配線基板の裏面に形成されているランドの一部についてだけランドオンビア構造を採用し、かつ、ランドの構成態様をＮＳＭＤとする一方、その他のランドについては、ランドオンビア構造を採用せず、かつ、ランドの構成態様をＳＭＤとする例について説明する。
図５３は、本実施の形態２のハーフボールＬＧＡにおける配線基板１Ｓの構成を示す図である。図５３は、配線基板１Ｓのチップ搭載面（表面）の構成と配線基板１Ｓのチップ搭載面とは反対側の面（裏面）の構成とを重ね合わせて図示している。つまり、図５３において、配線基板１Ｓの４辺に沿って配置されている電極Ｅと、電極Ｅの内側領域に格子状に配置されているランドＬＮＤ１が配線基板１Ｓの表面に形成されている構成要素である。ここで、配線基板１Ｓの表面に形成されている電極ＥとランドＬＮＤ１とは、配線で接続されているが、図５３では煩雑となるため、電極ＥとランドＬＮＤ１とを接続する配線の図示を省略している。
これに対し、図５３において、配線Ｌ２と格子状に配置されているランドＬＮＤ３は、配線基板１Ｓの裏面に形成されている構成要素である。そして、配線基板１Ｓの表面と配線基板１Ｓの裏面とを貫通するビアＶが図示されている。
図５３において、本実施の形態２における特徴は、配線基板１Ｓの四隅（コーナー部）に形成されているランドＬＮＤ１とビアＶとランドＬＮＤ３との配置関係にある。つまり、本実施の形態２では、配線基板１Ｓのコーナー部において、配線基板１Ｓの表面（チップ搭載面）に形成されているランドＬＮＤ１と平面的に重なり、かつ、ランドＬＮＤ１に内包されるようにビアＶが形成されている。そして、このビアＶは配線基板１Ｓの裏面に形成されているランドＬＮＤ３と直接接続されている。すなわち、配線基板１Ｓの裏面に形成されているランドＬＮＤ３は、ビアＶの直上に形成されており、ビアＶを平面的に内包するように配置されている。そして、配線基板１Ｓの裏面に形成されているランドＬＮＤ３の構成態様はＮＳＭＤとなっている。このように、配線基板１Ｓのコーナー部に形成されているランドＬＮＤ３とビアＶとはランドオンビア構造をしており、かつ、ランドＬＮＤ３の構成態様はＮＳＭＤとなっている。これにより、配線基板１Ｓのコーナー部において、配線基板１Ｓの裏面に形成されているランドＬＮＤ３とこのランドＬＮＤ３上に搭載されるハーフボール（図示せず）との接続強度を向上することができるのである。
配線基板１Ｓのコーナー部に配置されるランドＬＮＤ３をランドオンビア構造とし、かつ、ランドＬＮＤ３の構成態様をＮＳＭＤとするのは以下の理由による。矩形形状をした配線基板１Ｓのコーナー部は、配線基板１Ｓにかかる応力が集中しやすくなっている。例えば、配線基板１Ｓにかかる温度サイクルによる膨張と収縮の繰り返しが生じ、この膨張と収縮により応力が発生するが、この応力は配線基板１Ｓのコーナー部において最も大きくなることが知られている。このことから、配線基板１Ｓのコーナー部に配置されたランドＬＮＤ３とこのランドＬＮＤ３上に搭載されるハーフボールは、応力によって離れやすくなるのである。つまり、配線基板１Ｓのコーナー部では、応力集中により、ランドＬＮＤ３とハーフボールとの接続強度が低下するのである。配線基板１Ｓの裏面に形成されているランドＬＮＤ３からハーフボールが取れると不良となってしまう。
このように、ハーフボールＬＧＡの不良を低減する観点から、応力が集中する配線基板１Ｓのコーナー部でランドＬＮＤ３とハーフボールの接続強度の向上を図る必要があることがわかる。そこで、本実施の形態２では、応力が集中する配線基板１Ｓのコーナー部に配置されるランドＬＮＤ３の構成態様をＮＳＭＤとすることにより、ランドＬＮＤ３とハーフボールの接続強度の向上を図っているのである。ただし、ランドＬＮＤ３の構成態様をＮＳＭＤとすると、ランドＬＮＤ３上に搭載されるハーフボールの高さばらつきが顕在化することから、本実施の形態２では、ランドＬＮＤ３とビアＶとの接続に配線を使用しないランドオンビア構造を採用している。以上のように、本実施の形態２では、配線基板１Ｓのコーナー部でのランドＬＮＤ３とハーフボールとの実装強度を向上させるため、配線基板１Ｓのコーナー部に配置されるランドＬＮＤ３の構成態様をＮＳＭＤとし、ランドＬＮＤ３の構成態様をＮＳＭＤとすることによるハーフボールの高さばらつきを低減するため、ランドＬＮＤ３とビアＶとをランドオンビア構造で接続するように構成しているのである。
続いて、配線基板１Ｓのコーナー部以外に配置されているランドＬＮＤ３の構成について説明する。本実施の形態２では、図５３に示すように、配線基板１Ｓのコーナー部以外に配置されているランドＬＮＤ３については、ランドオンビア構造を採用せず、ランドＬＮＤ３の構成態様をＳＭＤとしている。図５３に示すように、配線基板１Ｓのコーナー部以外に配置されているランドＬＮＤ３は、ビアＶと平面的に重ならないように配置されており、このランドＬＮＤ３とビアＶとは、配線基板１Ｓの裏面に形成されている配線Ｌ２で接続されている。以上のように、配線基板１Ｓのコーナー部以外に配置されているランドＬＮＤ３とビアＶとの接続にはランドオンビア構造を採用していない。したがって、配線基板１Ｓの裏面に形成されているランドＬＮＤ３の位置に対応してビアＶは設けられていない。つまり、ビアＶの配置位置は、ハーフボールを搭載するランドＬＮＤ３の配置位置に規定されることなく自由に配置することができる。配線基板１Ｓの裏面に形成されているランドＬＮＤ３とビアＶとは配線基板の裏面に形成されている配線Ｌ２で接続されているので、ビアＶを配線基板１Ｓの裏面に形成されるランドＬＮＤ３の位置に対応して設ける必要がないのである。ビアＶの位置は、配線基板１Ｓの表面に形成されるランドＬＮＤ１に対応して自由に設けることができるのである。このことは、配線基板１Ｓの表面に形成されるランドＬＮＤ１の配置自由度が向上することを意味している。
図５４は、配線基板１Ｓの表面において、電極ＥとランドＬＮＤ１とを接続する配線Ｌ１のレイアウト構成を示す図である。図５４のように、ビアＶの位置を配線Ｌ１が引き回しをしやすいように配置できることから、配線Ｌ１のレイアウト自由度を向上することができるのである。つまり、本実施の形態２では、配線基板１Ｓの表面に配置される配線Ｌ１のレイアウト自由度を向上する観点から、図５３に示すように、配線基板１Ｓのコーナー部以外の領域に配置されるランドＬＮＤ３とビアＶとの接続構成をランドオンビア構造にしていないのである。ただし、配線基板１Ｓの裏面に形成されるランドＬＮＤ３とビアＶとをランドオンビア構造としない場合、配線基板１Ｓの裏面に形成されるランドＬＮＤ３の構成態様をＮＳＭＤとすると、ランドＬＮＤ３上に配置されるハーフボールの高さばらつきが顕在化する。そこで、本実施の形態２では、配線基板１Ｓの表面に配置される配線Ｌ１のレイアウト自由度を向上するため、配線基板１Ｓのコーナー部以外の領域に配置されるランドＬＮＤ３とビアＶとの接続をランドオンビア構造としていない。一方、配線基板１Ｓの裏面に形成されているランドＬＮＤ３とビアＶとの接続にランドオンビア構造を採用しない場合にランドＬＮＤ３の構成態様をＮＳＭＤとすると、ランドＬＮＤ３上に搭載されるハーフボールの高さばらつきが問題となることから、配線基板１Ｓの裏面に形成されるランドＬＮＤ３の構成態様をＳＭＤとしているのである。
本実施の形態２の特徴的構成をまとめると、配線基板１Ｓのコーナー部に配置されているランドＬＮＤ３とビアＶとの接続構成をランドオンビア構造とし、かつ、コーナー部に配置されているランドＬＮＤ３の構成態様をＮＳＭＤとする。一方、配線基板１Ｓのコーナー部以外の領域に配置されているランドＬＮＤ３とビアＶとの接続構成をランドオンビア構造とせず、かつ、コーナー部以外の領域に配置されているランドＬＮＤ３の構成態様をＳＭＤとしている。このように構成することにより、本実施の形態２では、応力の集中しやすい配線基板１Ｓのコーナー部において、ハーフボールの高さばらつきを抑制しつつ、ランドＬＮＤ３とハーフボールの接着強度を向上できるとともに、配線基板１Ｓの表面に形成される配線Ｌ１のレイアウト自由度を確保することができる顕著な効果を奏するのである。
（実施の形態３）
本実施の形態３もハーフボールＬＧＡを対象にしている。前記実施の形態１では、配線基板の裏面に形成されているランドのすべてについてランドオンビア構造を採用し、かつ、ランドの構成態様をＮＳＭＤとする例について説明している。これに対し、本実施の形態３では、配線基板の裏面に形成されているランドの一部についてだけランドオンビア構造を採用し、かつ、ランドの構成態様をＮＳＭＤとする一方、その他のランドについては、ランドオンビア構造を採用せず、かつ、ランドの構成態様をＳＭＤとする例について説明する。
図５５は、本実施の形態３のハーフボールＬＧＡにおける配線基板１Ｓの構成を示す図である。図５５は、配線基板１Ｓのチップ搭載面（表面）の構成と配線基板１Ｓのチップ搭載面とは反対側の面（裏面）の構成とを重ね合わせて図示している。つまり、図５５において、配線基板１Ｓの４辺に沿って配置されている電極Ｅと、電極Ｅの内側領域に格子状に配置されているランドＬＮＤ１が配線基板１Ｓの表面に形成されている構成要素である。ここで、配線基板１Ｓの表面に形成されている電極ＥとランドＬＮＤ１とは、配線で接続されているが、図５３では煩雑となるため、電極ＥとランドＬＮＤ１とを接続する配線の図示を省略している。
これに対し、図５５において、配線Ｌ２と格子状に配置されているランドＬＮＤ３は、配線基板１Ｓの裏面に形成されている構成要素である。そして、配線基板１Ｓの表面と配線基板１Ｓの裏面とを貫通するビアＶが図示されている。
図５５において、本実施の形態３における特徴は、配線基板１Ｓの最外列に形成されているランドＬＮＤ１とビアＶとランドＬＮＤ３との配置関係にある。つまり、本実施の形態３では、配線基板１Ｓの最外列において、配線基板１Ｓの表面（チップ搭載面）に形成されているランドＬＮＤ１と平面的に重なり、かつ、ランドＬＮＤ１に内包されるようにビアＶが形成されている、そして、このビアＶは配線基板１Ｓの裏面に形成されているランドＬＮＤ３と直接接続されている。すなわち、配線基板１Ｓの裏面に形成されているランドＬＮＤ３は、ビアＶの直上に形成されており、ビアＶを平面的に内包するように配置されている。そして、配線基板１Ｓの裏面に形成されているランドＬＮＤ３の構成態様はＮＳＭＤとなっている。このように、配線基板１Ｓの最外列に形成されているランドＬＮＤ３とビアＶとはランドオンビア構造をしており、かつ、ランドＬＮＤ３の構成態様はＮＳＭＤとなっている。これにより、配線基板１Ｓの最外列において、配線基板１Ｓの裏面に形成されているランドＬＮＤ３とこのランドＬＮＤ３上に搭載されるハーフボール（図示せず）との接続強度を向上することができるのである。
配線基板１Ｓの最外列に配置されるランドＬＮＤ３をランドオンビア構造とし、かつ、ランドＬＮＤ３の構成態様をＮＳＭＤとするのは以下の理由による。前記実施の形態２で説明したように、矩形形状をした配線基板１Ｓのコーナー部で、配線基板１Ｓにかかる応力が最も集中しやすくなっているが、配線基板１Ｓの４辺周辺でも応力が大きくなるのである。すなわち、配線基板１Ｓの４辺周辺でも応力集中によりハーフボールがランドＬＮＤ３からとれてしまう可能性があるのである。
そこで、本実施の形態３では、配線基板１Ｓの最外列でのランドＬＮＤ３とハーフボールとの実装強度を向上させるため、配線基板１Ｓの最外列に配置されるランドＬＮＤ３の構成態様をＮＳＭＤとし、ランドＬＮＤ３の構成態様をＮＳＭＤとすることによるハーフボールの高さばらつきを低減するため、ランドＬＮＤ３とビアＶとをランドオンビア構造で接続するように構成しているのである。
続いて、配線基板１Ｓの最外列以外に配置されているランドＬＮＤ３の構成について説明する。本実施の形態３では、図５５に示すように、配線基板１Ｓの最外列以外に配置されているランドＬＮＤ３については、ランドオンビア構造を採用せず、ランドＬＮＤ３の構成態様をＳＭＤとしている。図５５に示すように、配線基板１Ｓの最外列以外に配置されているランドＬＮＤ３は、ビアＶと平面的に重ならないように配置されており、このランドＬＮＤ３とビアＶとは、配線基板１Ｓの裏面に形成されている配線Ｌ２で接続されている。以上のように、配線基板１Ｓの最外列以外に配置されているランドＬＮＤ３とビアＶとの接続にはランドオンビア構造を採用していない。したがって、配線基板１Ｓの裏面に形成されているランドＬＮＤ３の位置に対応してビアＶは設けられていない。つまり、ビアＶの配置位置は、ハーフボールを搭載するランドＬＮＤ３の配置位置に規定されることなく自由に配置することができる。配線基板１Ｓの裏面に形成されているランドＬＮＤ３とビアＶとは配線基板の裏面に形成されている配線Ｌ２で接続されているので、ビアＶを配線基板１Ｓの裏面に形成されるランドＬＮＤ３の位置に対応して設ける必要がないのである。ビアＶの位置は、配線基板１Ｓの表面に形成されるランドＬＮＤ１に対応して自由に設けることができるのである。このことは、配線基板１Ｓの表面に形成されるランドＬＮＤ１の配置自由度が向上することを意味している。
図５６は、配線基板１Ｓの表面において、電極ＥとランドＬＮＤ１とを接続する配線Ｌ１のレイアウト構成を示す図である。本実施の形態３の特徴は、配線基板１Ｓの表面（チップ搭載面）に配置されている電極Ｅが配線基板１Ｓの最外周に配置されていないことである。つまり、図５６に示すように、矩形形状をした配線基板１Ｓの４辺に沿って電極Ｅが配列されているが、この電極Ｅの外側領域にランドＬＮＤ１およびビアＶが形成され、かつ、電極Ｅの内側領域にもランドＬＮＤ１およびビアＶが形成されている。このように構成することにより、配線基板１Ｓの表面に形成されているランドＬＮＤ１と電極Ｅとを接続する配線Ｌ１のレイアウト自由度を向上することができるのである。つまり、電極Ｅから外側領域に延在する配線Ｌ１と電極Ｅから内側領域に延在する配線Ｌ１とが存在することから、電極Ｅの内側領域にすべての配線Ｌ１を配置する場合にくらべて、配線Ｌ１のレイアウトがしやすくなるのである。
さらに、本実施の形態３では、配線基板１Ｓの表面に配置される配線Ｌ１のレイアウト自由度を向上するため、図５５に示すように、電極Ｅの内側領域に配置されるランドＬＮＤ３とビアＶとの接続をランドオンビア構造としていない。一方、配線基板１Ｓの裏面に形成されているランドＬＮＤ３とビアＶとの接続にランドオンビア構造を採用しない場合にランドＬＮＤ３の構成態様をＮＳＭＤとすると、ランドＬＮＤ３上に搭載されるハーフボールの高さばらつきが問題となることから、配線基板１Ｓの裏面に形成されるランドＬＮＤ３の構成態様をＳＭＤとしているのである。
以上より、本実施の形態３の特徴的構成をまとめると、配線基板１Ｓの最外列に配置されているランドＬＮＤ３とビアＶとの接続構成をランドオンビア構造とし、かつ、配線基板１Ｓの最外列に配置されているランドＬＮＤ３の構成態様をＮＳＭＤとする。一方、配線基板１Ｓの最外列以外の領域に配置されているランドＬＮＤ３とビアＶとの接続構成をランドオンビア構造とせず、かつ、最外列以外の領域に配置されているランドＬＮＤ３の構成態様をＳＭＤとしている。そして、配線基板１Ｓの表面に形成される電極Ｅの内側領域だけでなく外側領域にもビアＶを設ける構造とする。
このように構成することにより、本実施の形態３では、応力の集中しやすい配線基板１Ｓの最外列において、ハーフボールの高さばらつきを抑制しつつ、ランドＬＮＤ３とハーフボールの接着強度を向上できるとともに、配線基板１Ｓの表面に形成される配線Ｌ１のレイアウト自由度を確保することができる顕著な効果を奏するのである。
（実施の形態４）
本実施の形態４では、ＢＧＡに本発明を適用する例について説明する。前記実施の形態１〜３ではハーフボールＬＧＡについて説明したが、これらは、本実施の形態４におけるＢＧＡにも適用することができる。
図５７は、本実施の形態４のＢＧＡからなるパッケージＰａの模式的な構成を示す断面図である。図５７に示すパッケージＰａは、図４９に示す前記実施の形態１のハーフボールＬＧＡからなるパッケージＰａとほぼ同様の構成をしている。異なる点は、図５７に示すパッケージＰａでは半田ボールＢａの高さが０．１ｍｍよりも高くなるように形成されているのに対し、図４９に示すパッケージＰａではハーフボールＨＢａの高さが０．１ｍｍ以下になるように形成されている点である。以下に、図５７に示すパッケージＰａの構成について説明する。図５７に示すパッケージＰａは、配線基板１Ｓを有しており、この配線基板１Ｓには、配線基板１Ｓを貫通するビアＶが形成されている。ビアＶの側面にはめっき膜からなる導電膜ＣＦ２が形成されている。そして、配線基板１Ｓの裏面（下面）には、ビアＶと直接接続するようにランドＬＮＤ３が形成されており、ランドＬＮＤ３上に外部接続端子である半田ボールＢａが形成されている。これにより、ランドオンビア構造が形成されていることになる。配線基板１Ｓの裏面（下面）にはソルダレジストＳＲが形成されており、ランドＬＮＤ３は、ソルダレジストＳＲに形成された開口部Ｋの内部に形成されている。このとき、開口部Ｋの径はランドＬＮＤ３の径よりも大きくなるように形成されており、ランドＬＮＤ３の構成態様はＮＳＭＤとなっている。つまり、本実施の形態１におけるパッケージＰａ（ＢＧＡ）は、ランドオンビア構造であり、かつ、ランドＬＮＤ３の構成態様をＮＳＭＤとするパッケージである。配線基板１Ｓの表面（上面）には、ビアＶと接続するようにランドＬＮＤ１が形成されており、このランドＬＮＤ１と接続するように配線Ｌ１が形成されている。配線基板１Ｓの表面に形成されているランドＬＮＤ１および配線Ｌ１はソルダレジストＳＲで覆われている。このソルダレジストＳＲ上には樹脂Ｍが形成されている。詳細に説明すると、図５７では図示していないが、配線基板１Ｓの表面（上面）上に形成されているソルダレジストＳＲ上には半導体チップ（図示せず）が搭載され、この半導体チップを覆うように樹脂Ｍが形成されている。
このように構成されている本実施の形態４におけるＢＧＡにおいても、前記実施の形態１と同様に、ランドオンビア構造で、かつ、ランドＬＮＤ３の構成態様をＮＳＭＤとする構成をＢＧＡに適用することにより、半田ボールＢａの実装強度の向上とランドＬＮＤ３上に配置される半田ボールＢａの高さばらつきの抑制を実現できる。
本実施の形態４におけるＢＧＡの利点について説明する。ＢＧＡでは、外部接続端子として半田ボールＢａを使用している。この半田ボールＢａの高さは０．１ｍｍよりも高くなっており、ハーフボールＬＧＡの外部接続端子であるハーフボールに比べて高さが高くなっている。このため、ＢＧＡではハーフボールＬＧＡに比べて外部接続端子のスタンドオフ（高さ）を大きくとれる利点がある。つまり、ＢＧＡでは半田ボールＢａの高さが高くなっているので、ＢＧＡをマザーボードに実装する際、実装がしやすくなるという特徴がある。具体的に説明すると、マザーボードに部品を実装する際、マザーボード上の端子に迎え半田を塗布して部品を実装するが、この迎え半田を厚く形成しても、ＢＧＡでは半田ボールの高さが高くなっているので、隣接する半田ボール間にわたって迎え半田が形成される（半田ブリッジ）ことが抑制され、隣接する半田ボール間のショート不良を防止できるのである。つまり、マザーボードにはＢＧＡなどの半導体装置の他に、チップコンデンサや抵抗などの受動部品も搭載する。この受動部品を確実にマザーボードに実装するため、マザーボードに塗布する迎え半田の厚さが厚くなる傾向がある。この場合であっても、ＢＧＡであれば、外部接続端子（半田ボールＢａ）の高さが高くなっているので、隣接する半田ボール間での迎え半田によるショート不良を低減できるのである。このように、ＢＧＡでは、マザーボードに実装する際の実装容易性が高いという利点がある。
次に、本実施の形態４におけるＢＧＡの製造工程について説明するが、本実施の形態４におけるＢＧＡの製造工程は、前記実施の形態１におけるハーフボールＬＧＡとほぼ同様である。すなわち、図５８は、本実施の形態４におけるＢＧＡの製造工程を示すフローチャートであるが、図５８に示すＳ２０１〜Ｓ２１２は、図３７に示すＳ１０１〜Ｓ１１２とほぼ同様である。異なる点は、半田ボール搭載工程（Ｓ２０９）である。この半田ボール搭載工程について説明する。
図３８〜図４２までは前記実施の形態１と同様である。続いて、図５９に示すように、半田ボールＢａをピックアップし、図６０に示すように、配線基板１Ｓの裏面に半田ボールＢａを搭載する。そして、配線基板１Ｓに対してリフローを施す（図５８のＳ２１０）。これにより、配線基板１Ｓの裏面に形成されている半田ボールＢａはＢＧＡの外部接続端子となる。その後の工程は前記実施の形態１と同様である。このようにして、本実施の形態４におけるＢＧＡを製造することができる。
（実施の形態５）
本実施の形態５では、ＬＧＡに本発明を適用する例について説明する。図６１は、本実施の形態５のＬＧＡからなるパッケージＰａの模式的な構成を示す断面図である。図６１に示すパッケージＰａは、図４９に示す前記実施の形態１のハーフボールＬＧＡからなるパッケージＰａとほぼ同様の構成をしている。異なる点は、図６１に示すパッケージＰａではハーフボールが形成されていないのに対し、図４９に示すパッケージＰａではハーフボールＨＢａが形成されている点である。以下に、図６１に示すパッケージＰａの構成について説明する。図６１に示すパッケージＰａは、配線基板１Ｓを有しており、この配線基板１Ｓには、配線基板１Ｓを貫通するビアＶが形成されている。ビアＶの側面にはめっき膜からなる導電膜ＣＦ２が形成されている。そして、配線基板１Ｓの裏面（下面）には、ビアＶと直接接続するようにランドＬＮＤ３が形成されており、ランドＬＮＤ３上に外部接続端子である半田ボールＢａが形成されている。これにより、ランドオンビア構造が形成されていることになる。配線基板１Ｓの裏面（下面）にはソルダレジストＳＲが形成されており、ランドＬＮＤ３は、ソルダレジストＳＲに形成された開口部Ｋの内部に形成されている。このとき、開口部Ｋの径はランドＬＮＤ３の径よりも大きくなるように形成されており、ランドＬＮＤ３の構成態様はＮＳＭＤとなっている。つまり、本実施の形態１におけるパッケージＰａ（ＬＧＡ）は、ランドオンビア構造であり、かつ、ランドＬＮＤ３の構成態様をＮＳＭＤとするパッケージである。配線基板１Ｓの表面（上面）には、ビアＶと接続するようにランドＬＮＤ１が形成されており、このランドＬＮＤ１と接続するように配線Ｌ１が形成されている。配線基板１Ｓの表面に形成されているランドＬＮＤ１および配線Ｌ１はソルダレジストＳＲで覆われている。このソルダレジストＳＲ上には樹脂Ｍが形成されている。詳細に説明すると、図５７では図示していないが、配線基板１Ｓの表面（上面）上に形成されているソルダレジストＳＲ上には半導体チップ（図示せず）が搭載され、この半導体チップを覆うように樹脂Ｍが形成されている。
本実施の形態５におけるＬＧＡでは、配線基板１Ｓの裏面に形成されているランドＬＮＤ上にハーフボールが搭載されていない。このため、ランドＬＮＤ３上に搭載されるハーフボールの高さばらつきを低減するという課題は、本実施の形態５におけるＬＧＡでは存在しないことになる。それにもかかわらす、配線基板１Ｓの裏面に形成されているランドＬＮＤ３とビアＶとの接続構成をランドオンビア構造とし、かつ、配線基板１Ｓの裏面に形成されているランドＬＮＤ３の構成態様をＮＳＭＤとする構成は、本実施の形態５におけるＬＧＡでも有用である。この点について説明する。
ＬＧＡをマザーボードに実装する場合には、マザーボードに迎え半田を塗布して、この迎え半田によりマザーボード上にＬＧＡを実装することになる。このため、露出しているランドＬＮＤ３もＬＧＡをマザーボードに実装する際には半田接続されることになる。
ここで、例えば、ＬＧＡに形成されているランドＬＮＤ３がランドオンビア構造ではなく、配線を使用してランドＬＮＤ３とビアＶとを接続する場合、ソルダレジストＳＲに形成した開口部からはランドＬＮＤ３と配線の一部が露出することになる。したがって、マザーボードに塗布されている迎え半田は、露出しているランドＬＮＤ３と露出している配線の一部を覆うように形成される。このとき、ランドＬＮＤ３は、円形形状をしており面積も大きいので、ランドＬＮＤ３と迎え半田との接着強度は高いものとなる。しかし、配線は細く面積も小さいので、配線と迎え半田とを接着した部分では、ＬＧＡやマザーボードに加わる応力によって、配線ごと配線基板１Ｓから配線を含むランドＬＮＤ３がむしりとられてしまうことが生じやすくなる。この場合、ＬＧＡがマザーボードから取れてしまい実装不良となる。
この点に関し、本実施の形態５では、ランドＬＮＤ３とビアＶとの構成をランドオンビア構造にしている。このため、ランドＬＮＤ３の構成態様をＮＳＭＤとする場合であっても、ソルダレジストＳＲに形成された開口部から露出する金属膜はランドＬＮＤ３だけとなる。このことから、本実施の形態５では、円形形状をしたランドＬＮＤ３とだけ迎え半田が接着することになる。つまり、本実施の形態５では、ランドＬＮＤ３の構成態様をＮＳＭＤとしても、ランドＬＮＤ３とビアＶを接続する配線が存在しないことから、配線と迎え半田が接着することはないのである。したがって、迎え半田は、面積が大きく配線基板としっかり固着しているランドＬＮＤ３とだけ接着するので、ランドＬＮＤ３が配線基板１Ｓからむしりとられてしまうということを防止できるのである。以上のことから、本実施の形態５におけるＬＧＡにおいても、配線基板１Ｓの裏面に形成されているランドＬＮＤ３とビアＶとの接続構成をランドオンビア構造とし、かつ、配線基板１Ｓの裏面に形成されているランドＬＮＤ３の構成態様をＮＳＭＤとする構成は有用であることがわかる。
次に、本実施の形態５におけるＬＧＡの製造工程について説明するが、本実施の形態５におけるＬＧＡの製造工程は、前記実施の形態１におけるハーフボールＬＧＡとほぼ同様である。すなわち、図６２は、本実施の形態５におけるＬＧＡの製造工程を示すフローチャートであるが、図６２に示すＳ３０１〜Ｓ３１０は、図３７に示すＳ１０１〜Ｓ１１２とほぼ同様である。異なる点は、配線基板にハーフボールを形成する工程が存在しない点である。このようにして、本実施の形態５におけるＬＧＡを製造することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、例えば、ＲＦＩＣの機能を有する半導体チップを搭載したパッケージを具体的に取り上げて説明しているが、本発明はこれに限らず、ＲＦＩＣ以外の機能を有する半導体チップを搭載したパッケージ（例えば、ＢＧＡ、ハーフボールＬＧＡ、ＬＧＡ）などに幅広く適用することができる。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
携帯電話機の送受信部の構成を示すブロック図である。 ＲＦＩＣの機能を説明するブロック図である。 ＲＦＩＣを形成した半導体チップのレイアウト構成を示す図である。 半導体チップの模式的な断面を示す断面図である。 本発明の実施の形態１における半導体装置のパッケージを示した図である。 配線基板の裏面を示す図である。 図５および図６で示される半導体装置のパッケージ形態の一例を断面で説明する図である。 図５および図６で示される半導体装置のパッケージ形態の一例を断面で説明する図である。 本発明者らが検討したハーフボールＬＧＡにおける配線基板の構成を示す図である。 配線基板の裏面に形成されているランドの構成態様の一例を示す図である。 図１０のＡ−Ａ線で切断した断面図である。 配線基板の裏面に形成されているランドの構成態様の一例を示す図である。 図１２のＡ−Ａ線で切断した断面図である。 （ａ）は、ランドに対して正常に開口部が形成されているＮＳＭＤを示す図であり、（ｂ）は、ランドに対して開口部が紙面下側方向にずれて開口部が形成されているＮＳＭＤを示す図である。そして、（ｃ）は、ランドに対して開口部が紙面上側方向にずれて開口部が形成されているＮＳＭＤを示す図である。 （ａ）は、ランドに対して正常に開口部が形成されているＳＭＤを示す図であり、（ｂ）は、ランドに対して開口部が紙面下側方向にずれて開口部が形成されているＳＭＤを示す図である。そして、（ｃ）は、ランドに対して開口部が紙面上側方向にずれて開口部が形成されているＳＭＤを示す図である。 実施の形態１における配線基板の模式的な構成を示す図である。 配線基板の裏面を示す図である。 配線基板の裏面に形成されたランドオンビア構造で、かつ、ランドの構成態様がＮＳＭＤである構造を示す断面図である。 配線基板の裏面に形成されている１つのランドの構成を拡大して示す図である。 図１９のＡ−Ａ線で切断した断面図である。 （ａ）は、実施の形態１におけるランドオンビア構造において、ランドに対して正常に開口部が形成されているＮＳＭＤを示す図である。（ｂ）は、実施の形態１におけるランドオンビア構造において、ランドに対して開口部が紙面下側方向にずれて開口部が形成されているＮＳＭＤを示す図である。（ｃ）は、実施の形態１におけるランドオンビア構造において、ランドに対して開口部が紙面上側方向にずれて開口部が形成されているＮＳＭＤを示す図である。 実施の形態１における配線基板１Ｓをチップ搭載面（表面）側から見た図である。 ランドオンビア構造を使用しない場合の電極とランドとを接続する配線のレイアウト構成を示す拡大図である。 ランドオンビア構造を使用する場合の電極とランドとを接続する配線のレイアウト構成を示す拡大図である。 ランドオンビア構造を使用する場合の電極とランドとを接続する配線のレイアウト構成を示す拡大図である。 ハーフボールＬＧＡとＢＧＡの衝撃力に対する耐性を測定した結果を示す表である。 実施の形態１における配線基板の製造工程を示す断面図である。 図２７に続く配線基板の製造工程を示す断面図である。 図２８に続く配線基板の製造工程を示す断面図である。 図２９に続く配線基板の製造工程を示す断面図である。 図３０に続く配線基板の製造工程を示す断面図である。 図３１に続く配線基板の製造工程を示す断面図である。 図３２に続く配線基板の製造工程を示す断面図である。 図３３に続く配線基板の製造工程を示す断面図である。 図３４に続く配線基板の製造工程を示す断面図である。 図３５に続く配線基板の製造工程を示す断面図である。 ハーフボールＬＧＡを形成する製造工程の流れを示すフローチャートである。 ハーフボールＬＧＡの製造工程を示す断面図である。 図３８に続くハーフボールＬＧＡの製造工程を示す断面図である。 図３９に続くハーフボールＬＧＡの製造工程を示す断面図である。 図４０に続くハーフボールＬＧＡの製造工程を示す断面図である。 図４１に続くハーフボールＬＧＡの製造工程を示す断面図である。 図４２に続くハーフボールＬＧＡの製造工程を示す断面図である。 図４３に続くハーフボールＬＧＡの製造工程を示す断面図である。 図４４に続くハーフボールＬＧＡの製造工程を示す断面図である。 図４５に続くハーフボールＬＧＡの製造工程を示す断面図である。 ハーフボールＬＧＡを示す断面図である。 ハーフボールＬＧＡをマザーボードに実装する様子を示す断面図である。 ハーフボールＬＧＡをマザーボードに実装する実装工程を示す断面図である。 図４９に続く実装工程を示す断面図である。 図５０に続く実装工程を示す断面図である。 図５１に続く実装工程を示す断面図である。 実施の形態２のハーフボールＬＧＡにおける配線基板の構成を示す図である。 配線基板の表面において、電極とランドとを接続する配線のレイアウト構成を示す図である。 実施の形態３のハーフボールＬＧＡにおける配線基板の構成を示す図である。 配線基板の表面において、電極とランドとを接続する配線のレイアウト構成を示す図である。 実施の形態４のＢＧＡからなるパッケージの模式的な構成を示す断面図である。 実施の形態４におけるＢＧＡの製造工程を示すフローチャートである。 ＢＧＡの製造工程を示す断面図である。 図５９に続くＢＧＡの製造工程を示す断面図である。 実施の形態５のＬＧＡからなるパッケージの模式的な構成を示す断面図である。 実施の形態５におけるＬＧＡの製造工程を示すフローチャートである。
符号の説明
１ 携帯電話機
１Ｓ 配線基板
２ アプリケーションプロセッサ
３ メモリ
４ ベースバンド部
５ ＲＦＩＣ
６ 電力増幅器
７ ＳＡＷフィルタ
８ アンテナスイッチ
９ アンテナ
１０ ＬＮＡ
１１ 可変増幅器
１２ ミキサ
１３ ローパスフィルタ
１４ ＰＧＡ
１５ ローパスフィルタ
１６ ＰＧＡ
１７ ローパスフィルタ
１８ ＰＧＡ
１９ ローパスフィルタ
２０ 復調器
２１ ＡＤＣ／ＤＡＣ＆ＤＣオフセット用制御論理回路部
２２ ９０度移相器
２３ ＲＦシンセサイザ
２４ ＩＦシンセサイザ
２５ バッファ
２６ ＲＦＶＣＯ
２７ 分周器
２８ 分周器
２９ スイッチ
３０ スイッチ
３１ 分周器
３２ ＩＦＶＣＯ
３３ ＶＣＸＯ
３４ ミキサ
３５ ９０度移相器
３６ 加算器
３７ ミキサ
３８ ＤＰＤ
３９ ループフィルタ
４０ ＴＸＶＣＯ
４１ 分周器
４２ カプラ
４３ 増幅器
４４ ミキサ
４５ パッド
５０ 半導体基板
５１ 埋め込み絶縁膜
５２ シリコン層
５３ 素子分離領域
５４ トレンチ
５５ａ ｎ型半導体領域
５５ｂ ｎ＋型半導体領域
５５ｃ ｎ型半導体領域
５５ｄ ｎ＋型半導体領域
５５ｅ ｐ型半導体領域
５５ｆ ｎ＋型半導体領域
５６ａ ｎ型半導体領域
５６ｂ ｐ＋型半導体領域
５６ｃ ｐ型半導体領域
５６ｄ ｐ＋型半導体領域
５６ｅ ｎ型半導体領域
５６ｆ ｐ型半導体領域
５７ａ ｎ型半導体領域
５７ｂ ｎ＋型半導体領域
５７ｃ ｎ型半導体領域
５７ｄ ｎ型半導体領域
５７ｅ ｐ型半導体領域
５８ ゲート絶縁膜
５９ ゲート電極
６０ａ ｎ型半導体領域
６０ｂ ｐ型半導体領域
６０ｃ ｎ型半導体領域
６１ａ ｎ型半導体領域
６１ｂ ｎ型半導体領域
６１ｃ ｎ型半導体領域
６２ 容量絶縁膜
６３ 上部電極
６４ａ ｎ型半導体領域
６５ ポリシリコン膜
６６ 窒化シリコン膜
６７ 酸化シリコン膜
６８ 配線
ａ 距離
ｂ 距離
Ｂａ 半田ボール
ＢＫ 下金型
ＢＬ 外部接続端子
Ｃ 容量素子
Ｃ１ コレット
Ｃ２ キャピラリ
ＣＦ１ 導電膜
ＣＦ２ 導電膜
ＣＦ３ 導電膜
ＣＨＰ 半導体チップ
ＤＢ ダイシングブレード
ＤＦ ドライフィルム
ＤＦＭ ダイシングフレーム
ＤＴ ダイシングテープ
Ｅ 電極
Ｇ グラインダ
ＨＢａ ハーフボール
Ｋ 開口部
Ｋ２ 開口部
Ｌ１ 配線
Ｌ２ 配線
Ｌ３ 配線
ＬＮＤ１ ランド
ＬＮＤ２ ランド
ＬＮＤ３ ランド
ＬＮＤ４ ランド
ＬＮＤ５ ランド
Ｍ 樹脂
ＭＢ マザーボード
ＭＳ 基板
ＭＳＫ メタルマスク
Ｐ 絶縁ペースト
Ｐａ パッケージ
ＰＬＧ プラグ
ＰＴ 保護テープ
Ｑ１ ＰＮＰバイポーラトランジスタ
Ｑ２ ＮＰＮバイポーラトランジスタ
Ｑ３ ｐチャネル型ＭＩＳＦＥＴ
Ｑ４ ｎチャネル型ＭＩＳＦＥＴ
Ｒ 抵抗素子
Ｓ１ スキージ
ＳＢ 接合半田
ＳＰ 半田ペースト
ＳＰ２ 半田ペースト
ＳＲ ソルダレジスト
ＳＲ２ ソルダレジスト
ＵＫ 上金型
Ｖ ビア
Ｖ２ ビア
Ｗ ワイヤ
ＷＦ 半導体ウェハ

Claims (19)

  1. （ａ）矩形形状の配線基板と、
    （ｂ）前記配線基板の第１面上に搭載された半導体チップと、
    （ｃ）前記配線基板に形成された複数の電極と前記半導体チップに形成されている複数のボンディングパッドとをそれぞれ接続する複数のワイヤとを備え、
    前記配線基板は、
    （ａ１）前記配線基板の前記第１面に形成された前記複数の電極と、
    （ａ２）前記配線基板の前記第１面に形成され、前記複数の電極と平面的に重ならないように設けられた複数の第１ランドと、
    （ａ３）前記配線基板の前記第１面に形成され、前記複数の電極と前記複数の第１ランドとをそれぞれ電気的に接続する複数の第１配線と、
    （ａ４）前記複数の第１ランドのそれぞれに平面的に内包されるように形成され、かつ、前記配線基板を貫通する複数のビアと、
    （ａ５）前記配線基板の前記第１面とは反対側の面である第２面に形成され、前記複数のビアのそれぞれを平面的に内包するように形成され、かつ、前記複数のビアのそれぞれと電気的に接続する複数の第２ランドと、
    （ａ６）前記配線基板の前記第２面に形成された保護膜であって、前記複数の第２ランドのそれぞれの面積よりも大きく、かつ、前記複数の第２ランドのそれぞれを内包する複数の第１開口部を有する前記保護膜と、
    （ａ７）前記保護膜に形成された前記複数の第１開口部のそれぞれに設けられ、前記複数の第２ランドのそれぞれと電気的に接続する複数の第１突起電極と、を有し、
    前記配線基板の前記第２面には、さらに、
    （ａ８）前記複数のビアのそれぞれと平面的に重ならないように設けられた複数の第３ランドと、
    （ａ９）前記複数の第２ランドの一部と前記複数の第３ランドのそれぞれとを電気的に接続する第２配線と、
    （ａ１０）前記配線基板の前記第２面に形成された前記保護膜であって、前記複数の第３ランドのそれぞれの面積よりも小さく、かつ、前記第２配線を露出せずに前記複数の第３ランドに平面的に包含される複数の第２開口部を有する前記保護膜と、
    （ａ１１）前記保護膜に形成された前記複数の第２開口部のそれぞれに設けられ、前記複数の第３ランドのそれぞれと電気的に接続する複数の第２突起電極とを有し、
    前記配線基板の前記第１面に形成されている前記複数の電極は、前記配線基板の辺に沿って配置され、
    前記複数の第１ランドの一部は、前記複数の電極が配置されている前記配線基板の領域よりも外側領域に配置され、
    前記複数の第１ランドの一部は、前記複数の電極が配置されている前記配線基板の領域よりも内側領域に配置され、
    前記複数の第２ランドのうち、前記複数の第３ランドのそれぞれと電気的に接続しているランドは前記保護膜で覆われており、
    前記配線基板の前記第２面に形成されている前記複数の第１突起電極は、平面的に、前記複数の電極が配置されている領域よりも外側領域に配置されている一方、前記配線基板の前記第２面に形成されている前記複数の第２突起電極は、平面的に、前記複数の電極が配置されている領域よりも内側領域に配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記複数の第１突起電極のそれぞれの高さと前記複数の第２突起電極のそれぞれの高さは、ともに０．１ｍｍ以下であることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記複数の第１突起電極のそれぞれの高さと前記複数の第２突起電極のそれぞれの高さは、ともに０．１ｍｍよりも高いことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置であって、
    前記複数の第１突起電極は、前記配線基板のコーナ部に配置されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置であって、
    前記複数の第１突起電極は、前記配線基板の最外周に配置されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置であって、
    前記複数の第１突起電極のそれぞれの高さは、０．１ｍｍ以下であることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置であって、
    前記複数の第１突起電極のそれぞれの高さは、０．１ｍｍよりも高いことを特徴とする半導体装置。
  8. 請求項１記載の半導体装置であって、
    前記複数の電極のそれぞれは、矩形形状をしており、
    前記複数の第２ランドのそれぞれと前記複数の第１開口部のそれぞれは、円形形状をしていることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置であって、
    前記配線基板は矩形形状をしており、
    前記複数の電極は、前記配線基板の外周部に配置されており、
    前記複数の第１ランドは、前記複数の電極が配置されている前記配線基板の前記外周部よりも内側領域に配置されていることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置であって、
    前記配線基板を貫通する前記複数のビアのそれぞれは、前記配線基板の前記第１面での径よりも前記配線基板の前記第２面での径が小さく、前記配線基板の前記第１面から前記配線基板の前記第２面に進むにつれて前記複数のビアのそれぞれの径が小さくなっていることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置であって、
    前記半導体チップは、携帯電話機に使用されるＲＦＩＣチップであることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置であって、
    前記ＲＦＩＣチップは、送信時にベースバンド信号を無線周波数の送信信号に変調する機能と、受信時に無線周波数の受信信号をベースバンド信号に復調する機能を実現する回路が形成されたものであることを特徴とする半導体装置。
  13. （ａ）矩形形状の配線基板と、
    （ｂ）前記配線基板の第１面上に搭載された半導体チップと、
    （ｃ）前記配線基板に形成された複数の電極と前記半導体チップに形成されている複数のボンディングパッドとをそれぞれ接続する複数のワイヤとを備え、
    前記配線基板は、
    （ａ１）前記配線基板の前記第１面に形成された前記複数の電極と、
    （ａ２）前記配線基板の前記第１面に形成され、前記複数の電極と平面的に重ならないように設けられた複数の第１ランドと、
    （ａ３）前記配線基板の前記第１面に形成され、前記複数の電極と前記複数の第１ランドとをそれぞれ電気的に接続する複数の第１配線と、
    （ａ４）前記複数の第１ランドのそれぞれに平面的に内包されるように形成され、かつ、前記配線基板を貫通する複数のビアと、
    （ａ５）前記配線基板の前記第１面とは反対側の面である第２面に形成され、前記複数のビアのそれぞれを平面的に内包するように形成され、かつ、前記複数のビアのそれぞれと電気的に接続する複数の第２ランドと、
    （ａ６）前記配線基板の前記第２面に形成された保護膜であって、前記複数の第２ランドのそれぞれの面積よりも大きく、かつ、前記複数の第２ランドのそれぞれを内包する複数の第１開口部を有する前記保護膜と、
    （ａ７）前記保護膜に形成された前記複数の第１開口部のそれぞれに設けられ、前記複数の第２ランドのそれぞれと電気的に接続する複数の第１突起電極と、を有し、
    前記配線基板の前記第２面には、さらに、
    （ａ８）前記複数のビアのそれぞれと平面的に重ならないように設けられた複数の第３ランドと、
    （ａ９）前記複数の第２ランドの一部と前記複数の第３ランドのそれぞれとを電気的に接続する第２配線と、
    （ａ１０）前記配線基板の前記第２面に形成された前記保護膜であって、前記複数の第３ランドのそれぞれの面積よりも小さく、かつ、前記第２配線を露出せずに前記複数の第３ランドに平面的に包含される複数の第２開口部を有する前記保護膜と、
    （ａ１１）前記保護膜に形成された前記複数の第２開口部のそれぞれに設けられ、前記複数の第３ランドのそれぞれと電気的に接続する複数の第２突起電極とを有し、
    前記複数の第２ランドのうち、前記複数の第３ランドのそれぞれと電気的に接続しているランドは前記保護膜で覆われており、
    前記配線基板の前記第１面に形成されている前記複数の電極は、前記配線基板の辺に沿って配置され、
    前記配線基板の前記第２面に形成されている前記複数の第１突起電極は、平面的に、前記複数の電極が配置されている領域よりも外側領域に配置されている一方、前記配線基板の前記第２面に形成されている前記複数の第２突起電極は、平面的に、前記複数の電極が配置されている領域よりも内側領域に配置されていることを特徴とする半導体装置。
  14. （ａ）矩形形状の配線基板の第１面に半導体チップを搭載する工程と、
    （ｂ）前記配線基板に形成されている複数の電極と、前記半導体チップに形成されている複数のボンディングパッドとをそれぞれ複数のワイヤで接続する工程と、
    （ｃ）前記配線基板の前記第１面に搭載されている前記半導体チップを樹脂で封止する工程と、
    （ｄ）前記配線基板の前記第１面とは反対側の第２面にマスクを介して半田ペーストを塗布することにより、複数の第１突起電極を形成する工程とを備え、
    前記（ａ）工程前に準備されている前記配線基板には、
    前記配線基板の前記第１面に形成された前記複数の電極と、
    前記配線基板の前記第１面に形成され、前記複数の電極と平面的に重ならないように設けられた複数の第１ランドと、
    前記配線基板の前記第１面に形成され、前記複数の電極と前記複数の第１ランドとをそれぞれ電気的に接続する複数の第１配線と、
    前記複数の第１ランドのそれぞれに平面的に内包されるように形成され、かつ、前記配線基板を貫通する複数のビアと、
    前記配線基板の前記第１面とは反対側の面である前記第２面に形成され、前記複数のビアのそれぞれを平面的に内包するように形成され、かつ、前記複数のビアのそれぞれと電気的に接続する複数の第２ランドと、
    前記配線基板の前記第２面に形成された保護膜であって、前記複数の第２ランドのそれぞれの面積よりも大きく、かつ、前記複数の第２ランドのそれぞれを内包する複数の第１開口部を有する前記保護膜が形成されており、
    前記（ｄ）工程は、前記保護膜に形成された前記複数の第１開口部を介して前記複数の第２ランドのそれぞれと接続するように前記複数の第１突起電極を形成し、
    前記配線基板の前記第２面には、さらに、
    前記複数のビアのそれぞれと平面的に重ならないように設けられた複数の第３ランドと、
    前記複数の第２ランドの一部と前記複数の第３ランドのそれぞれとを電気的に接続する第２配線と、
    前記配線基板の前記第２面に形成された前記保護膜であって、前記複数の第３ランドのそれぞれの面積よりも小さく、かつ、前記第２配線を露出せずに前記複数の第３ランドに平面的に包含される複数の第２開口部を有する前記保護膜が形成され、
    前記（ｄ）工程は、前記保護膜に形成された前記複数の第１開口部を介して前記複数の第２ランドのそれぞれと接続するように前記複数の第１突起電極を形成し、かつ、前記保護膜に形成された前記複数の第２開口部を介して前記複数の第３ランドのそれぞれと接続するように複数の第２突起電極を形成し、
    前記配線基板の前記第１面に形成されている前記複数の電極は、前記配線基板の辺に沿って配置されており、
    前記配線基板の前記第２面に形成されている前記複数の第１突起電極は、平面的に、前記複数の電極が配置されている領域よりも外側領域に配置されている一方、前記配線基板の前記第２面に形成されている前記複数の第２突起電極は、平面的に、前記複数の電極が配置されている領域よりも内側領域に配置されていることを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法であって、
    前記複数の第１突起電極のそれぞれの高さは、０．１ｍｍ以下であることを特徴とする半導体装置の製造方法。
  16. 請求項１４記載の半導体装置の製造方法であって、
    前記複数の第１突起電極は、前記配線基板のコーナ部に配置されていることを特徴とする半導体装置の製造方法。
  17. 請求項１４記載の半導体装置の製造方法であって、
    前記複数の第１突起電極は、前記配線基板の最外周に配置されていることを特徴とする半導体装置の製造方法。
  18. （ａ）矩形形状の配線基板の第１面に半導体チップを搭載する工程と、
    （ｂ）前記配線基板に形成されている複数の電極と、前記半導体チップに形成されている複数のボンディングパッドとをそれぞれ複数のワイヤで接続する工程と、
    （ｃ）前記配線基板の前記第１面に搭載されている前記半導体チップを樹脂で封止する工程と、
    （ｄ）前記配線基板の前記第１面とは反対側の第２面に半田ボールを搭載することにより、複数の第１突起電極を形成する工程とを備え、
    前記（ａ）工程前に準備されている前記配線基板には、
    前記配線基板の前記第１面に形成された前記複数の電極と、
    前記配線基板の前記第１面に形成され、前記複数の電極と平面的に重ならないように設けられた複数の第１ランドと、
    前記配線基板の前記第１面に形成され、前記複数の電極と前記複数の第１ランドとをそれぞれ電気的に接続する複数の第１配線と、
    前記複数の第１ランドのそれぞれに平面的に内包されるように形成され、かつ、前記配線基板を貫通する複数のビアと、
    前記配線基板の前記第１面とは反対側の面である前記第２面に形成され、前記複数のビアのそれぞれを平面的に内包するように形成され、かつ、前記複数のビアのそれぞれと電気的に接続する複数の第２ランドと、
    前記配線基板の前記第２面に形成された保護膜であって、前記複数の第２ランドのそれぞれの面積よりも大きく、かつ、前記複数の第２ランドのそれぞれを内包する複数の第１開口部を有する前記保護膜が形成されており、
    前記（ｄ）工程は、前記保護膜に形成された前記複数の第１開口部を介して前記複数の第２ランドのそれぞれと接続するように前記複数の第１突起電極を形成し、
    前記配線基板の前記第２面には、さらに、
    前記複数のビアのそれぞれと平面的に重ならないように設けられた複数の第３ランドと、
    前記複数の第２ランドの一部と前記複数の第３ランドのそれぞれとを電気的に接続する第２配線と、
    前記配線基板の前記第２面に形成された前記保護膜であって、前記複数の第３ランドのそれぞれの面積よりも小さく、かつ、前記第２配線を露出せずに前記複数の第３ランドに平面的に包含される複数の第２開口部を有する前記保護膜が形成され、
    前記（ｄ）工程は、前記保護膜に形成された前記複数の第１開口部を介して前記複数の第２ランドのそれぞれと接続するように前記複数の第１突起電極を形成し、かつ、前記保護膜に形成された前記複数の第２開口部を介して前記複数の第３ランドのそれぞれと接続するように複数の第２突起電極を形成し、
    前記配線基板の前記第１面に形成されている前記複数の電極は、前記配線基板の辺に沿って配置されており、
    前記配線基板の前記第２面に形成されている前記複数の第１突起電極は、平面的に、前記複数の電極が配置されている領域よりも外側領域に配置されている一方、前記配線基板の前記第２面に形成されている前記複数の第２突起電極は、平面的に、前記複数の電極が配置されている領域よりも内側領域に配置されていることを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法であって、
    前記複数の第１突起電極のそれぞれの高さは、０．１ｍｍよりも高いことを特徴とする半導体装置の製造方法。
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