JP2004031562A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】信頼性の向上を図る。
【解決手段】主面２ａと裏面を有し、かつ配線２ｈとこれにバイパス状に電気的に接続された補助配線２ｉとが形成されたパッケージ基板２と、パッケージ基板２の主面２ａに搭載された半導体チップと、前記半導体チップのパッドとこれに対応するパッケージ基板２の接続端子２ｃとを接続する複数のワイヤと、パッケージ基板２の前記裏面に設けられた複数の半田バンプと、前記半導体チップを封止する封止部とからなり、パッケージ基板２の補助配線２ｉが、その主面２ａにおいて前記半導体チップの裏面の端部に対応した領域にバイパス状に形成されていることにより、熱ストレスがかかった際に、配線２ｈと補助配線２ｉのうち何れか一方が断線しても他方が残るため、ＣＳＰの信頼性の向上を図ることができる。
【選択図】 図３
【解決手段】主面２ａと裏面を有し、かつ配線２ｈとこれにバイパス状に電気的に接続された補助配線２ｉとが形成されたパッケージ基板２と、パッケージ基板２の主面２ａに搭載された半導体チップと、前記半導体チップのパッドとこれに対応するパッケージ基板２の接続端子２ｃとを接続する複数のワイヤと、パッケージ基板２の前記裏面に設けられた複数の半田バンプと、前記半導体チップを封止する封止部とからなり、パッケージ基板２の補助配線２ｉが、その主面２ａにおいて前記半導体チップの裏面の端部に対応した領域にバイパス状に形成されていることにより、熱ストレスがかかった際に、配線２ｈと補助配線２ｉのうち何れか一方が断線しても他方が残るため、ＣＳＰの信頼性の向上を図ることができる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、半導体装置の熱特性における信頼性向上に適用して有効な技術に関する。また、電気的特性の信頼性向上に適用して有効な技術に関する。
【０００２】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
樹脂封止形の半導体装置のうち、配線基板に半導体チップを搭載し、これを樹脂モールドによって樹脂封止して組み立てられる半導体パッケージでは、薄型／小型化が一般化してきており、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれる小型パッケージが開発されている。
【０００４】
基板タイプのＣＳＰでは、インタポーザとして有機基板（配線基板）が用いられる場合が多いが、半導体パッケージの小型化により、端子ピッチもファイン化しつつあるとともに、多ピン化によってピン数も増える傾向にある。
【０００５】
なお、樹脂製の基板を有する半導体装置については、例えば、特開２０００−１２４１６３号公報にその記載がある。
【０００６】
【発明が解決しようとする課題】
前記技術において、配線基板の配線幅もファインピッチ化によって可能な限り狭く形成しなけれけばならない。ところが、配線である銅箔とその表面を覆う絶縁膜であるソルダレジストとの熱膨張係数が異なるため、熱サイクルテストなどでの熱ストレスが細い配線に集中し、断線を引き起こすことが問題となる。
【０００７】
なお、断線は、主に、配線基板のチップ搭載側の面（この面を以降、主面という）で、かつ半導体チップの裏面の端部に対応する領域で発生することを本発明者は見出した。
【０００８】
これは、半導体チップが存在する領域としない領域とでは、基板の強度（剛性）が異なるため、その境界部の外側と内側とで熱収縮量が異なり、その結果、断線を引き起こすものである。
【０００９】
本発明の目的は、信頼性の向上を図る半導体装置およびその製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明は、主面とその反対側の裏面とを有し、かつ配線とこれにバイパス状に電気的に接続された補助配線とが形成された配線基板と、前記配線基板の主面に搭載され、かつ前記主面の接続端子と電気的に接続された半導体チップと、前記配線基板に設けられ、かつ前記半導体チップの表面電極とそれぞれに電気的に接続される複数の外部端子とを有し、前記補助配線は、前記配線基板の主面または裏面の少なくとも何れか一方に形成されているものである。
【００１３】
また、本発明は、配線とこれにバイパス状に電気的に接続された補助配線とを有し、かつ前記補助配線が主面に形成された配線基板を準備する工程と、前記配線基板の主面の前記補助配線上に半導体チップの裏面の端部が配置されるように前記配線基板上に前記半導体チップを搭載する工程と、前記半導体チップの表面電極とこれに対応する前記配線基板の接続端子とを接続する工程と、前記半導体チップを樹脂封止する工程とを有するものである。
【００１４】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
図１は本発明の実施の形態の半導体装置の一例であるＣＳＰの構造を示す斜視図、図２は図１に示すＣＳＰの構造の一例を示す断面図、図３は図１に示すＣＳＰの配線基板における主面側の配線パターンの一例を示す平面図、図４は図３に示す配線基板の裏面側のランド形状の一例を示す底面図、図５は図３に示す配線基板の主面におけるチップ搭載可能エリアの一例を示す平面図、図６は図３に示す配線基板におけるランドと半田バンプの構造の一例を示す拡大部分断面図、図７は図１に示すＣＳＰの組み立てに用いられる多数個取り基板の構造の一例を示す平面図、図８は図１に示すＣＳＰの組み立てにおけるワイヤボンディング後の構造を示す断面図、図９は図１に示すＣＳＰの組み立てにおける樹脂モールディング時の構造を示す断面図、図１０は図１に示すＣＳＰの組み立てにおける個片化時の構造を示す側面図である。
【００１８】
図１、図２に示す本実施の形態の半導体装置は、ＣＳＰ９と呼ばれる小型の半導体パッケージであり、その外部端子である複数の半田バンプ（バンプ電極）３が、配線基板であるパッケージ基板２の裏面２ｂ上に複数行／複数列でアレイ状に配列されているものである。
【００１９】
ただし、図２に示すＣＳＰ９では、チップ下の基板中央部付近には半田バンプ３は配置されていないが、この中央部付近にも半田バンプ３が配置されていてもよい。
【００２０】
また、本実施の形態のＣＳＰ９は、図７に示すような複数のデバイス領域７ａ（半導体装置の領域）がマトリクス配列で形成された多数個取り基板７を用いて組み立てられたものであり、複数のデバイス領域７ａを図９に示すようなモールド金型１３の１つのキャビティ１３ｃで一括して覆った状態で樹脂モールドし（以降、これを一括モールドという）、これによって形成された一括モールド部８と多数個取り基板７とをモールド後にダイシングして個片化したものである。
【００２１】
ＣＳＰ９の構造について説明すると、主面２ａとその反対側の裏面２ｂとを有し、かつ配線２ｈとこれにバイパス状に電気的に接続された補助配線２ｉとが形成された配線基板であるパッケージ基板２と、パッケージ基板２の主面２ａに搭載された半導体チップ１と、半導体チップ１の表面電極であるパッド１ａとこれに対応するパッケージ基板２の接続端子２ｃとをそれぞれに電気的に接続する複数のワイヤ４と、パッケージ基板２の裏面２ｂに設けられた外部端子である複数の半田バンプ（バンプ電極）３と、半導体チップ１および複数のワイヤ４を封止する封止部６とからなり、パッケージ基板２の補助配線２ｉは、その主面２ａにおいて半導体チップ１の裏面１ｃの端部に対応した領域に形成されており、さらに、本実施の形態のＣＳＰ９では、図４に示すようにパッケージ基板２の裏面２ｂにも補助配線２ｉが形成されている。
【００２２】
この補助配線２ｉは、銅箔からなる配線２ｈと、その表面を覆う絶縁膜であるソルダレジスト２ｇとの熱膨張係数の差が引き起こす熱ストレスがパッケージ基板２にかかった際に、配線２ｈが断線するという問題を解決するものである。
【００２３】
すなわち、補助配線２ｉは、主の配線２ｈに対して両端が電気的に接続されてバイパス状に形成したものであり、前記熱ストレスがかかった際に、主の配線２ｈと補助配線２ｉのうち何れか一方が断線しても他方が残るようにするものである。
【００２４】
したがって、補助配線２ｉは、熱ストレスによる断線が起こり易い箇所に設けておくことが好ましい。そこで、熱ストレスによる断線が起こり易いのは、半導体チップ１の裏面１ｃの端部付近をその内側と外側とで跨ぐように形成された配線２ｈである。つまり、半導体チップ１が存在する領域としない領域とで、パッケージ基板２の剛性に大きな差が生じるため、その境界部を境にして熱膨張による収縮量も大きく異なり、これによって前記境界部（半導体チップ１の端部）を跨ぐ配線２ｈが断線し易い。
【００２５】
ここで、本実施の形態のＣＳＰ９のパッケージ基板２の配線パターンを示したものが、図３と図４であり、図３が主面２ａを示し、図４が裏面２ｂを示したものである。
【００２６】
なお、図３〜図５は、主面２ａと裏面２ｂのそれぞれ配線パターンを示しているが、両者とも一部（ワイヤ４や半田バンプ３が接続される箇所）を除いてその表面には絶縁膜であるソルダレジスト２ｇが形成されているが、図３〜図５では、ソルダレジスト２ｇを透過させてそれぞれの面の配線パターンのみを表している。
【００２７】
図３に示すように、パッケージ基板２の主面２ａには、チップ搭載領域の外側の周囲に複数のビア配線２ｊがアレイ状に設けられ、さらにそれぞれのビア配線２ｊから外方に向かって放射状に配線２ｈが延在し、かつ各配線２ｈには、その途中にワイヤ４が接続される接続端子２ｃが形成されている。これら主面２ａの配線２ｈのうち、４つの配線２ｈに対してバイパス状の補助配線２ｉが形成されている。
【００２８】
なお、図５は、パッケージ基板２の主面２ａにおけるチップ搭載可能エリアを示したものであり、下限の最小チップ搭載エリア１１と、上限の最大チップ搭載エリア１２との間の領域がチップ搭載可能エリアとなる。
【００２９】
これにより、最小チップ搭載エリア１１と最大チップ搭載エリア１２の間の領域に半導体チップ１の裏面１ｃの端部が配置されることになるため、前記領域で断線が起こり易く、したがって、前記領域に補助配線２ｉを設けることが好ましく、図５に示す例では、最小チップ搭載エリア１１と最大チップ搭載エリア１２の間の領域に４本の補助配線２ｉが設けられている。
【００３０】
ただし、補助配線２ｉが設けられる領域としては、半導体チップ１の裏面１ｃの端部付近に対応した領域、すなわち最小チップ搭載エリア１１と最大チップ搭載エリア１２の間の領域に限定されるものではなく、それ以外の領域に設けられていてもよく、また、主面２ａに限らず裏面２ｂに設けられていてもよい。
【００３１】
そこで、図４は裏面２ｂの配線パターンの形状を示したものであるが、半田バンプ３が接続される複数のランド２ｅが、中央部付近を除いて複数行／複数列でアレイ状に配列されており、さらに４つの補助配線２ｉが形成されている。なお、それぞれの補助配線２ｉは、その内側の端部がランド２ｅに直接接続されており、図６に示すようなビア配線２ｊを介して主面２ａ側の配線２ｈと接続されている。
【００３２】
また、裏面２ｂに形成された補助配線２ｉの外側寄りの端部付近はスルーホール配線などを介して主面２ａ側の配線２ｈと接続されており、これにより、裏面１ｃ側の補助配線２ｉも主面２ａの配線２ｈとバイパス状に接続されている。
【００３３】
なお、図４の裏面２ｂの補助配線２ｉのように、主面２ａの配線２ｈに比較して配線幅を全体的に細く形成しておくことにより、配線２ｈと補助配線２ｉとに熱ストレスがかかった際に、意図的に細い方に熱ストレスを集中させて細い方が切断するようにしてもよい。
【００３４】
すなわち、主面２ａまたは裏面２ｂあるいは両面に補助配線２ｉを形成する際に、主の配線２ｈと配線幅を変えておくことにより、熱ストレスがかかった際に細い方に熱ストレスを集中させて細い方を切断し、太い方が残るようにしてもよい。
【００３５】
また、図６は、パッケージ基板２のランド構造を示したものであり、主面２ａと裏面２ｂのランド２ｅがビア配線２ｊを介して接続されており、さらに、パッケージ基板２の表裏面には、各ランド２ｃの接続領域を除いて絶縁膜であるソルダレジスト２ｇが形成されている。
【００３６】
すなわち、パッケージ基板２では、基材２ｄに形成された貫通孔２ｆに導電性ペーストなどが埋め込まれてビア配線２ｊが形成され、その両側にランド２ｃが形成され、さらに各ランド２ｃの中央付近を露出させて絶縁膜であるソルダレジスト２ｇが形成されている。
【００３７】
また、図２に示すように、半導体チップ１は、例えば、シリコンなどによって形成され、かつその主面１ｂに半導体集積回路が形成されるとともに、主面１ｂの周縁部には表面電極である複数のパッド１ａが形成されている。
【００３８】
さらに、半導体チップ１は、絶縁性ペースト材や絶縁フィルム材などの接着材であるダイボンド材５によってパッケージ基板２の主面２ａのほぼ中央付近に固着されている。
【００３９】
また、ワイヤボンディングによって接続されるワイヤ４は、例えば、金線などであり、パッケージ基板２の主面２ａ側の接続端子２ｃに接続されており、これによって、半導体チップ１のパッド１ａとこれに対応するパッケージ基板２の接続端子２ｃとを接続している。
【００４０】
次に、本実施の形態における半導体装置（ＣＳＰ９）の製造方法について説明する。
【００４１】
なお、本実施の形態のＣＳＰ９の製造方法は、複数のデバイス領域７ａがマトリクス配列で形成された多数個取り基板７を用いて、複数のデバイス領域７ａを一括モールドした後、ダイシングによって個片化するものである。
【００４２】
まず、配線２ｈとこれにバイパス状に電気的に接続された補助配線２ｉとを有し、かつ補助配線２ｉが主面２ａに形成された図７に示す配線基板である多数個取り基板７を準備する。
【００４３】
なお、多数個取り基板７は、図３、図４に示すパッケージ基板２の集合体であり、有機基板である。
【００４４】
すなわち、多数個取り基板７には、ダイシングライン７ｂによって区画された複数のデバイス領域７ａがマトリクス配列で形成されており、一括モールド後のダイシングによって個々のパッケージ基板２に分割される。
【００４５】
なお、各デバイス領域７ａには、各パッケージ基板２のインデックスとなるマーク２ｋがその表裏面の角部などに形成されている。
【００４６】
さらに、多数個取り基板７には、組み立て時の搬送ガイドに用いられるガイド孔７ｃなどが設けられている。
【００４７】
その後、多数個取り基板７の各デバイス領域７ａに半導体チップ１を搭載する。本実施の形態では、各デバイス領域７ａにおける補助配線２ｉ上に半導体チップ１の裏面１ｃの端部が配置されるように半導体チップ１を搭載する。
【００４８】
その際、各デバイス領域７ａに対して、まず、ダイボンド材５を塗布し、このダイボンド材５を介して半導体チップ１を固定する。
【００４９】
その後、図８に示すように、ワイヤボンディングを行う。
【００５０】
ここでは、図２に示すように半導体チップ１のパッド１ａとこれに対応する多数個取り基板７のデバイス領域７ａの接続端子２ｃとをワイヤ４によって電気的に接続する。
【００５１】
その後、一括モールドを行う。
【００５２】
その際、図９に示すように、上金型１３ａと下金型１３ｂとを有するモールド金型１３のキャビティ１３ｃによって多数個取り基板７の複数のデバイス領域７ａを一括で覆い、その後、複数のデバイス領域７ａを一括で覆った状態でキャビティ１３ｃ内に封止用樹脂を供給して樹脂封止を行う。
【００５３】
これによって、図１０に示す一括モールド部８を形成する。
【００５４】
その後、多数個取り基板７の各デバイス領域７ａｂに半田バンプ３を搭載する。この場合、バンプ形成にはんだ印刷方式による形成方式を用いることも可能である。
【００５５】
その後、図１０に示すように、切断刃であるブレード１０を用いて一括モールド部８をデバイス領域単位に切断して個片化する。
【００５６】
これにより、図１および図２に示す本実施の形態のＣＳＰ９の組み立て完了となる。
【００５７】
なお、半田バンプ３の搭載は、個片化後に行ってもよい。
【００５８】
本実施の形態のＣＳＰ９では、パッケージ基板２においてその配線２ｈに対してバイパス状に接続された補助配線２ｉが形成されたことにより、熱ストレスがかかった際に配線２ｈと補助配線２ｉのうちどちらか一方が断線したとしても他方が繋がっており、一方の断線をカバーすることが可能になる。
【００５９】
これにより、配線２ｈは電気的に繋がっているため、ＣＳＰ９の信頼性の向上を図ることができる。
【００６０】
また、パッケージ基板２の裏面２ｂも利用して裏面２ｂにも補助配線２ｉを設けるなどして、表裏面の配線領域を多彩に活用することにより、さらに、信頼性を向上できるとともに、大電圧に対しても対応が可能となり、その結果、電気的特性の向上を図ることができる。設計上で電気特性上、インダクタンス・キャパシタンス・抵抗などを考慮すべき配線設計の際の適用も可となる。
【００６１】
これにより、例えば、自動車用途向けなどの高耐久性が必要とされるものなどに対しても効果的にＣＳＰ９を搭載することができ、安全性を高め、かつ信頼性を確保することができる。
【００６２】
また、補助配線２ｉを設けたことにより、熱ストレスを配線２ｈと補助配線２ｉとに分散させることができ、したがって、１つの配線２ｈまたは補助配線２ｉにかかる熱ストレスを低減することができる。
【００６３】
その結果、断線を引き起こしにくくすることができる。
【００６４】
また、補助配線２ｉを設けたことにより、配線パターンの配置バランスを良くすることができる。したがって、パッケージ基板２の剛性を高めることができ、パッケージ基板２の反りを低減することができる。
【００６５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６６】
例えば、前記実施の形態では、半導体装置がＣＳＰ９の場合を説明したが、前記半導体装置は、補助配線２ｉが形成された配線基板を有するものであれば、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
【００６７】
また、前記半導体装置の組み立てにおいても、必ずしも一括モールドでなくてもよく、モールド時に、多数個取り基板７においてそれぞれのデバイス領域をモールド金型１３の別々のキャビティ１３ｃで覆って樹脂モールドを行ってもよく、さらに、多数個取り基板７を予め個片化してパッケージ基板２とした状態から半導体装置を組み立ててもよい。
【００６８】
また、前記実施の形態では、１つの配線２ｈに対して１つの補助配線２ｉが設けられている場合を説明したが、１つの配線２ｈに対する補助配線２ｉの設置数は、１つであっても、また２つ以上の複数であってもよい。
【００６９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７０】
配線基板においてその配線に対してバイパス状に接続された補助配線が形成されていることにより、熱ストレスがかかった際に配線と補助配線のうちどちらか一方が断線したとしても他方が繋がっており、一方の断線をカバーすることができる。これにより、配線は電気的に繋がっているため、半導体装置の信頼性を向上できる。また、電気特性上、基板配線上でインダクタンス・キャパシタンス・抵抗などの設計要因でも本構造を採用することにより、汎用的設計が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の一例であるＣＳＰの構造を示す斜視図である。
【図２】図１に示すＣＳＰの構造の一例を示す断面図である。
【図３】図１に示すＣＳＰの配線基板における主面側の配線パターンの一例を示す平面図である。
【図４】図３に示す配線基板の裏面側のランド形状の一例を示す底面図である。
【図５】図３に示す配線基板の主面におけるチップ搭載可能エリアの一例を示す平面図である。
【図６】図３に示す配線基板におけるランドと半田バンプの構造の一例を示す拡大部分断面図である。
【図７】図１に示すＣＳＰの組み立てに用いられる多数個取り基板の構造の一例を示す平面図である。
【図８】図１に示すＣＳＰの組み立てにおけるワイヤボンディング後の構造を示す断面図である。
【図９】図１に示すＣＳＰの組み立てにおける樹脂モールディング時の構造を示す断面図である。
【図１０】図１に示すＣＳＰの組み立てにおける個片化時の構造を示す側面図である。
【符号の説明】
１ 半導体チップ
１ａ パッド（表面電極）
１ｂ 主面
１ｃ 裏面
２ パッケージ基板（配線基板）
２ａ 主面
２ｂ 裏面
２ｃ 接続端子
２ｄ 基材
２ｅ ランド
２ｆ 貫通孔
２ｇ ソルダレジスト
２ｈ 配線
２ｉ 補助配線
２ｊ ビア配線
２ｋ マーク
３ 半田バンプ（バンプ電極）
４ ワイヤ
５ ダイボンド材
６ 封止部
７ 多数個取り基板（配線基板）
７ａ デバイス領域
７ｂ ダイシングライン
７ｃ ガイド孔
８ 一括モールド部
９ ＣＳＰ（半導体装置）
１０ ブレード
１１ 最小チップ搭載エリア
１２ 最大チップ搭載エリア
１３ モールド金型
１３ａ 上金型
１３ｂ 下金型
１３ｃ キャビティ
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、半導体装置の熱特性における信頼性向上に適用して有効な技術に関する。また、電気的特性の信頼性向上に適用して有効な技術に関する。
【０００２】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
樹脂封止形の半導体装置のうち、配線基板に半導体チップを搭載し、これを樹脂モールドによって樹脂封止して組み立てられる半導体パッケージでは、薄型／小型化が一般化してきており、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれる小型パッケージが開発されている。
【０００４】
基板タイプのＣＳＰでは、インタポーザとして有機基板（配線基板）が用いられる場合が多いが、半導体パッケージの小型化により、端子ピッチもファイン化しつつあるとともに、多ピン化によってピン数も増える傾向にある。
【０００５】
なお、樹脂製の基板を有する半導体装置については、例えば、特開２０００−１２４１６３号公報にその記載がある。
【０００６】
【発明が解決しようとする課題】
前記技術において、配線基板の配線幅もファインピッチ化によって可能な限り狭く形成しなけれけばならない。ところが、配線である銅箔とその表面を覆う絶縁膜であるソルダレジストとの熱膨張係数が異なるため、熱サイクルテストなどでの熱ストレスが細い配線に集中し、断線を引き起こすことが問題となる。
【０００７】
なお、断線は、主に、配線基板のチップ搭載側の面（この面を以降、主面という）で、かつ半導体チップの裏面の端部に対応する領域で発生することを本発明者は見出した。
【０００８】
これは、半導体チップが存在する領域としない領域とでは、基板の強度（剛性）が異なるため、その境界部の外側と内側とで熱収縮量が異なり、その結果、断線を引き起こすものである。
【０００９】
本発明の目的は、信頼性の向上を図る半導体装置およびその製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明は、主面とその反対側の裏面とを有し、かつ配線とこれにバイパス状に電気的に接続された補助配線とが形成された配線基板と、前記配線基板の主面に搭載され、かつ前記主面の接続端子と電気的に接続された半導体チップと、前記配線基板に設けられ、かつ前記半導体チップの表面電極とそれぞれに電気的に接続される複数の外部端子とを有し、前記補助配線は、前記配線基板の主面または裏面の少なくとも何れか一方に形成されているものである。
【００１３】
また、本発明は、配線とこれにバイパス状に電気的に接続された補助配線とを有し、かつ前記補助配線が主面に形成された配線基板を準備する工程と、前記配線基板の主面の前記補助配線上に半導体チップの裏面の端部が配置されるように前記配線基板上に前記半導体チップを搭載する工程と、前記半導体チップの表面電極とこれに対応する前記配線基板の接続端子とを接続する工程と、前記半導体チップを樹脂封止する工程とを有するものである。
【００１４】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
図１は本発明の実施の形態の半導体装置の一例であるＣＳＰの構造を示す斜視図、図２は図１に示すＣＳＰの構造の一例を示す断面図、図３は図１に示すＣＳＰの配線基板における主面側の配線パターンの一例を示す平面図、図４は図３に示す配線基板の裏面側のランド形状の一例を示す底面図、図５は図３に示す配線基板の主面におけるチップ搭載可能エリアの一例を示す平面図、図６は図３に示す配線基板におけるランドと半田バンプの構造の一例を示す拡大部分断面図、図７は図１に示すＣＳＰの組み立てに用いられる多数個取り基板の構造の一例を示す平面図、図８は図１に示すＣＳＰの組み立てにおけるワイヤボンディング後の構造を示す断面図、図９は図１に示すＣＳＰの組み立てにおける樹脂モールディング時の構造を示す断面図、図１０は図１に示すＣＳＰの組み立てにおける個片化時の構造を示す側面図である。
【００１８】
図１、図２に示す本実施の形態の半導体装置は、ＣＳＰ９と呼ばれる小型の半導体パッケージであり、その外部端子である複数の半田バンプ（バンプ電極）３が、配線基板であるパッケージ基板２の裏面２ｂ上に複数行／複数列でアレイ状に配列されているものである。
【００１９】
ただし、図２に示すＣＳＰ９では、チップ下の基板中央部付近には半田バンプ３は配置されていないが、この中央部付近にも半田バンプ３が配置されていてもよい。
【００２０】
また、本実施の形態のＣＳＰ９は、図７に示すような複数のデバイス領域７ａ（半導体装置の領域）がマトリクス配列で形成された多数個取り基板７を用いて組み立てられたものであり、複数のデバイス領域７ａを図９に示すようなモールド金型１３の１つのキャビティ１３ｃで一括して覆った状態で樹脂モールドし（以降、これを一括モールドという）、これによって形成された一括モールド部８と多数個取り基板７とをモールド後にダイシングして個片化したものである。
【００２１】
ＣＳＰ９の構造について説明すると、主面２ａとその反対側の裏面２ｂとを有し、かつ配線２ｈとこれにバイパス状に電気的に接続された補助配線２ｉとが形成された配線基板であるパッケージ基板２と、パッケージ基板２の主面２ａに搭載された半導体チップ１と、半導体チップ１の表面電極であるパッド１ａとこれに対応するパッケージ基板２の接続端子２ｃとをそれぞれに電気的に接続する複数のワイヤ４と、パッケージ基板２の裏面２ｂに設けられた外部端子である複数の半田バンプ（バンプ電極）３と、半導体チップ１および複数のワイヤ４を封止する封止部６とからなり、パッケージ基板２の補助配線２ｉは、その主面２ａにおいて半導体チップ１の裏面１ｃの端部に対応した領域に形成されており、さらに、本実施の形態のＣＳＰ９では、図４に示すようにパッケージ基板２の裏面２ｂにも補助配線２ｉが形成されている。
【００２２】
この補助配線２ｉは、銅箔からなる配線２ｈと、その表面を覆う絶縁膜であるソルダレジスト２ｇとの熱膨張係数の差が引き起こす熱ストレスがパッケージ基板２にかかった際に、配線２ｈが断線するという問題を解決するものである。
【００２３】
すなわち、補助配線２ｉは、主の配線２ｈに対して両端が電気的に接続されてバイパス状に形成したものであり、前記熱ストレスがかかった際に、主の配線２ｈと補助配線２ｉのうち何れか一方が断線しても他方が残るようにするものである。
【００２４】
したがって、補助配線２ｉは、熱ストレスによる断線が起こり易い箇所に設けておくことが好ましい。そこで、熱ストレスによる断線が起こり易いのは、半導体チップ１の裏面１ｃの端部付近をその内側と外側とで跨ぐように形成された配線２ｈである。つまり、半導体チップ１が存在する領域としない領域とで、パッケージ基板２の剛性に大きな差が生じるため、その境界部を境にして熱膨張による収縮量も大きく異なり、これによって前記境界部（半導体チップ１の端部）を跨ぐ配線２ｈが断線し易い。
【００２５】
ここで、本実施の形態のＣＳＰ９のパッケージ基板２の配線パターンを示したものが、図３と図４であり、図３が主面２ａを示し、図４が裏面２ｂを示したものである。
【００２６】
なお、図３〜図５は、主面２ａと裏面２ｂのそれぞれ配線パターンを示しているが、両者とも一部（ワイヤ４や半田バンプ３が接続される箇所）を除いてその表面には絶縁膜であるソルダレジスト２ｇが形成されているが、図３〜図５では、ソルダレジスト２ｇを透過させてそれぞれの面の配線パターンのみを表している。
【００２７】
図３に示すように、パッケージ基板２の主面２ａには、チップ搭載領域の外側の周囲に複数のビア配線２ｊがアレイ状に設けられ、さらにそれぞれのビア配線２ｊから外方に向かって放射状に配線２ｈが延在し、かつ各配線２ｈには、その途中にワイヤ４が接続される接続端子２ｃが形成されている。これら主面２ａの配線２ｈのうち、４つの配線２ｈに対してバイパス状の補助配線２ｉが形成されている。
【００２８】
なお、図５は、パッケージ基板２の主面２ａにおけるチップ搭載可能エリアを示したものであり、下限の最小チップ搭載エリア１１と、上限の最大チップ搭載エリア１２との間の領域がチップ搭載可能エリアとなる。
【００２９】
これにより、最小チップ搭載エリア１１と最大チップ搭載エリア１２の間の領域に半導体チップ１の裏面１ｃの端部が配置されることになるため、前記領域で断線が起こり易く、したがって、前記領域に補助配線２ｉを設けることが好ましく、図５に示す例では、最小チップ搭載エリア１１と最大チップ搭載エリア１２の間の領域に４本の補助配線２ｉが設けられている。
【００３０】
ただし、補助配線２ｉが設けられる領域としては、半導体チップ１の裏面１ｃの端部付近に対応した領域、すなわち最小チップ搭載エリア１１と最大チップ搭載エリア１２の間の領域に限定されるものではなく、それ以外の領域に設けられていてもよく、また、主面２ａに限らず裏面２ｂに設けられていてもよい。
【００３１】
そこで、図４は裏面２ｂの配線パターンの形状を示したものであるが、半田バンプ３が接続される複数のランド２ｅが、中央部付近を除いて複数行／複数列でアレイ状に配列されており、さらに４つの補助配線２ｉが形成されている。なお、それぞれの補助配線２ｉは、その内側の端部がランド２ｅに直接接続されており、図６に示すようなビア配線２ｊを介して主面２ａ側の配線２ｈと接続されている。
【００３２】
また、裏面２ｂに形成された補助配線２ｉの外側寄りの端部付近はスルーホール配線などを介して主面２ａ側の配線２ｈと接続されており、これにより、裏面１ｃ側の補助配線２ｉも主面２ａの配線２ｈとバイパス状に接続されている。
【００３３】
なお、図４の裏面２ｂの補助配線２ｉのように、主面２ａの配線２ｈに比較して配線幅を全体的に細く形成しておくことにより、配線２ｈと補助配線２ｉとに熱ストレスがかかった際に、意図的に細い方に熱ストレスを集中させて細い方が切断するようにしてもよい。
【００３４】
すなわち、主面２ａまたは裏面２ｂあるいは両面に補助配線２ｉを形成する際に、主の配線２ｈと配線幅を変えておくことにより、熱ストレスがかかった際に細い方に熱ストレスを集中させて細い方を切断し、太い方が残るようにしてもよい。
【００３５】
また、図６は、パッケージ基板２のランド構造を示したものであり、主面２ａと裏面２ｂのランド２ｅがビア配線２ｊを介して接続されており、さらに、パッケージ基板２の表裏面には、各ランド２ｃの接続領域を除いて絶縁膜であるソルダレジスト２ｇが形成されている。
【００３６】
すなわち、パッケージ基板２では、基材２ｄに形成された貫通孔２ｆに導電性ペーストなどが埋め込まれてビア配線２ｊが形成され、その両側にランド２ｃが形成され、さらに各ランド２ｃの中央付近を露出させて絶縁膜であるソルダレジスト２ｇが形成されている。
【００３７】
また、図２に示すように、半導体チップ１は、例えば、シリコンなどによって形成され、かつその主面１ｂに半導体集積回路が形成されるとともに、主面１ｂの周縁部には表面電極である複数のパッド１ａが形成されている。
【００３８】
さらに、半導体チップ１は、絶縁性ペースト材や絶縁フィルム材などの接着材であるダイボンド材５によってパッケージ基板２の主面２ａのほぼ中央付近に固着されている。
【００３９】
また、ワイヤボンディングによって接続されるワイヤ４は、例えば、金線などであり、パッケージ基板２の主面２ａ側の接続端子２ｃに接続されており、これによって、半導体チップ１のパッド１ａとこれに対応するパッケージ基板２の接続端子２ｃとを接続している。
【００４０】
次に、本実施の形態における半導体装置（ＣＳＰ９）の製造方法について説明する。
【００４１】
なお、本実施の形態のＣＳＰ９の製造方法は、複数のデバイス領域７ａがマトリクス配列で形成された多数個取り基板７を用いて、複数のデバイス領域７ａを一括モールドした後、ダイシングによって個片化するものである。
【００４２】
まず、配線２ｈとこれにバイパス状に電気的に接続された補助配線２ｉとを有し、かつ補助配線２ｉが主面２ａに形成された図７に示す配線基板である多数個取り基板７を準備する。
【００４３】
なお、多数個取り基板７は、図３、図４に示すパッケージ基板２の集合体であり、有機基板である。
【００４４】
すなわち、多数個取り基板７には、ダイシングライン７ｂによって区画された複数のデバイス領域７ａがマトリクス配列で形成されており、一括モールド後のダイシングによって個々のパッケージ基板２に分割される。
【００４５】
なお、各デバイス領域７ａには、各パッケージ基板２のインデックスとなるマーク２ｋがその表裏面の角部などに形成されている。
【００４６】
さらに、多数個取り基板７には、組み立て時の搬送ガイドに用いられるガイド孔７ｃなどが設けられている。
【００４７】
その後、多数個取り基板７の各デバイス領域７ａに半導体チップ１を搭載する。本実施の形態では、各デバイス領域７ａにおける補助配線２ｉ上に半導体チップ１の裏面１ｃの端部が配置されるように半導体チップ１を搭載する。
【００４８】
その際、各デバイス領域７ａに対して、まず、ダイボンド材５を塗布し、このダイボンド材５を介して半導体チップ１を固定する。
【００４９】
その後、図８に示すように、ワイヤボンディングを行う。
【００５０】
ここでは、図２に示すように半導体チップ１のパッド１ａとこれに対応する多数個取り基板７のデバイス領域７ａの接続端子２ｃとをワイヤ４によって電気的に接続する。
【００５１】
その後、一括モールドを行う。
【００５２】
その際、図９に示すように、上金型１３ａと下金型１３ｂとを有するモールド金型１３のキャビティ１３ｃによって多数個取り基板７の複数のデバイス領域７ａを一括で覆い、その後、複数のデバイス領域７ａを一括で覆った状態でキャビティ１３ｃ内に封止用樹脂を供給して樹脂封止を行う。
【００５３】
これによって、図１０に示す一括モールド部８を形成する。
【００５４】
その後、多数個取り基板７の各デバイス領域７ａｂに半田バンプ３を搭載する。この場合、バンプ形成にはんだ印刷方式による形成方式を用いることも可能である。
【００５５】
その後、図１０に示すように、切断刃であるブレード１０を用いて一括モールド部８をデバイス領域単位に切断して個片化する。
【００５６】
これにより、図１および図２に示す本実施の形態のＣＳＰ９の組み立て完了となる。
【００５７】
なお、半田バンプ３の搭載は、個片化後に行ってもよい。
【００５８】
本実施の形態のＣＳＰ９では、パッケージ基板２においてその配線２ｈに対してバイパス状に接続された補助配線２ｉが形成されたことにより、熱ストレスがかかった際に配線２ｈと補助配線２ｉのうちどちらか一方が断線したとしても他方が繋がっており、一方の断線をカバーすることが可能になる。
【００５９】
これにより、配線２ｈは電気的に繋がっているため、ＣＳＰ９の信頼性の向上を図ることができる。
【００６０】
また、パッケージ基板２の裏面２ｂも利用して裏面２ｂにも補助配線２ｉを設けるなどして、表裏面の配線領域を多彩に活用することにより、さらに、信頼性を向上できるとともに、大電圧に対しても対応が可能となり、その結果、電気的特性の向上を図ることができる。設計上で電気特性上、インダクタンス・キャパシタンス・抵抗などを考慮すべき配線設計の際の適用も可となる。
【００６１】
これにより、例えば、自動車用途向けなどの高耐久性が必要とされるものなどに対しても効果的にＣＳＰ９を搭載することができ、安全性を高め、かつ信頼性を確保することができる。
【００６２】
また、補助配線２ｉを設けたことにより、熱ストレスを配線２ｈと補助配線２ｉとに分散させることができ、したがって、１つの配線２ｈまたは補助配線２ｉにかかる熱ストレスを低減することができる。
【００６３】
その結果、断線を引き起こしにくくすることができる。
【００６４】
また、補助配線２ｉを設けたことにより、配線パターンの配置バランスを良くすることができる。したがって、パッケージ基板２の剛性を高めることができ、パッケージ基板２の反りを低減することができる。
【００６５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６６】
例えば、前記実施の形態では、半導体装置がＣＳＰ９の場合を説明したが、前記半導体装置は、補助配線２ｉが形成された配線基板を有するものであれば、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
【００６７】
また、前記半導体装置の組み立てにおいても、必ずしも一括モールドでなくてもよく、モールド時に、多数個取り基板７においてそれぞれのデバイス領域をモールド金型１３の別々のキャビティ１３ｃで覆って樹脂モールドを行ってもよく、さらに、多数個取り基板７を予め個片化してパッケージ基板２とした状態から半導体装置を組み立ててもよい。
【００６８】
また、前記実施の形態では、１つの配線２ｈに対して１つの補助配線２ｉが設けられている場合を説明したが、１つの配線２ｈに対する補助配線２ｉの設置数は、１つであっても、また２つ以上の複数であってもよい。
【００６９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７０】
配線基板においてその配線に対してバイパス状に接続された補助配線が形成されていることにより、熱ストレスがかかった際に配線と補助配線のうちどちらか一方が断線したとしても他方が繋がっており、一方の断線をカバーすることができる。これにより、配線は電気的に繋がっているため、半導体装置の信頼性を向上できる。また、電気特性上、基板配線上でインダクタンス・キャパシタンス・抵抗などの設計要因でも本構造を採用することにより、汎用的設計が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の一例であるＣＳＰの構造を示す斜視図である。
【図２】図１に示すＣＳＰの構造の一例を示す断面図である。
【図３】図１に示すＣＳＰの配線基板における主面側の配線パターンの一例を示す平面図である。
【図４】図３に示す配線基板の裏面側のランド形状の一例を示す底面図である。
【図５】図３に示す配線基板の主面におけるチップ搭載可能エリアの一例を示す平面図である。
【図６】図３に示す配線基板におけるランドと半田バンプの構造の一例を示す拡大部分断面図である。
【図７】図１に示すＣＳＰの組み立てに用いられる多数個取り基板の構造の一例を示す平面図である。
【図８】図１に示すＣＳＰの組み立てにおけるワイヤボンディング後の構造を示す断面図である。
【図９】図１に示すＣＳＰの組み立てにおける樹脂モールディング時の構造を示す断面図である。
【図１０】図１に示すＣＳＰの組み立てにおける個片化時の構造を示す側面図である。
【符号の説明】
１ 半導体チップ
１ａ パッド（表面電極）
１ｂ 主面
１ｃ 裏面
２ パッケージ基板（配線基板）
２ａ 主面
２ｂ 裏面
２ｃ 接続端子
２ｄ 基材
２ｅ ランド
２ｆ 貫通孔
２ｇ ソルダレジスト
２ｈ 配線
２ｉ 補助配線
２ｊ ビア配線
２ｋ マーク
３ 半田バンプ（バンプ電極）
４ ワイヤ
５ ダイボンド材
６ 封止部
７ 多数個取り基板（配線基板）
７ａ デバイス領域
７ｂ ダイシングライン
７ｃ ガイド孔
８ 一括モールド部
９ ＣＳＰ（半導体装置）
１０ ブレード
１１ 最小チップ搭載エリア
１２ 最大チップ搭載エリア
１３ モールド金型
１３ａ 上金型
１３ｂ 下金型
１３ｃ キャビティ
Claims (5)
- 主面とその反対側の裏面とを有し、配線とこれにバイパス状に電気的に接続された補助配線とが形成された配線基板と、
前記配線基板の主面に搭載され、前記主面の接続端子と電気的に接続された半導体チップと、
前記配線基板に設けられ、前記半導体チップの表面電極とそれぞれに電気的に接続される複数の外部端子とを有し、
前記補助配線は、前記配線基板の主面または裏面の少なくとも何れか一方に形成されていることを特徴とする半導体装置。 - 主面とその反対側の裏面とを有し、配線とこれに両端が電気的に接続された補助配線とが前記主面に形成された配線基板と、
前記配線基板の主面に搭載され、前記主面の接続端子と電気的に接続された半導体チップと、
前記配線基板に設けられ、前記半導体チップの表面電極とそれぞれに電気的に接続される複数の外部端子とを有し、
前記補助配線は、前記配線基板の主面における前記半導体チップの裏面の端部に対応した領域に形成されていることを特徴とする半導体装置。 - 主面とその反対側の裏面とを有し、配線とこれに両端が電気的に接続された補助配線とが形成された配線基板と、
前記配線基板の主面に搭載され、前記主面の接続端子と電気的に接続された半導体チップと、
前記配線基板に設けられ、前記半導体チップの表面電極とそれぞれに電気的に接続される複数の外部端子とを有し、
前記配線と前記補助配線とで配線幅が異なっていることを特徴とする半導体装置。 - 主面とその反対側の裏面とを有し、配線とこれに両端が電気的に接続された補助配線とが形成された配線基板と、
前記配線基板の主面に搭載された半導体チップと、
前記半導体チップの表面電極とこれに対応する前記配線基板の接続端子とをそれぞれに電気的に接続する複数のワイヤと、
前記配線基板の裏面に設けられた外部端子である複数のバンプ電極と、
前記半導体チップおよび前記複数のワイヤを封止する封止部とを有し、
前記補助配線は、前記配線基板の主面における前記半導体チップの裏面の端部に対応した領域と前記配線基板の裏面とに形成されていることを特徴とする半導体装置。 - 配線とこれにバイパス状に電気的に接続された補助配線とを有し、前記補助配線が主面に形成された配線基板を準備する工程と、
前記配線基板の主面の前記補助配線上に半導体チップの裏面の端部が配置されるように前記配線基板上に前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記配線基板の接続端子とを接続する工程と、
前記半導体チップを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002184317A JP4030363B2 (ja) | 2002-06-25 | 2002-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002184317A JP4030363B2 (ja) | 2002-06-25 | 2002-06-25 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004031562A true JP2004031562A (ja) | 2004-01-29 |
| JP2004031562A5 JP2004031562A5 (ja) | 2005-10-13 |
| JP4030363B2 JP4030363B2 (ja) | 2008-01-09 |
Family
ID=31180265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002184317A Expired - Fee Related JP4030363B2 (ja) | 2002-06-25 | 2002-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4030363B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7230326B2 (en) | 2004-09-03 | 2007-06-12 | Yamaha Corporation | Semiconductor device and wire bonding chip size package therefor |
| JP2010103348A (ja) * | 2008-10-24 | 2010-05-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2021044583A (ja) * | 2020-12-04 | 2021-03-18 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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| JP2000236040A (ja) * | 1999-02-15 | 2000-08-29 | Hitachi Ltd | 半導体装置 |
-
2002
- 2002-06-25 JP JP2002184317A patent/JP4030363B2/ja not_active Expired - Fee Related
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| JP2021044583A (ja) * | 2020-12-04 | 2021-03-18 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP7020629B2 (ja) | 2020-12-04 | 2022-02-16 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP4030363B2 (ja) | 2008-01-09 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050602 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050602 |
|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061129 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070426 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| R350 | Written notification of registration of transfer |
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