JP2005268575A - 半導体装置 - Google Patents

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光昭 片桐
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祐二 渡邊
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Abstract

【課題】
半導体装置において、熱負荷に対する半導体パッケージと実装基板との接続部の信頼性を向上して大容量化、高機能化および省スペース化を可能とすること。
【解決手段】
半導体装置１は、半導体パッケージ２と、半導体パッケージ２に半田バンプ４を介して電気的に接続するランド８を有する実装基板５とを備える。実装基板５には、ランド８が複数配置された列が複数形成されている。半導体パッケージ外縁を構成する主辺に各々最も近い側に位置する列を構成するランド８の少なくとも一つは、ランド８から実装基板面に沿って延びる配線９を有する。配線９は、ランド８の中心から半導体パッケージ２の中心とを結ぶ線分より、線分にランド８の中心で直交する線分に近い側に、ランド８との連絡部が位置するように形成されている。
【選択図】 図１

Description

本発明は、半導体装置係わり、特に半導体パッケージに半田バンプを介して電気的に接続するランドを有する半導体装置の高信頼技術に関するものである。
半導体メモリは、大型コンピュータ、パーソナルコンピュータ、携帯機器など様々な情報機器に使用されており、求められる容量や速度は年々増加している。大容量化や高速化にともなって半導体メモリのチップ寸法が増大するため、限られた実装基板のスペースに半導体素子を高密度に実装する必要がある。限られた実装面積に大容量なメモリを実現する技術の１つとして、半導体素子とほぼ同寸法の半導体パッケージであるＣＳＰ（チップサイズパッケージ）を、実装基板の両面に搭載する半導体装置が開発されつつある。このとき、半導体パッケージと実装基板との接続部の信頼性確保が必要である。
電子部品と実装基板との接続部の信頼性に係わる従来の半導体装置として、特開平１１−１２６７９５号公報（特許文献１）に示されたものがある。この従来の半導体装置は、電子部品と、この電子部品に半田ボールを介して電気的に接続するランドを有する実装基板と、を備えて構成されている。実装基板にはランドが複数配置された列が複数形成されるとともに、ランドから実装基板面に沿って延びる配線を有している。そして、最外周列のランドに連絡する配線は、各ランドの最外周位置に連絡部を有している。また、その内側の列のランドに連絡する配線は、外側の列のランドとの干渉を避けるために、各ランドの最外周位置より内側の位置に連絡部を有している。半田ボールとランドの配線接続部との界面角が鋭角になって応力集中が発生するのを防止するため、ソルダレジストからランドを突出させ、半田ボールとランドとの界面角を全て鈍角にすることも開示されている。
特開平１１−１２６７９５号公報
電子部品とその電子部品を搭載する実装基板とは、一般に線膨張係数が異なる。そのため、半導体装置の動作時の発熱や使用環境温度の変化などの熱負荷が装置に加わった場合、電子部品と実装基板との熱変形量差によって電子部品と実装基板との接続部には熱応力が生じる。この熱応力が大きいと、その接続部が低サイクル疲労を起こして接続不良が発生することが懸念される。特に、高密度に実装された半導体装置では接続部の寸法的裕度が小さいため、接続信頼性の確保が重要な課題となっている。特に、電子部品を複数の半田バンプで実装基板に接続する半導体装置では、電子部品と実装基板との熱変形量差が電子部品の中心から離れた位置の半田バンプに中心方向の線分上に大きな塑性ひずみを発生させ、接続寿命を大幅に低下させてしまうという課題が生じていた。しかし、特許文献１には、この点に関する対応については開示されていない。
本発明の目的は、熱負荷に対する半導体パッケージと実装基板との接続部の信頼性を向上して大容量化、高機能化および省スペース化を可能とする半導体装置を得ることにある。
本発明は、ランドの中心から半導体パッケージの中心とを結ぶ線分より、線分にランドの中心で直交する線分に近い側に、ランドとの連絡部が位置するように配線が形成されていることを特徴とするものである。
本発明の第１の態様は、半導体パッケージと、前記半導体パッケージに半田バンプを介して電気的に接続するランドを有する実装基板と、を備え、前記実装基板には、前記ランドが複数配置された列が複数形成され、前記半導体パッケージ外縁を構成する主辺に各々最も近い側に位置する前記列を構成する前記ランドの少なくとも一つは、前記ランドから前記実装基板面に沿って延びる配線を有し、前記配線は、前記ランドの中心から前記半導体パッケージの中心とを結ぶ線分より、前記線分に前記ランドの中心で直交する線分に近い側に、前記ランドとの連絡部が位置するように形成された構成である。
係る本発明の第１の態様におけるより好ましい具体的構成は次の通りである。
（１）前記半導体パッケージは矩形状に形成され、前記ランドは前記半導体パッケージの投影面内に多数列で多数行に形成され、最外周の列および行の複数の前記ランドに連絡する各配線は、前記各ランドの中心から前記半導体パッケージの中心とを結ぶ線分より、この線分に前記各ランドの中心で直交する線分に近い側に、前記各ランドとの連絡部が位置するように形成されていること。
本発明の第２の態様は、半導体パッケージと、前記半導体パッケージに半田バンプを介して電気的に接続するランドを複数有する実装基板と、を備え、前記半導体パッケージ外縁を構成する主辺が交わる領域に最も近く位置する前記ランドの少なくとも一つは、前記ランドから前記実装基板面に沿って延びる配線を有し、前記配線は、前記ランドの中心から前記半導体パッケージの中心とを結ぶ線分より、この線分に前記ランドの中心で直交する線分に近い側に、前記ランドとの連絡部が位置するように形成された構成である。
係る本発明の第２の態様におけるより好ましい具体的構成は次の通りである。
（１）前記半導体パッケージは矩形状に形成され、前記ランドは前記半導体パッケージの投影面内に多数列で多数行に形成され、前記半導体パッケージの角部に最も近い領域の複数の前記ランドに連絡する各配線は、前記各ランドの中心から前記半導体パッケージの中心とを結ぶ線分より、前記線分に前記各ランドの中心で直交する線分に近い側に、前記各ランドとの連絡部が位置するように形成されていること。
上述した本発明の第１または第２の態様におけるより好ましい具体的構成は次の通りである。
（１）前記ランドは前記配線の幅より大きな直径を有する円形状に形成され、前記半田バンプは前記ランドの上面および側面に接触して接続されていること。
（２）前記ランドは、前記半導体パッケージに信号が伝達される信号ランドと、電源或いはグランドに連絡する電源ランド或いはグランドランドとを有し、前記配線との連絡部を有するランドは前記信号ランドであること。
（３）前記半導体パッケージは前記実装基板の主面の両側に配置されていること。
（４）前記実装基板は、前記半導体パッケージと電気的に接続され、外部と電気的に接続される外部端子を有すること。
（５）前記ランドは、前記ランドの前記半導体パッケージ側に対向する主面と、前記主面に隣接する側壁とを有し、前記半田バンプは前記側壁の一部を覆うように形成されていること。
本発明の第３の態様は、半導体パッケージと、前記半導体パッケージに半田バンプを介して電気的に接続するランドを有する実装基板と、を備え、前記実装基板には前記ランドが多数配置された列が複数形成され、前記半導体パッケージ外縁を構成する主辺に各々最も近い側に位置する前記列を構成する前記ランドの少なくとも一つの第１のランドは、前記第１のランドから前記実装基板面に沿って延びる第１の配線を有し、記第１の配線は、前記第１のランドの中心から前記半導体パッケージの中心とを結ぶ線分より、この線分に前記第１のランドの中心で直交する線分に近い側に、前記ランドとの連絡部が位置するように形成され、前記半導体パッケージ外縁を構成する主辺に各々最も近い側に位置する前記列の内側に配置される列を構成する前記ランドの少なくとも一つの第２のランドは、前記第２のランドから前記実装基板面に沿って延びる第２の配線を有し、前記第２の配線は、前記第２のランドの中心から前記半導体パッケージの中心とを結ぶ線分より、この線分に前記第２のランドの中心で直交する線分に近い側に、前記第２のランドとの連絡部が位置するように形成された構成である。
本発明によれば、熱負荷に対する半導体パッケージと実装基板との接続部の信頼性を向上して大容量化、高機能化および省スペース化を可能とする半導体装置が得られる。
以下、本発明の複数の実施例について図を用いて説明する。各実施例の図における同一符号は同一物または相当物を示す。
以下、本発明の第１実施例について、図１〜図８を用いて説明する。
本実施例の半導体装置の全体構成に関して図１を参照しながら説明する。図１は本発明の第１実施例の半導体装置を示す図である。図１（ａ）はその半導体装置の全体平面図、図１（ｂ）はその側面図、図１（ｃ）は図１（ａ）の半導体パッケージを省略した状態のＡ部拡大図である。
図１（ａ）に示すように、半導体装置１は、半導体素子３を有する複数の半導体パッケージ２と、これらの半導体パッケージ２を半田接続部４を介して主面上に搭載した実装基板５とを備えて構成されている。実装基板５は、半導体パッケージ２の半導体素子３に半田接続部４を介して電気的に接続された多数のランド８と、これらの各ランド８から実装基板面に沿って延びる配線９とを有している。なお、半田接続部４は、後述する半田バンプ３６（図４参照）で構成される。
本実施例の半導体装置１は、ＳＯ−ＤＩＭＭ規格のＤＲＡＭメモリモジュールである。それぞれ５１２Ｍbitの容量を持つＤＤＲ２ ＤＲＡＭ半導体パッケージ２を実装基板５上に８個搭載することで、メモリモジュール全体で０.５Ｇbyteの容量を持っている。それぞれの半導体パッケージ２の平面寸法は約１１ｍｍ×１３ｍｍであり、半導体パッケージ２の内部には約１０ｍｍ×１２ｍｍの平面寸法を持つ半導体素子３が搭載されている。半導体パッケージ２と実装基板５は、半導体パッケージ２の直下に約０.８ｍｍ間隔の格子状に配置された半田接続部４によって接続されている。
図１（ａ）および図１（ｂ）に示すように、半導体パッケージ２は、実装基板５の主面の両側に多数（具体的には、片側４個、両側８個）配置されている。これらの半導体パッケージ２は、横長矩形状の実装基板５に並置され、両側に対称位置に搭載されている。各半導体パッケージ２は、縦長の矩形状に形成され、その外縁の４辺が主辺を構成する。
図１（ａ）に示すように、実装基板５に形成されるランド８は、半導体パッケージ２の投影面内に多数列で多数行（具体的には、６列で１５行）に形成されている。各列のランド８は等間隔で設けられている。各行のランド８は中央部が広い間隔であることを除いて等間隔で設けられている。各列および各行のランド８は、中央部のみ若干広い間隔を有する格子状に配置されている。
図１（ｃ）に示すように、実装基板５表面には半導体パッケージ２を接続するための円形のランド８と、半導体パッケージ２と実装基板５との電気的導通をとるための配線９と、半田接続部４の濡れ広がりを防止するためのソルダレジスト７とが設けられている。ランド８は半田接続部４と半田接合する必要があるので、ランド８の上面およびその周辺にはソルダレジスト７が設けられていない。すなわち、ソルダレジスト７には、ランド８が位置する部分に対応して、ランド８より若干径の大きな円形の穴７ａが形成されている。これによって、半田接続部４が半田接合される以前の状態においては、ランド８および配線９の一部が表面に露出されるようになっている。
配線９は、ランド８の直径より大幅に狭い幅を有してランド８から引き出される。配線９は、ランド８の中心から半導体パッケージ２の中心とを結ぶ線分より、この線分にランド８の中心で直交する線分に近い側に、ランド８との連絡部が位置するように形成されている。この構成は、ランド８に連絡する全ての配線９に適用されている。
これらの構造を持つ半導体装置１において、実装基板５表面に設けられたランド８から引き出される配線９が、搭載された各半導体パッケージ２の中心方向からほぼ直交する方向に引き出されている。この点の詳細は後述する。
また、実装基板５の長辺側の１辺には、外部回路に接続された外部ソケットと接続するための外部端子６が設けられている。配線９は、外部端子６に対して直接的に或いは他の構成要素を介して間接的に接続される。
次に、実装基板５の具体的構成に関して図２を参照しながら説明する。図２は本実施例の実装基板５のランド近傍を示す拡大図である。図２（ａ）は実装基板５のランド部分の平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ’断面模式図である。
図２（ａ）および図２（ｂ）に示すように、実装基板５表面にはソルダレジスト７が塗布されているが、ランド８近傍にはほぼ円形にソルダレジスト７が塗布されていない箇所である穴７ａが設けられている。このため、ランド８近傍では、ガラスエポキシ基材１２のエポキシ樹脂部分が実装基板５表面に露出している。このように、ソルダレジスト７をランド８から離して配置することで、ランド８の上面および側面に半田接続部４を接合することが可能となる。なお、ランド８はＣｕ製の母材にＮｉメッキが施されることで構成されている。
配線９は、ランド８の一箇所から引き出されており、ランド８から離れた位置でソルダレジスト７に覆われている。ランド８と配線９とは、同一材料で一体に形成されると共に、その厚さも同一である。これによって、ランド８および配線９は極めて容易に形成することができる。
図２（ｂ）に示すように、実装基板５は、６層の配線層を持つ厚さ約１ｍｍのＦＲ−４基板であり、ガラスエポキシ基材１２内部に内部配線層１１を４層持ち、両側の表面にランド８や配線９を持っている。ここで、実装基板５表面の配線層９やランド８の厚みは約２０μｍであり、実装基板表面に塗布されたソルダレジスト７は配線層９やランド８よりも数μｍ厚く設けている。これによって、配線層９が実装基板５表面に露出することを防止している。
次に、半導体パッケージ２の具体的構成に関して図３を参照しながら説明する。図３は本実施例の半導体パッケージ２の断面模式図である。
半導体パッケージ２は、半導体素子３の能動面とテープ３３とをエラストマ３２を介して接続し、モールドレジン３１で封止することで構成されている。テープ３３とエラストマ３２との間にはＣｕ製のインナーリード３５が設けられており、半導体パッケージ２の中央付近で半導体素子３と接続されて電気的導通がとられている。さらに、インナーリード３５と半導体素子３の接続部近傍はポッティングレジン３４で封止されている。また、半導体パッケージ２の所定位置（ランド８に対応する位置）には、半田ボールで構成される半田バンプ３６が接合されている。
次に、実装基板５と半導体パッケージ２との接合構造に関して図４を参照しながら説明する。図４は本実施例の実装基板５と半導体パッケージ２とを接続した状態の接続部近傍の断面模式図である。
半導体パッケージ２の最上位置に配置されるモールドレジン３１は、厚さ約１５０μｍのエポキシ樹脂である。モールドレジン３１の下部に配置される半導体素子３は厚さ約２８０ｍのＳｉであり、ＤＲＡＭ回路を持つ能動面は下面に配置されている。半導体素子３の下方には厚さ約１５０μｍの低弾性のエラストマ３２が設けられている、エラストマ３２を半導体素子３の下方に配置することで、半導体素子３と他の部材との熱変形量差をエラストマ３２の変形によって吸収することができる。エラストマ３２の下方には厚さ約２０μｍのＣｕ製のインナーリード３５、さらにその下方にはポリイミド製の厚さ約５０μｍのテープ３３が配置されている。
テープ３３には直径約３５０μｍの穴３３ａが設けられており、この穴３３ａを介して半田バンプ３６とインナーリード３５が接続されている。さらに、半田バンプ３６は実装基板５表面のランド８と接続されることで、半導体パッケージ２と実装基板５の電気的導通がとられている。ここで、半田バンプ３６はランド８の表面だけでなく側面でも接合されるので、表面だけで接合される場合よりも接合強度が増大し、接続寿命が向上する。ただし、このとき配線９が設けられた方向ではランド８の側面が露出していないので、半田バンプ３６とランド８の側面が接合することができない。このため、配線９が設けられた方向の接合強度は他の方向よりも小さくなる。また、配線９が設けられた方向では、半田での接続不良だけでなく、配線９の断線による接続不良の発生も懸念される。本実施例では、これらの点に配慮して構成されている。
次に、半導体装置１の温度変化時（温度降下時）の変形に関して図５を参照しながら説明する。図５は本実施例の半導体装置１の温度降下時の変形を説明する図である。図５Ａは半導体装置１の温度降下前の状態を示し、図５Ｂは半導体装置１の温度降下後の状態を示す。また、図５には実装基板５上に搭載される８個の半導体パッケージ２の１個を取り出し、形状の対称性を用いて半導体パッケージ２の１／４の形状を示す。さらに、実装基板両面での形状の対称性から、実装基板５は厚さ方向中心を対称に１／２形状を示す。図５Ａ（ａ）は斜視図、図５Ａ（ｂ）は側断面図を示し、図５Ｂ（ａ）は斜視図、図５Ｂ（ｂ）は側断面図を示す。
半導体装置１が温度降下した場合、半導体パッケージ２よりも実装基板５の方が線膨張係数が大きいために熱変形量に差が生じ、その結果、半田バンプ３６にせん断方向の負荷が生ずる。半田バンプ３６が半導体パッケージ２に対してほぼ均等に配置されている場合、半田バンプ３６が受けるせん断方向の負荷は半導体パッケージ２の中心位置から遠いほど大きくなるので、半導体パッケージ２の中心位置から遠い半田バンプ３６ほど変形が大きくなる。
また、実装基板５の両面に半導体パッケージ２が実装されているので、実装基板５の反り変形は拘束されている。一方、半導体パッケージ２の反り変形は、半導体パッケージ２の中心部近傍では小さく、半導体パッケージ２の周辺部で上に凸の曲率を持った反り変形が生じ、半導体パッケージ２の周辺部は下方に変位する。これは、半導体パッケージ中心部近傍では複数の半田バンプ３６によって実装基板５と接続されて半導体パッケージ２の反り変形が拘束され、半導体パッケージ２の周辺部では半田バンプ３６による拘束が小さくなるため半導体素子３とエラストマ３２やテープ３３との線膨張係数差に起因する上に凸の曲率を持つ反り変形が生じるためである。
次に、実装基板５表面のランド８と半田バンプ３６との接続部における半田バンプ３６の塑性ひずみに関して図６および図７を参照しながら説明する。図６は本実施例の実装基板５表面のランド８と半田バンプ３６との接続部における半田バンプ３６の塑性ひずみ範囲を示す図、図７は図６の塑性ひずみ範囲分布の半導体パッケージ２の１／４領域を拡大して示す図である。ここで、塑性ひずみ範囲とは、温度サイクル試験などの熱負荷が加えられる場合に、１サイクルあたりに増加する半田の塑性変形によるひずみであり、この値が大きいほど接続寿命が低下することが知られている。
図６および図７において、色の濃い箇所ほど塑性ひずみ範囲が大きいことを示している。なお、この塑性ひずみ範囲の分布は、ランド８から引き出される配線９は設けていない条件のものである。図６には、半田バンプ３６の位置を明らかにするために、半導体パッケージ外形６１、半導体素子外形６２、半田バンプ外形６３、実装基板側ランドとの接合部での半田塑性ひずみ分布６４を示す。
図６および図７から明らかなように、半導体パッケージ２の中心から離れた半田バンプ３６ほど塑性ひずみ範囲が大きいことがわかる。換言すれば、半導体パッケージ２の外縁である主辺に近い半田バンプ３６ほど塑性ひずみ範囲が大きいことがわかる。したがって、半導体パッケージ２の角部に近い半田バンプ３６ほど塑性ひずみ範囲が大きい。
また、ランド８の中心から半導体パッケージ２の中心とを結ぶ線分に近い半田バンプ３６の周縁部に塑性ひずみ範囲の大きい領域が見られ、この中心とを結ぶ線分にランド８の中心で直交する線分に近い半田バンプ３６の周縁部に塑性ひずみ範囲の小さい領域が見られる。この傾向は、半導体パッケージ２の中心から離れた半田バンプ３６ほど、換言すれば、半導体パッケージ２の外縁である主辺に近い半田バンプ３６ほど顕著である。したがって、半導体パッケージ２の主辺が交差する角部に近い半田バンプ３６では、半田バンプ３６の中心から半導体パッケージ２の中心とを結ぶ線分に近い部分に位置方向と、その方向から１８０°回転した方向、すなわち半導体パッケージ２の角部方向に、塑性ひずみ範囲の特に大きい領域が見られる。本実施例では、各半導体パッケージ２に６列（片側３列）の半田バンプ３６が設けられており、図７中の一番下に位置する３つの半田バンプ３６では特に塑性ひずみ範囲が大きい。これは、半導体パッケージ２中心からの距離が遠いためである。
また、これらの半田バンプ３６から半導体パッケージ２中心に近づくことで（図で上に移動することで）発生する塑性ひずみ範囲は低減するが、これらの塑性ひずみ範囲は１〜２ピッチ（本実施例では０.８ｍｍ／ピッチ）程度移動しても急激には低減しない。これは、角部の半田バンプ３６と半導体パッケージ２中心の距離が大きいため、１〜２ピッチ程度半導体パッケージ２中心からの距離が小さくなっても距離の変化量の絶対値が小さく、発生する塑性ひずみ範囲を大きく低減する効果が見られないためである。特に、最も外側の列の半田バンプ３６の塑性ひずみ範囲の低減する効果は少ない。
これらのことから、少なくとも角部に配置された半田バンプ３６で生じる大きな塑性ひずみ範囲に対して、接続信頼性を確保する必要があると共に、より好ましくは、最も外側の列の半田バンプ３６で生じる大きな塑性ひずみ範囲に対して、接続信頼性を確保することが望ましい。本実施例では、半導体パッケージ外縁を構成する主辺が交わる領域に最も近く位置するランド８に連絡する配線９は、ランド８の中心から半導体パッケージ２の中心とを結ぶ線分より、この線分にランド８の中心で直交する線分に近い側に、ランド８との連絡部が位置するように形成されていることは勿論ここと、最も外側の列を含む全てのランド８に連絡する配線９は、ランド８の中心から半導体パッケージ２の中心とを結ぶ線分より、この線分にランド８の中心で直交する線分に近い側に、ランド８との連絡部が位置するように形成されている。
一方、半導体パッケージ２の中心位置に近い半田バンプ３６では、半導体パッケージ２の中心方向に近い部分に塑性ひずみ範囲の大きい領域がみられ、その反対側の部分では塑性ひずみ範囲は小さい。
塑性ひずみ範囲の大きい方向が半田バンプの位置によって異なるメカニズムを、図８を参照しながら説明する。図８は本実施例に関する半導体装置の半田塑性ひずみ範囲発生メカニズムを説明する図である。
半田バンプ３６の実装基板５表面のランド８との接合部に塑性ひずみ範囲が発生する主な原因として、「半導体パッケージ２と実装基板５の線膨張係数差に起因するせん断変形」、「半導体パッケージ２や実装基板５の反り変形に起因する曲げ変形」、「半田バンプ３６とランド８の線膨張係数差に起因する局所的な変形」の３つが挙げられる。これらの原因によって発生する塑性ひずみ範囲は、半田バンプ位置や方向によって異なる。それらを纏めたのが図８である。
初めに、「半導体パッケージ２と実装基板５の線膨張係数差に起因するせん断変形」は、半田バンプ３６が半導体パッケージ２に対してほぼ均等に配置されている場合には、半導体パッケージ２の中心位置を中心として生じる。すなわち、半導体パッケージ２の中心位置ではせん断変形は生じず、半導体パッケージ中心部近傍の半田バンプ３６では比較的小さな塑性ひずみ範囲が発生し、半導体パッケージ２の中心位置から遠い半導体パッケージ角部近傍の半田バンプ３６では大きな塑性ひずみ範囲が発生する。このとき、実装基板５の方が半導体パッケージ２よりも線膨張係数が大きいため、温度降下時には半田バンプ３６の半導体パッケージ２の中心位置方向で引張ひずみ、半導体パッケージ２の角部方向では圧縮ひずみが発生する。半導体パッケージ中心方向と直交する方向では影響が小さい。
次に、「半導体パッケージ２や実装基板５の反り変形に起因する曲げ変形」において、本実施例では実装基板５上に半導体パッケージ２を両面実装しているので、実装基板５の反り変形は小さい。一方、半導体パッケージ２は、図５に示したように半導体パッケージ２の中心近傍では反りが小さく、半導体パッケージ２の角部では上に凸の反り変形が生じる。したがって、半導体パッケージ２の中心部近傍の半田バンプ３６には反り変形の影響は小さく、半導体パッケージ２の角部近傍の半田バンプ３６は半導体パッケージによって押さえつけられるため圧縮ひずみが発生する。このとき、半導体パッケージ２の角部方向が最も半導体パッケージ２の反りが大きくなるため、この方向の圧縮ひずみが大きくなる。
次に、「半田バンプ３６とランド８の線膨張係数差に起因する局所的な変形」において、本実施例ではＣｕ製のランド８を用いており、半田バンプ３６よりも線膨張係数が小さい。このため、温度降下時には半田バンプ３６がランド８によって引張負荷を受けるため、半田バンプ３６はいずれの方向でも引張ひずみが発生する。ただし、これは局所的な物性の違いによるものであるため、発生するひずみの絶対値は小さい。
これらの結果を整理すると、半導体パッケージ２中心部近傍の半田バンプ３６では半導体パッケージ中心方向で大きなひずみが発生し、半導体パッケージ２の角部近傍の半田バンプ３６では半導体パッケージ中心方向と角部方向で大きなひずみが発生する。
実装基板のランド８から配線９を引き出す場合、前述のように配線９を引き出す方向では他の方向よりも接合強度が低下する。したがって、配線９を引き出す場合には上記のひずみが大きくなる方向を避けることが、半田バンプ３６や配線９の断線を防止する接続信頼性の向上に有効である。
これらのことから、本実施例では、全てのランド８からの配線９の引き出し方向をひずみの小さい半導体パッケージ中心方向と直交する方向としている。
次に、本発明の第２〜第９実施例について図９〜図１７を用いて説明する。この第２〜第９実施例は、以下に述べる通り第１実施例と相違するものであり、その他の点については第１実施例と基本的には同一である。
（第２実施例）
図９は本発明の第２実施例の半導体装置を示す図である。図９（ａ）はその半導体装置の全体平面図、図９（ｂ）はその側面図、図９（ｃ）は図９（ａ）の半導体パッケージを省略した状態のＡ部拡大図である。
第１実施例と第２実施例との相違点は、第１実施例では全てのランド８に配線９を設けていたのに対して、第２実施例では一部のランド８には配線９を用いていない電気的に未接続なランド１１１を設けている点である。これらの配線９を用いていないランド１１１は電気的な機能は持たないが、これらのランド１１１を設けることで他の電気的導通のとられている接続部の信頼性を向上させることができる。特に、半導体パッケージ２の角部や周辺部に未接続なランド１１１を設けることで、その内側（半導体パッケージ２の中心に近い側）に配置される接続部の信頼性を向上させることができる。このように、未接続なランド１１１がある場合であっても、他のランド８から引き出される配線９は、前述のメカニズムにしたがって半田塑性ひずみ範囲の小さい方向に設けることで接続信頼性を向上することができる。なお、第２実施例では未接続なランド１１１も格子状に配置しているが、これらのランド１１１を格子点とは異なる位置に配置することもできる。
（第３実施例）
図１０は本発明の第３実施例の半導体装置を示す図である。図１０（ａ）はその半導体装置の全体平面図、図１０（ｂ）はその側面図、図１０（ｃ）は図１０（ａ）の半導体パッケージを省略した状態のＡ部拡大図である。
第１実施例と第３実施例の相違点は、第１実施例では全てのランド８が格子状に配置されていたのに対して、第３実施例では一部にランド８が設けられていない箇所がある点である。電気的に必要な接続ピン数が格子点数よりも少ない場合、格子の一部にランド８を設けないことで実装基板の配線引き回し性を容易にしたり、パッケージ搭載位置の自由度を高めたりすることができる。この場合は、格子点全てにランド８が設けられている場合と比べて、半田３６に発生する塑性ひずみ範囲が増加することが懸念される。しかし、その発生メカニズムは前述の第１実施例の場合と同様であるので、第１実施例と同様に半田塑性ひずみ範囲の小さい方向に設けることで接続信頼性を向上することができる。
（第４実施例）
図１１は本発明の第４実施例の半導体装置を示す図である。図１１（ａ）はその半導体装置の全体平面図、図１１（ｂ）はその側面図、図１１（ｃ）は図１１（ａ）の半導体パッケージを省略した状態のＡ部拡大図である。
第１実施例と第４実施例との相違点は、第１実施例では全てのランド８から引き出される配線９は、半田塑性ひずみ範囲の小さい方向に設けられていたのに対して、第４実施例では一部に半田塑性ひずみ範囲の大きい方向に設けられている配線９がある点である。この半田塑性ひずみ範囲の大きい方向に配線９が設けられているランド８は電源ピン１３１である。このように半田塑性ひずみ範囲の大きい方向に配線が配置された場合、この接続部の接続寿命は他よりも低下することが懸念される。しかし、電源ピン１３１は同じ電位を持つピンが複数存在するので、ある１つのピンの接続部が寿命に至った場合であっても、半導体装置は動作することができる。
また、電源ピン１３１では、信号伝送を行う信号ピンと比べて通電する電流が大きいために幅の広い配線９を用いる必要がある場合がある。幅の広い配線９を用いる場合、実装基板５表面での配線９の引き回し性が低下するので、理想的な方向に配線９を引き出すことが困難となる場合がある。これらのことから、複数の同一電位を持つ電源ピンに限って、その一部の電源ピンを半田塑性ひずみ範囲の大きい方向に配線９を設けることができる。ただし、この場合でっても、同一電位を持つ全ての電源ピンの配線９を半田塑性ひずみ範囲の大きい方向に設けることはできない。
（第５実施例）
図１２は本発明の第５実施例の半導体装置を示す図である。図１２（ａ）はその半導体装置の全体平面図、図１２（ｂ）はその側面図、図１２（ｃ）は図１２１（ａ）の半導体パッケージを省略した状態のＡ部拡大図である。
第１実施例と第５実施例との相違点は、第５実施例ではランド８の配置が半導体パッケージ２に対して大きな偏りを持っている点である。このように、ランド８の配置が大きく偏っている場合、前述の「半導体パッケージ２と実装基板５の線膨張係数差に起因するせん断変形」の中心となる位置、すなわちせん断変形を生じない位置は半導体パッケージ２の中心位置とは異なる。これは、「半導体パッケージ２と実装基板５の線膨張係数差に起因するせん断変形」には半田接続部を持たない部分（半田接続部からオーバーハングしている部分）は影響しないためである。
したがって、第５実施例のようにランド８の配置が半導体パッケージ２に対して偏りを持っている半導体パッケージ２では、図中に示すように接続部の最外周で囲まれる領域の中心位置を基に配線９の方向を定めることで、半導体パッケージ２と実装基板５の接続信頼性を確保することができる。
（第６実施例）
図１３は本発明の第６実施例の半導体装置１に用いる半導体パッケージ２の断面模式図である。第１実施例と第６実施例との相違点は、第６実施例では半導体パッケージ２の内部にエラストマ３２を持たず一次基板８３を有する点である。
図１３Ａは第６実施例の一つの形態を示す半導体パッケージ２を示す。この半導体パッケージ２では、半導体素子３の能動面を一次基板８３側に配置して、半導体素子３と一次基板８３をフリップチップ接続することで半導体素子３と一次基板８３の電気的導通をとっている。本構造では、第１実施例と異なり半導体素子３と他の部材との熱変形量差を吸収するエラストマ３２を設けていないため、フリップチップ接続部の接続信頼性低下が懸念される。そこで、半導体素子と一次基板の間にアンダーフィル材８１を塗布することで、フリップチップ接続部の信頼性を確保している。
図１３Ｂは第６実施例の他の形態を示す半導体パッケージ２を示す。この半導体パッケージ２では、半導体素子３の能動面を一次基板８３の反対側に配置して、半導体素子３と一次基板８３をボンディングワイヤ９１を用いて電気的導通をとっている。本構造では、半導体素子３と一次基板８３をダイボンディング材９１で接続している。これによって、半導体素子３と他の部材との熱変形量差はボンディングワイヤの変形によって吸収されるため、接続信頼性を確保することができる。
このように、半導体パッケージ２の内部にエラストマ３２を持たない構造においても、半導体パッケージ２と実装基板５との接続部の半田塑性ひずみ範囲を発生させるメカニズムは、第１実施例に示した３個のメカニズムと同様である。したがって、第６実施例の半導体パッケージ２を実装基板５に搭載する場合でも、第１実施例と同様の方向にランド配線を引き出すことで、半導体パッケージ２と実装基板５の接続信頼性を確保することができる。
（第７実施例）
図１４は本発明の第７実施例の半導体装置１に用いる半導体パッケージ２の断面模式図、図１５は第７実施例に関する半導体装置の半田塑性ひずみ範囲発生メカニズムを説明する図である。
第１実施例と第７実施例との相違点は、第７実施例では半導体パッケージ２の内部にエラストマ３２を持たず、一次基板８３を有する点と、半導体パッケージ２の内部に複数の半導体素子３を有する点である。限られた実装面積により多くの半導体素子３を搭載するための１つの方法として、第７実施例のように１つの半導体パッケージ２に複数の半導体素子３を内蔵することが有効である。
図１４Ａは第７実施例の一つの形態を示す半導体パッケージ２を示す。この半導体パッケージ２では、半導体パッケージ２の内部に２枚の半導体素子３を持ち、下段の半導体素子３はフリップチップ接合８２によって一次基板８３と接続され、上段の半導体素子３はボンディングワイヤ９１によって一次基板８３と接合されている。
図１４Ｂは第７実施例の他の形態を示す半導体パッケージ２を示す。この半導体パッケージ２では、半導体パッケージ２の内部に４枚の半導体素子３を持ち、それぞれの半導体素子３は半導体素子３の内部に設けられた貫通電極によって接続されている。
これらの構造の半導体パッケージ２では、半導体体素子３を１枚だけもつ構造と比べて半導体素子３の総厚さが大きくなる。そのため、半導体パッケージ３の曲げ剛性が大きくなって、反り変形が起こり難く場合ことがある。
そのときの半導体パッケージ２と実装基板５との接続部の半田塑性ひずみ範囲を発生させるメカニズムと効果を図１５にまとめて示す。主な発生メカニズムは第１実施例の図８と同じ３種類であるが、本実施例では半導体パッケージ２の反り変形が減少するためにメカニズムの「半導体パッケージや実装基板の反り変形に起因する曲げ変形」の効果が減少する。そのため、図８では「圧縮ひずみ大」であった半導体パッケージ角部近傍の半田バンプ３６の半導体パッケージ角部方向のひずみは「圧縮ひずみ小」となる。しかし、この箇所の半田バンプ３６にはメカニズムの「半導体パッケージと実装基板の線膨張係数差に起因するせん断変形」の効果によって大きな圧縮ひずみが発生するので、ランド８からの配線９の引き出しに適さないのは第１実施例と同様である。これらのことから、半導体パッケージ２の内部に複数の半導体素子３を持つ構造においても、ランド８から配線を第１実施例と同様の方向に引き出すことで、半導体パッケージ２と実装基板５の接続信頼性を確保することができる。
（第８実施例）
図１６は本発明の第８実施例の半導体装置を示す図である。図１６（ａ）はその半導体装置の全体平面図、図１６（ｂ）はその側面図である。
第１実施例と第８実施例との相違点は、第８実施例では実装基板５の両面に半導体パッケージ２が対称に配置されていない点である。第８実施例のように、実装基板５に対して半導体パッケージ２の搭載位置が対称でない場合、実装基板５には熱負荷によって反り変形が生じる。ただし、高密度に半導体パッケージ２が搭載された実装基板５では、実装基板５は半導体パッケージ２が片面のみに配置された場合のように大きく反り変形することはできない。そのため、実装基板５の反り変形が半導体パッケージ２と実装基板５の接続部に及ぼす影響は小さい。したがって、第８実施例においても、ランド８から配線を第１実施例と同様の方向に引き出すことで、半導体パッケージ２と実装基板５の接続信頼性を確保することができる。
（第９実施例）
図１７は本発明の第９実施例の半導体装置を示す図である。図１７（ａ）はその半導体装置の全体平面図、図１７（ｂ）はその側面図である。
第１実施例と第９実施例との相違点は、第１実施例では実装基板寸法がＳＯＤＩＭＭ規格に基づくものであったのに対して、第９実施例ではＤＩＭＭ規格に基づく実装基板５であり、実装基板５が大きく、搭載される半導体パッケージ数も多い点である。第９実施例では実装基板５の反り変形は小さいので、実装基板寸法や搭載される半導体パッケージ２の数の違いが、半導体パッケージ２と実装基板５の接続部に及ぼす影響は小さい。したがって、第９本実施例においても、ランド８から配線を第１実施例と同様の方向に引き出すことで、半導体パッケージ２と実装基板５の接続信頼性を確保することができる。
以上、本発明を各実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明の第１実施例の半導体装置を示す図である。 第１実施例の実装基板のランド近傍を示す拡大図である。 第１実施例の半導体パッケージの断面模式図である。 第１実施例の実装基板と半導体パッケージとを接続した状態の接続部近傍の断面模式図である。 第１実施例の半導体装置の温度降下前の状態を示す図である。 第１実施例の半導体装置の温度降下後の状態を示す図である。 本実施例の実装基板表面のランドと半田バンプとの接続部における半田バンプの塑性ひずみ範囲を示す図である。 図６の塑性ひずみ範囲分布の半導体パッケージの１／４領域を拡大して示す図である。 第１実施例に関する半導体装置の半田塑性ひずみ範囲発生メカニズムを説明する図である。 本発明の第２実施例の半導体装置を示す図である。 本発明の第３実施例の半導体装置を示す図である。 本発明の第４実施例の半導体装置を示す図である。 本発明の第５実施例の半導体装置を示す図である。 本発明の第６実施例の半導体装置に用いる半導体パッケージの一つの形態の断面模式図である。 第６実施例の半導体パッケージの他の形態の断面模式図である。 本発明の第７実施例の半導体装置に用いる半導体パッケージの一つの形態の断面模式図である。 第７実施例の半導体パッケージの他の形態の断面模式図である。 第７実施例に関する半導体装置の半田塑性ひずみ範囲発生メカニズムを説明する図である。 本発明の第８実施例の半導体装置を示す図である。 本発明の第９実施例の半導体装置を示す図である。
符号の説明
１…半導体装置、２…半導体パッケージ、３…半導体素子、４…半田接続部、５…実装基板、６…外部端子、７…ソルダレジスト、７ａ…穴、８…ランド、９…配線、１０…エポキシ樹脂、１１…内部配線層、１２…ガラスエポキシ基材、３１…モールドレジン、３２…エラストマ、３３…テープ、３４…ポッティングレジン、３５…インナーリード、３６…半田バンプ（半田ボール）、６１…半導体パッケージ外寸、６２…半導体素子外寸、６３…半田バンプ外寸、６４…実装基板側ランドとの接合部での半田塑性ひずみ分布、８１…アンダーフィル、８２…フリップチップ接続部、８３…一次基板、９１…ボンディングワイヤ、９２…ダイボンディング部材、１１１…未配線ランド、１３１…電源ピン。

Claims (10)

  1. 半導体パッケージと、
    前記半導体パッケージに半田バンプを介して電気的に接続するランドを有する実装基板と、を備え、
    前記実装基板には、前記ランドが複数配置された列が複数形成され、
    前記半導体パッケージ外縁を構成する主辺に各々最も近い側に位置する前記列を構成する前記ランドの少なくとも一つは、前記ランドから前記実装基板面に沿って延びる配線を有し、
    前記配線は、前記ランドの中心から前記半導体パッケージの中心とを結ぶ線分より、この線分に前記ランドの中心で直交する線分に近い側に、前記ランドとの連絡部が位置するように形成されている
    ことを特徴とする半導体装置。
  2. 半導体パッケージと、
    前記半導体パッケージに半田バンプを介して電気的に接続するランドを複数有する実装基板と、を備え、
    前記半導体パッケージ外縁を構成する主辺が交わる領域に最も近く位置する前記ランドの少なくとも一つは、前記ランドから前記実装基板面に沿って延びる配線を有し、
    前記配線は、前記ランドの中心から前記半導体パッケージの中心とを結ぶ線分より、この線分に前記ランドの中心で直交する線分に近い側に、前記ランドとの連絡部が位置するように形成されている
    ことを特徴とする半導体装置。
  3. 請求項１に記載された半導体装置において、前記半導体パッケージは矩形状に形成され、前記ランドは前記半導体パッケージの投影面内に多数列で多数行に形成され、最外周の列および行の複数の前記ランドに連絡する各配線は、前記ランドの中心から前記半導体パッケージの中心とを結ぶ線分に対して前記ランドの中心で直交する線分に近い側に、前記各ランドとの連絡部が位置するように形成されていることを特徴とする半導体装置。
  4. 請求項２に記載された半導体装置において、前記半導体パッケージは矩形状に形成され、前記ランドは前記半導体パッケージの投影面内に多数列で多数行に形成され、前記半導体パッケージの角部に最も近い領域の複数の前記ランドに連絡する各配線は、前記ランドの中心から前記半導体パッケージの中心とを結ぶ線分に対して前記ランドの中心で直交する線分に近い側に、前記各ランドとの連絡部が位置するように形成されていることを特徴とする半導体装置。
  5. 請求項１または２に記載された半導体装置において、前記ランドは前記配線の幅より大きな直径を有する円形状に形成され、前記半田バンプは前記ランドの上面および側面に接触して接続されていることを特徴とする半導体装置。
  6. 請求項１または２に記載された半導体装置において、前記ランドは、前記半導体パッケージに信号が伝達される信号ランドと、電源或いはグランドに連絡する電源ランド或いはグランドランドとを有し、前記配線との連絡部を有するランドは前記信号ランドであることを特徴とする半導体装置。
  7. 請求項１または２に記載された半導体装置において、前記半導体パッケージは前記実装基板の主面の両側に配置されていることを特徴とする半導体装置。
  8. 請求項１または２に記載された半導体装置において、前記実装基板は、前記半導体パッケージと電気的に接続され、外部と電気的に接続される外部端子を有することを特徴とする半導体装置。
  9. 請求項１または２に記載された半導体装置において、前記ランドは、前記ランドの前記半導体パッケージ側に対向する主面と、前記主面に隣接する側壁とを有し、前記半田バンプは前記側壁の一部を覆うように形成されていることを特徴とする半導体装置。
  10. 半導体パッケージと、
    前記半導体パッケージに半田バンプを介して電気的に接続するランドを有する実装基板と、を備え、
    前記実装基板には前記ランドが多数配置された列が複数形成され、
    前記半導体パッケージ外縁を構成する主辺に各々最も近い側に位置する前記列を構成する前記ランドの少なくとも一つの第１のランドは、前記第１のランドから前記実装基板面に沿って延びる第１の配線を有し、
    前記第１の配線は、前記第１のランドの中心から前記半導体パッケージの中心とを結ぶ線分より、この線分に前記第１のランドの中心で直交する線分に近い側に、前記ランドとの連絡部が位置するように形成され、
    前記半導体パッケージ外縁を構成する主辺に各々最も近い側に位置する前記列の内側に配置される列を構成する前記ランドの少なくとも一つの第２のランドは、前記第２のランドから前記実装基板面に沿って延びる第２の配線を有し、
    前記第２の配線は、前記第２のランドの中心から前記半導体パッケージの中心とを結ぶ線分より、この線分に前記第２のランドの中心で直交する線分に近い側に、前記第２のランドとの連絡部が位置するように形成されている
    ことを特徴とする半導体装置。
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