DE3650613T2

DE3650613T2 - Halbleiteranordnung

Info

Publication number: DE3650613T2
Application number: DE3650613T
Authority: DE
Inventors: Noriyuki Homma; Ryoichi Hori; Kiyoo Itoh; Goro Kitsukawa; Katsuhiro Shimohigashi; Takao Watanabe
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-11-20
Filing date: 1986-11-12
Publication date: 1997-10-23
Anticipated expiration: 2006-11-13
Also published as: JPH0671067B2; KR950007573B1; WO1987003423A1; KR880700468A; JPS62119958A; SG59995A1; EP0245515A1; EP0245515B1; EP0245515A4; DE3650613D1; HK1003586A1

Description

Technischer Bereich:

Die vorliegende Erfindung betrifft ein Verfahren zur Isolierung von Vorrichtungen in einem Halbleiterbauelement.

Stand der Technik:

Bislang wurde bei einer mit Feldeffekt-Transistoren mit isoliertem Gate (im weiteren mit "MOS-Transistoren" abgekürzt) oder Bipolar-Transistoren (im weiteren mit "BIP-Transistoren" abgekürzt) arbeitenden integrierten Schaltung die Isolierung zwischen den Vorrichtungen durch Anlegen von Sperr-Vorspannungen an p-n-Übergänge ausgeführt. Einzelheiten hierzu sind zum Beispiel in "Integrated Circuit Technology (1)" (Corona Publishing Co., Ltd.) von Yanai und Nagata, Seiten 21 bis 31, dargelegt.
Ferner ist aus US-PS 4,497,043 eine Halbleiter-Speichervorrichtung bekannt, bei der ein erster Substratbereich eines ersten Leitungstyps mit einem aus einem ersten MOS-Transistor aufgebauten Speicherabschnitt von einem zweiten Substratbereich des zweiten Leitungstyps mit einem zweiten MOS-Transistor umgeben ist. An den p-n-Übergang zwischen dem ersten und dem zweiten Substratbereich kann eine Sperr-Vorspannung angelegt werden, um die Transistoren zu isolieren.
Ferner stand bei einem logischen LSI bzw. SRAM (statischen RAM) in den letzten Jahren das sogenannte BICMOS- System im Vordergrund, bei dem eine Bipolar- und eine CMOS- Transistorvorrichtung (eine komplementäre MOS-Transistorvorichtung, die sowohl aus n-Kanal- als auch aus p-Kanal-MOS- Transistoren besteht) kombiniert werden, um die hohe Geschwindigkeit der erstgenannten Vorrichtung und die hohe Dichte und die geringe Verlustleistung der letztgenannten Vorrichtung auszunutzen, um dadurch einen logischen LSI bzw. SRAM mit hoher Geschwindigkeit, hoher Dichte und geringer Verlustleistung zu realisieren. Einzelheiten hierzu sind in "Nikkei Elektronics", 12. August 1985, Seiten 187 bis 208, etc., dargelegt. Ferner wird bei einem derartigen BICMOS-System ein dem obigen Verfahren ähnliches Vorrichtungs-Isolationsver fahren angewandt.
Fig. 1 stellt die grundlegende Querschnittsstruktur des BICMOS-Systems dar. In der Figur sind ein n-Kanal-MOS-Transistor (nMOS-Transistor), ein p-Kanal-MOS-Transistor (pMOS- Transistor) und ein n-p-n-Bipolar-Transistor (npnBIP-Transistor) dargestellt.
Hierbei bezeichnen die Buchstaben S, G und D, mit denen der nMOS bzw. pMOS versehen ist, jeweils die Anschlußpunkte von Source, Gate und Drain, während die Buchstaben C, E und B, mit denen der npnBIP-Transistor versehen ist, jeweils die Anschußpunkte von Kollektor, Emitter und Basis bezeichen (in den folgenden Zeichnungen werden diese Anschlußpunkt-Namen weggelassen). Ferner ist in der Figur, der Kürze halber, für Diffusionsschichten lediglich deren Dotierungsart angegeben. Dementsprechend wird bei Abschnitten gleicher Symbolzuweisung lediglich angegeben, daß die Leitungstypen gleich sind, und die Dotierungsstoffe und Dotierungskonzentrationen werden gemäß dem jeweiligen Zweck der Abschnitte in geeigneter Weise frei ausgewählt. Wenn nicht eigens angegeben, gilt dies auch für die unmittelbar folgenden Zeichnungen. Bei einer derartigen Struktur erfolgt die Isolierung zwischen einer großen Anzahl von Vorrichtungen innerhalb eines Chip beim Stand der Technik durch Anlegen des niedrigsten Potentials der Schaltungsanordnung an ein Substrat des p-Typs (p-Sub) und des höchsten Potentials der Schaltungsanordnung an die Isolierschicht des n-Typs (n-Wanne) zum Bilden des pMOS-Transistors, wodurch verhindert wird, daß die Übergänge zwischen den verschiedenen Teilen in den Zustand einer Durchlaßvorspannung gelangen. Beim Stand der Technik werden also, wenn die Schaltungsanordnung zwischen einer Versorgungsspannung (zum Beispiel 5V) und Masse (0V) betrieben wird, die Vorrichtungen durch Anlegen von 0V an das Substrat p-Sub und von 5V an die Isolierschicht des n-Typs isoliert. Da bei einem derartigen System für die an das Substrat p-Sub bzw. an die Isolierschicht des n-Typs angelegte Spannung die für die Vorrichtungsisolation erforderliche niedrigste Spannung ausgewählt wird, können an p-n-Übergänge anzulegende Sperr-Vorspannungen kleingehalten werden, so daß es möglich ist, die Probleme einer Herabsetzung der Durchschlagspannungen von Vorrichtungen etc. zu bewältigen, die mit der zukünftigen Mikrominiaturisierung der Vorrichtungen einhergehen. Andererseits taucht jedoch ein unten dargelegtes Problem auf.
Da der Eingangs- bzw. Ausgangsanschluß des LSI direkt an eine externe Schaltung angeschlossen ist, kann ein Rauschen überhalb der Versorgungsspannung bzw. unterhalb von 0V (generell ein Stoßrauschen, wie ein Uberschwingen oder Unterschwingen) auftreten. Da der Eingangs- bzw. Ausgangs-Anschlußpunkt in irgendeiner Weise mit der Diffusionsschicht im Chip verbunden ist, wird also der entsprechende Übergang beim Stand der Technik in Durchlaßrichtung vorgespannt sein. Liegt beispielsweise das negative Stoßrauschen an der Diffusionsschicht des n-Typs an, die mit der Source 5 bzw. dem Drain D des nMOS-Transistors in Fig. 1 dargestellt ist, so ist der Übergang zwischen der Diffusionsschicht des ntyps und dem Substrat p-Sub in Durchlaßrichtung vorgespannt, und ausgehend vom Substrat p-Sub fließt ein Durchlaßstrom in Richtung der Diffusionsschicht des n-Typs. Folglich werden Minoritätsträger (Elektronen in einem Substrat des p-Typs) in das Substrat p-Sub injiziert. Da die Minoritätsträger eine mittlere freie Weglänge haben, die gewöhnlich mehrere hundert µm beträgt, erreichen sie einen anderen Schaltungsabschnitt und rufen zum Beispiel das Problem hervor, daß ein gespeichertes Signal in einer Speicherzelle in einem SRAM oder DRAM zerstört wird. Dieses pHänomen der Minoritätsträgerinjektion könnte nicht nur am Eingangs- bzw. Ausgangs-Verbindungspunkt-Abschnitt, sondern auch durch einen Schaltungsvorgang innerhalb des Chip in einer derartigen Weise hervorgerufen werden, daß das Potential der Diffusionsschicht bzw. des Substrats p-Sub aufgrund einer kapazitiven Kopplung oder aufgrund eines Sättigungsbetriebs des Bipolar-Transistors lokal schwankt. Es ist daher nicht möglich, eine Hochleistung des BICNOS-Systems zu realisieren.

Zusammenfassung der Erfindung:

Es ist eine Aufgabe der vorliegenden Erfindung, das oben beschriebene Problem zu lösen und eine Halbleiterbauelement zu schaffen, die stabil arbeitet, wobei sich eine an das Substrat bzw. an einen Isolationsbereich anzulegende Spannung gemäß der beabsichtigten Verwendung frei einstellen läßt.
Diese Aufgabe ist durch das in den Ansprüchen 1 und 4 definierten Halbleiterbauelement gelöst, wobei bevorzugte Ausführungsbeispiele in den weiteren Ansprüchen dargelegt sind.
Bei der vorliegenden Erfindung wird eine Spannung, die bezüglich der Betriebsspannung einer Schaltungsanordnung negativ (im allgemeinen bei Verwendung eines Siliziumsubstrats des p-Typs) bzw. positiv (im allgemeinen bei Verwendung eines Siliziumsubstrats des n-Typs) ist, an einen von der Injektion von Minoritätsträgern betroffenen Abschnitt, zum Beispiel ein Substrat, angelegt.
Zur Lösung von Problemen, die dem oben dargelegten Verfahren des Anlegens der Spannung zuzuschreiben sind, wie zum Beispiel das Problem, daß an einzelne Vorrichtungen anzulegende Spannungen derart ansteigen, daß sich die Zuverlässigkeit einer Vorrichtung mit niedriger Durchschlagspannung, wie einer Mikrominiatur-Vorrichtung, verschlechtert, wird bei der vorliegenden Erfindung der ferner der Isolierbereich von MOS- Transistoren von gleichem Leitungstyp bzw. von Bipolar-Transistoren von gleichem Leitungstyp in mehrere isolierte Bereiche unterteilt, an die gemäß den jeweiligen Verwendungen geeignete Isolierspannungen angelegt werden.

Kurzbeschreibung der Zeichnungen:

Fig. 1 ist eine Querschnittsansicht, die einen Stand der Technik darstellt;
Fig. 2 ist eine Querschnittsansicht eines Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 3 ist eine Querschnittsansicht eines Ausführungsbeispiels einer CMOS-Struktur;
Fig. 4 ist eine Querschnittsansicht eines Ausführungsbeispiels einer Bipolar-Struktur;
Fig. 5 ist eine Querschnittsansicht eines Ausführungsbeispiels einer komplexen Bipolar-CMOS-Struktur;
Fig. 6 ist eine Querschnittsansicht eines Ausführungsbeispiels einer SOI-Struktur;
Fig. 7 ist ein Blockschaltbild eines Speichers;
Fig. 8 ist ein Schaltbild eines Ausführungsbeispiels zum Anlegen einer Substrat-Isolierspannung an einen Speicher;
Fig. 9 bis Fig. 11 sind Querschnittsansichten, die jeweils ein Ausführungsbeispiel eines dynamischen MOS-Speichers darstellen;
Fig. 12 und Fig. 13 sind Querschnittsansichten, die jeweils ein Ausführungsbeispiel eines komplexen dynamischen Bipolar-CMOS-Speichers darstellen;
Fig. 14 stellt Querschnittsansichten eines Ausführungsbeispiels wesentlicher Schritte zur Realisierung der Struktur in Fig. 13 dar;
Fig. 15 ist eine Querschnittsansicht eines weiteren Ausführungsbeispiels des komplexen dynamischen Bipolar-CMOS- Speichers;
Fig. 16 ist eine Draufsicht des Ausführungsbeispiel von Fig. 15, von der Vorderfläche eines Chip aus betrachtet; und
Fig. 17 stellt Querschnittsansichten eines Ausführungsbeispiels wesentlicher Schritte zur Realisierung der Struktur in Fig. 16 dar.

Bevorzugte Realisierung der Erfindung:

Nachfolgend werden die Einzelheiten der vorliegenden Erfindung in Verbindung mit Ausführungsbeispielen beschrieben.
Fig. 2 stellt eine integrierte Schaltung von nMOS-Transistoren dar. Der in der Figur dargestellte Aufbau zeigt ein Substrat des p-Typs (p-Sub) mit einer darin ausgebildeten n Wannenschicht NW, in der ferner p-Wannenschichten PW&sub1; und PW&sub2; ausgebildet sind. Die in den beiden p-Wannen und dem Substrat p-Sub ausgebildeten nMOS-Transistoren sind jeweils mit den Symbolen nMOS1, nMOS2 und nMOS-3 bezeichnet. Bei dieser Struktur lassen sich an die Isolierschichten der drei Arten von nMOS-Transistoren voneinander unabhängige Spannungen VBB1, VBB2 und VBB3 anlegen, für die gemäß den Schaltungsverwendungen geeignete Spannungen ausgewählt werden können.
Ferner wird die Versorgungsspannung VCC bzw. eine Spannung, die mindestens höher als die beiden Spannungen VBB2 und VBB3 ist, als VBB4 an die n-Wannenschicht NW gelegt. Obwohl in Fig. 2 ein einzelne nMOS-Transistor dargestellt ist, weist eine Wanne gewöhnlich eine Vielzahl von nMOS-Transistoren in jeder der drei Isolierschichten auf.
Außerdem ist dieses Ausführungsbeispiel, obwohl in Fig. 2 nur die beiden p-Wannen und die einzelne n-Wanne dargestellt sind, auch auf eine Kombination anwendbar, bei der eine Vielzahl von n-Wannen vorgesehen sind und bei der in jeder der n-Wannen eine oder mehrere p-Wannen ausgebildet sind. Ferner läßt sich die vorliegende Erfindung durch bloßes Ändern der Leitungstypen des Substrats, der Wannen und MOS Transistoren sowie durch Umkehren sämtlicher Potentialbeziehungen problemlos auf eine integrierte pMOS-Schaltung anwenden. Die Spannung VBB1 kann an das Substrat entweder von seiner Vorder- oder von seiner Hinterfläche aus an das Substrat angelegt werden.
Fig. 3 stellt ein Ausführungsbeispiel dar, bei dem die vorliegende Erfindung auf eine CMOS-Struktur (komplementäre MOS-Struktur) angewandt ist. Wie in der Figur zu sehen, sind drei n-Wannen (NW&sub1;, NW&sub2; und NW&sub3;) in einem Substrat des p-Typs ausgebildet, und in den jeweiligen n-Wannen NW&sub1; und NW&sub2; sind ferner p-Wannen (PW&sub1;, PW&sub2;) ausgebildet. Anschließend sind in den p-Wannen (PW&sub1;, PW&sub2;) und im Substrat p-Sub jeweils nMOS- Transistoren (nMOS1, nMOS2, nMOS3) ausgebildet. Außerdem sind in den n-Wannen (NW&sub1;, NW&sub2;, NW&sub3;) jeweils pMOS-Transistoren (pMOS1, pMOS2, pMOS3) ausgebildet. Bei diesem Aufbau sind an die Isolierschichten des p-Typs der nMOS-Transistoren Spannungen VBB2, VBB4 und VBB1 angelegt. Andererseits sind an die Isolierschichten des n-Typs der pMOS-Transistoren Spannungen VBB3, VBB5 und VBB6 angelegt. Als drei Spannungen VBB2, VBB4 und VBBL bzw. als drei Spannungen VBB3, VBB5 und VBB6 werden gemäß den verwendeten Schaltungen Spannungen mit mindestens zwei verschiedenen Werten angelegt. Es werden zum Beispiel Spannungen GND (0V) und -3V als Spannungen VBB2, VBB4 und VB B1 angelegt, während Spannungen VCC (+5V) und VCC + α (+7V) als Spannungen VBB3, VBB5 und VBB6 angelegt werden. Auf diese Weise lassen sich die Spannungen wie beschrieben an die einzelnen Isolierschichten der nMOS- und pMOS-Transistoren anlegen. Obwohl in Fig. 3 lediglich ein MOS-Transistor in jeder Wanne dargestellt wurde, kann, wenn dies erforderlich ist, ohne weiteres eine Vielzahl von MOS-Transistoren vorgesehen sein. Außerdem kann, obwohl in Fig. 3 die Anzahl der n-Wannen 3 und die der p-Wannen 2 beträgt, die Anzahl der n- bzw. p- Wannen erhöht oder verringert werden, wenn dies erforderlich ist. Ferner sei darauf hingewiesen, daß die vorliegende Erfindung auch auf einen Aufbau anwendbar ist, bei dem die Polaritäten des Substrats und der Wannen umgekehrt sind. Mit anderen Worten werden in einem Substrat des n-Typs zuerst p- Wannen ausgebildet, in denen anschließend n-Wannen ausgebildet werden.
Während die oben beschriebenen Ausführungsbeispiele den lediglich mit MOS-Transistoren arbeitenden Aufbau betreffen, werden nachfolgend Beispiele beschrieben, bei denen die vorliegende Erfindung jeweils auf eine mit Bipolar-Transistoren arbeitende integrierte Schaltung oder auf eine sowohl Bipolar- als auch MOS-Transistoren aufweisende integrierte Schaltung angewandt ist.
Fig. 4 stellt ein Ausführungsbeispiel dar, bei dem die vorliegende Erfindung auf eine mit Bipolar-Transistoren arbeitende integrierte Schaltung angewandt ist. Wie in Fig. 4 zu sehen, sind drei n-p-n-Bipolar-Transistoren (npn1, npn2, npn3) und ein p-n-p-Bipolar-Transistor (pnpl) ausgebildet. Bei einer herkömmlichen integrierten Schaltung mit Bipolar- Transistoren ist eine Vielzahl von n-p-n-Transistoren in einem Substrat des p-Typs p-Sub aufgebaut, wie dies bei dem Transistor npn3 in dieser Figur der Fall ist, die mit einer gemeinsamen Substratspannung als Spannung VBB1 von der Vorder- oder Rückfläche eines Chip gespeist werden. Wird die Größe der Spannung VBB1 auf das niedrigste Potential GND (0V) der Schaltungsanordnung oder auf ein noch niedrigeres Potential eingestellt, lassen sich sämtliche Bipolar-Transistoren gegeneinander isolieren. Bei der vorliegenden Erfindung sind ferner vom Substrat p-Sub getrennte und mit Symbolen PW&sub1; und PW&sub2; bezeichnete Isolierschichten des p-Typs vorgesehen, in denen die n-p-n-Transistoren (npn1, npn2) ausgebildet sind. An den p-Schichten liegen Spannungen VBB2 und VBB3 an. Die Werte der Spannungen VBB2 und VBB3 können unabhängig von der Spannung VBB1 eingestellt werden. An eine Schicht des n-Typs (nW) ist eine Spannung VBB4 angelegt, um das Substrat p-Sub und die p-Schichten zu isolieren. Ist eine Spannung VBB4 (die zum Beispiel gleich der Versorgungsspannung VCC ist) höher als die drei Spannungen VBB1, VBB2 und VBB3, 50 lassen sich die Transistoren npn1, npn2 und npn3 vollständig gegeneinan der isolieren. Der p-n-p-Transistor (pnp1) in der Figur läßt sich durch Verwendung einiger der zur Ausbildung der Transistoren npn1 und npn2 verwendeten Schichten aufbauen. Wird der Leitungstyp sämtlicher Schichten einschließlich des Substrats umgekehrt, so können ungleiche Spannungen an Isolierschichten des n-Typs angelegt werden, die eine Vielzahl von p-n-p-Transistoren bilden.
Nachfolgend wird ein Beispiel erläutert, bei dem die vorliegende Erfindung auf die sogenannte BICMOS-Struktur angewandt ist, die sowohl CMOS- als auch Bipolar-Transistoren auf einem Chip aufweist. Fig. 5 stellt das Ausführungsbeispiel dar, bei dem, wie in Fig. 3, nMOS-Transistoren (nMOS1, nMOS2, nMOS3) und pMOS-Transistoren (pMOS1, pMOS2) in einem Substrat des p-Typs p-Sub ausgebildet sind, und bei dem ferner ein n-p-n-Bipolar-Transistor (npn1) ausgebildet ist. Wie bei dem Vorhergehenden, lassen sich Spannungen VBB1, VBB2 und VBB3 als Isolierspannungen der nMOS-Transistoren unabhängig einstellen. Außerdem lassen sich Spannungen VBB4 und VBB5 als Isolierspannungen der pMOS-Transistoren unabhängig einstellen. Die Substratspannung VBB1 des Transistors nMOS3 wird an den Isolierbereich des Bipolar-Transistors angelegt, jedoch kann diese Spannung VBB1 als Isolierspannung für den Bipolar- Transistor eingestellt werden, wenn der Transistor nMOS3 nicht vorhanden ist. Ferner können, wenn der Aufbau von Fig. eine Struktur enthält, die der des Transistors npn1 in Fig. 4 ähnlich ist, den Bipolar-Transistoren unterschiedliche 150lierspannungen zugeführt werden. Außerdem läßt sich, wie in Fig. 4, ein p-n-p-Transistor ausbilden. Ferner kann, wenn die Leitungstypen des Substrats, der Wannen, von Source und Drain der MOS-Transistoren sowie die Leitungstypen des Kollektors, des Emitters und der Basis des Bipolar-Transistors allesamt umgekehrt werden, ein p-n-p-Transistur und eine CMOS-Struktur aufgebaut werden, und die Vielzahl von Isolierspannungen der vorliegenden Erfindung läßt sich auf einen derartigen Aufbau anwenden.
Fig. 6 zeigt ein Ausführungsbeispiel, bei dem die vorliegende Erfindung auf den nMOS-Abschnitt einer geschichteten CMOS-Struktur angewandt ist. Die Figur zeigt das Beispiel, das durch die sogenannte SOI-Struktur, bei der auf einem Isolierfilm polykristallines Si gewachsen ist, aus nMOS-Transistoren auf der Seite eines Substrats und aus pMOS-Transisto ren auf dem Substrat gebildet ist. Durch Kombinieren einer derartigen Konfiguration mit einer p-Wanne (pW) und einer n- Wanne (nW) können unabhängige Spannungen VBB2 und VBB1 an die jeweiligen Isolierabschnitte des in der p-Wanne ausgebildeten Transistors nMOS1 und des im Substrat p-Sub ausgebildeten Transistors nMOS2 angelegt werden. Wenn die Leitungstypen des Substrats und der Wannen umgekehrt werden, ist es außerdem möglich, pMOS-Transistoren auf der Substratseite und nMOS- Transistoren auf der Seite des polykristallinen Si auszubilden und getrennte Isolierspannungen an Isolierabschnitte der pMOS-Transistoren anzulegen.
Fig. 7 ist ein Blockschaltbild eines beliebigen Hauptspeichers (mit einem dynamischen RAM, einem statischen RAM, einem ROM etc.). Das Symbol ADR bezeichnet einen Adreßeingang, das Symbol CS einen Chip-Auswahl-Eingang, das Symbol WE einen Schreibfreigabeeingang, das Symbol DI einen Dateneingang und das Symbol DO einen Datenausgang. Die Bezeichnungen dieser Signale sind lediglich Beispiele, gelegentlich werden andere Bezeichnungen verwendet.
Ein Block 1 stellt einen Adreßpuffer, einen Decoder und einen Treiber dar. Ein Block C stellt eine Steuerschaltung und eine Schreibschaltung dar. Ein Block MC stellt ein Speicherzellenfeld dar. Ein Block SO stellt eine Leseschaltung und eine Ausgangsschaltung dar. Ein Ausführungsbeispiel der vorlieqenden Erfindung besteht im Anlegen der Differenzspan nung an das Speicherzellenfeld MC, das von einer Strichlinie umgeben ist.
Wie in Fig. 8 zu sehen, weist ein Chip, der die beiden wie in Fig. 7 isolierten Blöcke umfaßt, einen eingebauten Substrat-Vorspannungs-Generator auf, und die beiden Ausgangssignale VBBM1 und VBBM2 des Vorspannungs-Generators werden mit Ausnahme des Speicherzellenfelds an die peripheren Schaltungen angelegt, während eine Versorgungsspannung VCC und das Masse-Potential GND als VBBM3 bzw. VBBM4 an das Speicherzellenfeld angelegt werden. Die Schaltungsanordnung des Substrat-Vorspannungs-Generators wurde bereits in 1976 IS- SCC", Seiten 138 - 139, bzw. in der Japanischen Offenlegungsschrift Nr. 51-117584 offenbart. Bei diesem Aufbau wird beispielsweise dem Isolierbereich (n-Wanne) des pMOS-Transistors der peripheren Schaltung die Spannung VBBML (+7V) und dem Isolierbereich (p-Wanne) des nMOS-Transistors davon die Spannung VBBM2 (-3V) zugeführt, während der n-Wanne des pMOS- Transistors des Zellenfelds die Spannung VCC und der p-Wanne des nMOS-Transistors davon 0V zugeführt wird. Durch ein derartiges Zuführen der Spannung mit hohen Absolutwerten zu den Isolierbereichen der Eingangs- und Ausgangsschaltungen wird der Speicher gegenüber den Über- und Unterschwingungen von Ein- und Ausgangssignalen stabil, Übergangskapazitäten (die Kapazitäten zwischen Source und Drain von MOS-Transistoren und einem Substrat sowie die Kapazitäten zwischen den Kollektoren von Bipolar-Transistoren und dem Substrat) lassen sich verringern, und für das Zellenfeld kann ein Dotierungs-konzentrationsprofil gewählt werden, das weniger zu weichen Fehlern neigt. Nebenbei bemerkt sollen die Bezeichnungen von Isolierspannungen, die in den folgenden Ausführungsbeispielen verwendet werden, in Übereinstimmung mit deren Aufgaben den Symbolen VBBM1 VBBM2, VBBM3 und VBBM4 in Fig. 8 entsprechen. Nachfolgend werden Querschnittsansichten von Ausführungsbeispielen von Chips erläutert, die für das Ausführungsbeispiel des Chip-Aufbaus in den Figuren 7 und 8 erhalten werden. Jede von ihnen stellt die Querschnittsstruktur der Abschnitte der Eingangsschaltung und der dynamischen Speicherzelle eines dynamischen MOS-RAM gemäß dem in Fig. 1 dargestellten Beispiel des Standes der Technik dar. Obwohl es sich hier bei der Speicherzelle um die dynamische Zelle handelt, ist die vorliegende Erfindung in ähnlicher Weise auf eine statische MOS-Speicherzelle und eine statische Bipolar- Speicherzelle anwendbar.
Bei einem in Fig. 9 dargestellten Ausführungsbeispiel sind die nMOS-Transistoren einer Eingangs-Schutzschaltung (eines n-Typ-Diffusionswiderstands und einer nMOS-Diode) und einer Eingangsschaltung in einer p-Wanne (pW) ausgebildet, der pMOS-Transistor der Eingangsschaltung ist in einer n- Wanne (nW) ausgebildet, und eine aus einem nMOS-Transistor gebildete Speicherzelle ist in einem Substrat des p-Typs p- Sub ausgebildet. Bei dem vorliegenden Ausführungsbeispiel sind die p-Wanne der Eingangsschaltung und das Substrat p-Sub isoliert. Daher lassen sich die Werte der Isolierspannungen VBBM2 und VBBM4 der jeweiligen Bereiche unabhängig einstellen. Dementsprechend kann für die Spannung VBBM2 zum Beispiel -3V gewählt werden, um den Spezifikationen der Eingangsschaltung zu genügen, und unter dem Gesichtspunkt der Unempfindlichkeit der Speicherzelle gegenüber weichen Fehlern kann für die Spannung VBBM4 0V gewählt werden. Eine Strichlinie unterhalb der Speicherzelle zeigt eine Schicht des p-Typs mit hoher Dotierungskonzentration an. Auf diese Weise lassen sich die Nachteile des in Fig. 1 erläuterten Beispiels des Stands der Technik vermeiden, um einen stabilen dynamischen Speicher zu schaffen.
In Fig. 10 sind lediglich der n-Typ-Diffusionswiderstand und die nMOS-Diode einer Eingangs-Schutzschaltung in einer p- Wanne vorgesehen, und die nMOS-Transistoren beliebiger ande rer peripherer Schaltungen sind, wie bei einer Speicherzelle, in einem Substrat des p-Typs p-Sub ausgebildet. Außerdem läßt sich in einer n-Wanne ein pMOS-Transistor ausbilden. An die p-Wanne unter dem n-Typ-Diffusionswiderstand und der nMOS-Diode, die Eingangsschutzvorrichtungen sind, wird eine Spannung VBBM2 (zum Beispiel -3V) angelegt, während an das Substrat p- Sub der nMOS-Transistoren der Eingangsschaltung und der Speicherzelle eine Spannung VBBM4 (zum Beispiel 0V) angelegt wird. Wie in Fig. 9, ist unter der Speicherzelle eine Schicht des p-Typs hoher Konzentration vorgesehen. An die n-Wanne wird eine Spannung VBBM1 angelegt. Das vorliegende Ausführungsbeispiel ist gegenüber dem Ausführungsbeispiel von Fig. 9 dahingehend vorteilhaft, daß aufgrund der Tatsache, daß in der Wanne lediglich die Eingangs-Schutzvorrichtungen vorgesehen sind, die Schaltungsanordnung einfacher ist, und daß aufgrund der Tatsache, daß die nMOS-Transistoren, abgesehen von der Eingangsschutzdiode, unter der gleichen Konzentrationsvoraussetzung über der Zelle und der peripheren Schaltung ausgebildet sind, die Steuerung der Schwellspannungen VTH einfach ist.
Fig. 11 stellt ein Ausführungsbeispiel dar, bei dem eine Speicherzelle in einer p-Wanne (pW) ausgebildet ist, während die nMOS-Transistoren einer Eingangsschutzschaltung und einer beliebigen anderen peripheren Schaltung in einem Substrat des p-Typs p-Sub ausgebildet sind. Bei dem vorliegenden Ausführungsbeispiel ist die p-Wanne mit vergleichsweise hoher Konzentration unter der Speicherzelle vorgesehen und wirkt als Ersatz für die durch die Strichlinie in Fig. 9 bzw. Fig. 10 angezeigte Schicht hoher Konzentration.
Die obigen Ausführungsbeispiele arbeiten mit MOS-Speichern (SRAM, DRAM). Nachfolgend werden unter Bezugnahme auf Fig. 12 bis Fig. 16 Ausführungsbeispiele beschrieben, bei denen die vorliegende Erfindung durch Verwendung des BICMOS- Aufbaus von Fig. 5, der sowohl Bipolar- als auch MOS-Vorrichtungen aufweist, jeweils auf einen Speicher angewandt ist. Unter den Ausführungsbeispielen arbeiten jene von Fig. 12 bis Fig. 14 mit Epitaxieschichten, jene von Fig. Fig. 15 bis Fig. 17 ohne Epitaxieschichten.
Fig. 12 zeigt die nMOS-, pMOS- und n-p-n-Bipolar-Transistoren peripherer Schaltungen sowie eine von links betrachtete nMOS-Speicherzelle des dynamischen Typs.
Unter die nMOS-Speicherzelle ist eine vergrabene Schicht des p-Typs (pBL) hoher Dotierungskonzentration angelegt, um die Unempfindlichkeit gegenüber durch Alphateilchen hervorgerufenen Fehlern zu verstärken. Diese Schicht pBL wird ferner zur Isolierung einer vergrabenen Schicht des n-Typs verwendet.
Obwohl der nMOS-Transistor der peripheren Schaltung in einer p-Wanne ausgebildet ist, kann diese p-Wanne weggelassen werden, wenn eine Epitaxieschicht des p-Typs verwendet wird. Unter dieser p-Wannenschicht ist eine vergrabene Schicht des n-Typs nBL hoher Konzentration vorgesehen und eine n-Schicht (CN) hoher Konzentration hinzugefügt, um der Schicht nBL eine Spannung zuzuführen. Außerdem ist die Seite der p-Wanne von einer n-Wanne umgeben, um dadurch gegenüber einem Substrat des p-Typs p-Sub isoliert zu sein. An den nMOS-Transistor der peripheren Schaltung ist eine Spannung VBBM2 (zum Beispiel -3V), an die n-Wanne des pMOS-Transistors die Spannung VBBM1 (zum Beispiel eine Versorgungsspannung VCC) angelegt. An die Isolierschicht des n-p-n-Bipolar-Transistors und an die Isolierschicht des nMOS-Transistors der Speicherzelle ist eine gemeinsame Spannung VBBM4 angelegt. Unter einer Wanne vorgesehene vergrabene Schichten nBL und pBL dienen zur Verringerung des Kollektorwiderstands des Bipolar-Transistors und sind ferner hinsichtlich der Verhinderung eines Latch-up Effekts durch die Verringerung eines Substrat-Widerstands wirksam.
Fig. 13 stellt ein Ausführungsbeispiel dar, bei dem eine Speicherzelle in einem Substrat des p-Typs p-Sub ausgebildet ist und das sich von dem Ausführungsbeispiel von Fig. 12 lediglich in einem Aufbau unter der Speicherzelle unterscheidet. Bei dem Aufbau von Fig. 12 könnte die vergrabene Schicht pBL hoher Konzentration anwachsen und bewirken, daß die Schwellspanung VTH des nMOS-Transistors schwankt. Hingegen ist gemäß dem Aufbau in Fig. 13 eine durch eine Strichlinie angezeigte Schicht des p-Typs hoher Konzentration lediglich unter einer Speicherkapazität vorgesehen, um zu verhindern, daß sich die vergrabene Schicht zum Kanalabschnitt des nMOS- Transistors der Speicherzelle hin wächst.
Nachfolgend werden in Fig. 14 wesentliche Schritte bei der Realisierung der Querschnittsstruktur von Fig. 13 dargestellt. Bei (a) in Fig. 14 werden vergrabene Schichten des n- Typs nBL in der Vorderfläche eines Substrats des p-Typs ausgebildet, und bei (b) wird ferner eine vergrabene Schicht des p-Typs pBL ausgebildet. Anschließend wird bei (c) durch Epitaxie eine Schicht Epi ausgebildet, und durch Schritte (d) und (e) werden in der Schicht Epi n-Wannen (nwanne) und p Wannen (pwanne) ausgebildet. Bei (f) werden mit einer Dotierstoff des n-Typs stark dotierte Schichten CN ausgebildet, um an die darunterliegenden Schichten nBL anzuschließen. Obwohl in der Zeichnung nicht dargestellt, werden anschließend die Platte einer Speicherzelle, die Gates von MOS-Transistoren, die Source- und Drain-Schichten der MOS-Transistoren und, falls erforderlich, die Emitterschicht eines Bipolar-Transistors ausgebildet. Anschließend sind ferner Schritte, wie die Ausbildung von Kontaktlöchern und die Metallisierung, erforderlich. Bei der Darstellung von Fig. 17 und Fig. 18 setzen die Schichten CN un nBL den Kollekt.orwiderstand des Bipolar- Transistors herab. Andererseits bilden die Kontakt-Grenzflächen zwischen den Sources und Drains und den Wannen der MOS- Transistoren sowie zwischen der Basis und dem Kollektor des Bipolar-Transistors die Kontakte zwischen Schichten sehr hoher Konzentrationen nicht, und ihre Durchschlagspannungen können auf für Schaltungsvorgänge erforderlichen Niveaus gehalten werden.
Oben wurde das Beispiel des mit der Epitaxieschicht arbeitenden Verfahrens dargestellt, und nachfolgend werden unter Bezugnahme auf Fig. 15 bis Fig. 17 Ausführungsbeispiele beschrieben, die nicht mit der Epitaxieschicht arbeiten. Bei diesen Ausführungsbeispielen wird anstelle eines Substrats des p-Typs mittels einer lonenimplantation in einer bestimmten Tiefe eine Schicht hoher Konzentration ausgebildet. Aus diesem Grund können sie die Herstellungskosten, verglichen mit dem Fall, bei dem mit der Epitaxieschicht gearbeitet wird, verringern.
Fig. 15 ist eine Querschnittsansicht, und in Fig. 16 ist die entsprechende, von der Vorderfläche eines Chip aus betrachtete Draufsicht dargestellt. Die Isolierschicht des p Typs (pwanne) eines nMOS-Transistors nMOS1 ist von einer n- Schicht (CN bzw. n-Wanne) umgeben, um dadurch gegenüber einem Substrat des p-Typs p-Sub isoliert zu sein.
In Fig. 17 sind die wesentlichen Schritte eines Verfahrens zur Realisierung der Struktur von Fig. 15 und Fig. 16 dargestellt.
In (a) wird in einem Substrat p-Sub in einer bestimmten Tiefe von dessen Vorderfläche aus mittels lonenimplantation eine n-Schicht hoher Konzentration geschaffen. Anschließend werden in (b) und (c) eine n-Wanne und eine p-Wanne ausgebildet. Im Falle des Substrats des p-Typs p-Sub kann die p-Wanne weggelassen werden. In (d) werden n-Schichten (CN) hoher Konzentration ausgebildet, welche die vergrabenen Schichten des n-Typs nBL erreichen. Auf (d) folgende Schritte zur Ausbildung von MOS- und Bipolar-Vorrichtungen und Metallisierung sind herkömmlichen Schritten ähnlich.
Wie oben in Verbindung mit zahlreichen Ausführungsbeispielen beschrieben, lassen sich erfindungsgemäß, wie beschrieben, unabhängige Spannungen an das Substrat und die Isolierschicht einer MOS-Vorrichtung sowie an die Isolier schicht einer Bipolar-Vorrichtung anlegen, und es können die je nach Zweck der Schaltungen der Vorrichtungen optimalen Spannungen ausgewählt werden. So kann die Festlegung von Konzentrationsprofilen, die Einstellung von Isolierspannungen etc. frei erfolgen, um den Problemen der Unterschwingungen von Eingangs- und Ausgangssignalen, der Übergangskapazitäten und der weichen Fehler zu begegnen.

Gewerbliche Nutzbarkeit:

Bislang ergab sich die einem Stoßrauschen zuschreibbare Injektion von Minoritätsträgern an einem p-n-Übergang, der einen in einem Siliziumsubstrat ausgebildeten MOS-Transistor bzw. BiP-Transistor bildet, und sie war die Ursache des Problems der Zerstörung eines in einem SRAM bzw. DRAM gespeicherten Signals.
Ein derartiges Phänomen mindert die Zuverlässigkeit der Halbleitervorrichtung und ist nachteilig.
Die vorliegende Erfindung kann das pHänomen verhindern, ist auf verschiedene Produkte anwendbar, die MOS-, BiP-, CMOS-, Bi-MOS- und BICMOS-Vorrichtungen umfassen, und sie kann die Zuverlässigkeit etc. verbessern, so daß sie sich wirksam nutzen läßt.

Claims

1. Halbleiterbauelement, das in einem ersten Bereich eines Substrat (p-Sub) eines ersten Leitungstyps (p) ausgebildet ist, mit

einer ersten Wannenschicht (nW) des zweiten Leitungstyps (n), die in dem ersten Bereich ausgebildet ist, einer zweiten Wannenschicht (pW1, pW2) des ersten Leitungstyps (p), die in der ersten Wannenschicht (nW) ausgebildet ist,

einem ersten Feldeffekttransistor mit einem isolierten Gate (nMOS3) eines ersten Kanal-Typs mit einer Source und einem Drain des zweiten Leitungstyps (n), der im ersten Bereich an dessen Oberfläche ausgebildet ist, und einem zweiten Feldeffekttransistor mit einen isolierten Gate (nMOS1, nMOS2) des ersten Kanal-Typs mit einer Source und einem Drain des zweiten Leitungstyps (n), der in der zweiten Wannenschicht (pW1, pW2) an deren Oberfläche ausgebildet ist,

einer ersten Spannungseinrichtung zum Anlegen einer ersten Spannung (VBB4) an die erste Wannenschicht (nW), einer zweiten Spannungseinrichtung zum Anlegen einer zweiten Spannung (VBB2, VBB3) an die zweite Wannenschicht (pW1, pW2) und einer dritten Spannungseinrichtung zum Anlegen einer dritten Spannung (VBB1) an den ersten Bereich,

wobei die erste Spannung (VBB4) die zweite Wannenschicht (pW1, pW2) und den ersten Bereich isoliert, und

wobei der Wert der zweiten Spannung (VBB2, VBB3) von dem der dritten Spannung (VBB1) verschieden ist.

2. Halbleiterbauelement gemäß Anspruch 1, wobei ein dritter Feldeffekttransistor mit einem isolierten Gate (pMOS1, pMOS2) des zweiten Kanal-Typs mit einer Source und einem Drain des ersten Leitungstyps (p) in der ersten Wannenschicht (nW1, nW2) an deren Oberfläche ausgebildet ist.

3. Halbleiterbauelement gemäß einem der Ansprüche 1 oder 2, wobei eine dritte Wannenschicht (nW3) des zweiten Leitungstyps (n) im ersten Bereich ausgebildet ist,

ein vierter Feldeffekttransistor mit einem isolierten Gate (pMOS3) des zweiten Kanal-Typs mit einer Source und einem Drain des ersten Leitungstyps (p) in der dritten Wannenschicht (nW3) an deren Oberfläche ausgebildet ist, und

der Wert einer an die dritte Wannenschicht (nW3) angelegten vierten Spannung (VBB6) von dem der ersten Spannung verschieden ist.

4. Halbleiterbauelement, das in einem ersten Bereich eines Substrats (p-Sub) eines ersten Leitungstyps (p) ausgebildet ist, mit

einen ersten Bipolar-Transistor (npn3) mit einem ersten Emitter und einem ersten Kollektor des zweiten Leitungstyps (n) und einer ersten Basis des ersten Leitungstyps (p), einem zweiten Bipolar-Transistor (npn1, npn2) mit einem zweiten Emitter und einem zweiten Kollektor des zweiten Leitungstyps (n) und einer zweiten Basis des ersten Leitungstyps (p), wobei der erste Bipolar-Transistor (npn3) in dem ersten Bereich an dessen Oberfläche ausgebildet ist und der zweite Bipolar- Transistor (npn1, npn2) in der zweiten Wannenschicht (pW1, pW2) an deren Oberfläche ausgebildet ist, wobei die erste Basis in dem ersten Kollektor, und wobei der erste Emitter in der ersten Basis angeordnet sind, wobei die zweite Basis in dem zweiten Kollektor und wobei der zweite Emitter in der zweiten Basis angeordnet sind,

wobei die erste Spannung (VBB4) die zweite Wannenschicht (pW1, pW2) und den ersten Bereich isoliert,

und wobei der Wert der zweiten Spannung (VBB2, VBB3) von dem der dritten Spannung (VBB1) verschieden ist.

5. Halbleiterbauelement gemäß Anspruch 4, wobei ein dritter Bipolar-Transistor (pnpl) des zweiten Typs (pnp) mit einem Emitter und einem Kollektor des ersten Leitungstyps (p) und einer Basis des zweiten Leitungstyps (n) in der ersten Wannenschicht (nW) an deren Oberfläche ausgebildet ist.

6. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 5, wobei der erste Leitungstyp der p-Typ und der zweite Leitungstyp der n-Typ ist.