JPH05129425A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05129425A JPH05129425A JP3284824A JP28482491A JPH05129425A JP H05129425 A JPH05129425 A JP H05129425A JP 3284824 A JP3284824 A JP 3284824A JP 28482491 A JP28482491 A JP 28482491A JP H05129425 A JPH05129425 A JP H05129425A
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Abstract
(57)【要約】
【目的】 低圧，高圧素子混載の半導体装置で、低圧部
の誤動作を防止する。 【構成】 一導電型半導体基板１に逆導電型の第１のウ
ェル層２ｂを設け、その内に一導電型の第２のウェル３
ａを形成し、その内に低圧素子１０を形成する。 【効果】 第１のウェル層２ｂで低圧部と高圧部を分離
するため、高圧部からのノイズや電位のゆれを低圧部に
伝えず、低圧回路の誤動作を防ぐ。また、低圧部が基板
に比較し濃い不純物層である深いウェル層で包囲されて
いるため、ラッチアップが起こりにくい。
の誤動作を防止する。 【構成】 一導電型半導体基板１に逆導電型の第１のウ
ェル層２ｂを設け、その内に一導電型の第２のウェル３
ａを形成し、その内に低圧素子１０を形成する。 【効果】 第１のウェル層２ｂで低圧部と高圧部を分離
するため、高圧部からのノイズや電位のゆれを低圧部に
伝えず、低圧回路の誤動作を防ぐ。また、低圧部が基板
に比較し濃い不純物層である深いウェル層で包囲されて
いるため、ラッチアップが起こりにくい。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特に１チップ上に低圧素子と高圧素子
を形成した半導体装置とその効率的な製造方法に関す
る。
製造方法に関し、特に１チップ上に低圧素子と高圧素子
を形成した半導体装置とその効率的な製造方法に関す
る。
【０００２】
【従来の技術】従来のこの種の半導体装置を図面を用い
て説明する。図３はその断面図である。低圧Ｎ型ＭＯＳ
トランジスタ１０は一導電型（例えばＰ型）半導体基板
１内にＰウェル層３ａを形成し、Ｐウェル層３ａ内にソ
ース領域，ドレイン領域となるＮ+ 層６ａ，６ｂを形成
する。
て説明する。図３はその断面図である。低圧Ｎ型ＭＯＳ
トランジスタ１０は一導電型（例えばＰ型）半導体基板
１内にＰウェル層３ａを形成し、Ｐウェル層３ａ内にソ
ース領域，ドレイン領域となるＮ+ 層６ａ，６ｂを形成
する。
【０００３】さらにＰウェル層３ａ内にはオーミックコ
ンタクトを得るためのＰ+ 層５ａを形成する。
ンタクトを得るためのＰ+ 層５ａを形成する。
【０００４】ソース領域６ａとＰ+ 層５ａを接続する電
極がソース電極８ａであり、ドレイン領域６ｂの電極が
ドレイン電極９ａである。ソース領域６ａとドレイン領
域６ｂの間の表面に酸化膜（図示せず）を介して設けた
ゲート電極７ａへの印加電圧によって、Ｎチャンネルが
形成され制御される。
極がソース電極８ａであり、ドレイン領域６ｂの電極が
ドレイン電極９ａである。ソース領域６ａとドレイン領
域６ｂの間の表面に酸化膜（図示せず）を介して設けた
ゲート電極７ａへの印加電圧によって、Ｎチャンネルが
形成され制御される。
【０００５】次に低圧Ｐ型ＭＯＳトランジスタ１１につ
いて説明する。低圧Ｐ型ＭＯＳトランジスタ１１は前述
の低圧Ｎ型トランジスタ１０の各部分の導電型を反対に
した構成を有している。従って、Ｎウェル層４ａとＰ型
半導体基板１とはＰＮ接合を形成している。
いて説明する。低圧Ｐ型ＭＯＳトランジスタ１１は前述
の低圧Ｎ型トランジスタ１０の各部分の導電型を反対に
した構成を有している。従って、Ｎウェル層４ａとＰ型
半導体基板１とはＰＮ接合を形成している。
【０００６】次に高圧Ｎ型トランジスタ１２について説
明する。ドレイン領域として作用するＮ型層４ｂを設け
その内にドレイン電極９ｃとオーミックをとるためのＮ
+ 層６ｅを形成する。Ｎ+ 層６ｅと同時に形成するソー
ス領域となるＮ+ 層６ｄを設け、さらにソース領域６ｄ
に近接してＰ型半導体基板１とソース電極８ｃとのオー
ミックをとるためのＰ+ 層５ｄを形成する。Ｐ+ 層５ｄ
とＮ+ 層６ｄを接続する電極を設けソース電極８ｃとす
る。ソース領域６ｄとドレイン領域４ｂとの間のＰ型半
導体基板１の表面部にＮチャンネルが形成され、その表
面に酸化膜（図示せず）を介して設けたゲート電極７ｃ
により制御される。
明する。ドレイン領域として作用するＮ型層４ｂを設け
その内にドレイン電極９ｃとオーミックをとるためのＮ
+ 層６ｅを形成する。Ｎ+ 層６ｅと同時に形成するソー
ス領域となるＮ+ 層６ｄを設け、さらにソース領域６ｄ
に近接してＰ型半導体基板１とソース電極８ｃとのオー
ミックをとるためのＰ+ 層５ｄを形成する。Ｐ+ 層５ｄ
とＮ+ 層６ｄを接続する電極を設けソース電極８ｃとす
る。ソース領域６ｄとドレイン領域４ｂとの間のＰ型半
導体基板１の表面部にＮチャンネルが形成され、その表
面に酸化膜（図示せず）を介して設けたゲート電極７ｃ
により制御される。
【０００７】ここでドレイン領域であるＮ層４ｂは前記
低圧Ｐ型トランジスタ１１のＮウェル領域４ａと同時に
形成する。
低圧Ｐ型トランジスタ１１のＮウェル領域４ａと同時に
形成する。
【０００８】次に高圧Ｐ型ＭＯＳトランジスタ１３につ
いて説明する。Ｐ型半導体基板１に深いＮウェル層２ａ
を設け、その内に前記高圧Ｎ型トランジスタ１２と導電
型を反対にしたトランジスタを形成する。この形状にお
いてＮウェル２ａはＰ型半導体基板１とＰＮ接合を形成
する。
いて説明する。Ｐ型半導体基板１に深いＮウェル層２ａ
を設け、その内に前記高圧Ｎ型トランジスタ１２と導電
型を反対にしたトランジスタを形成する。この形状にお
いてＮウェル２ａはＰ型半導体基板１とＰＮ接合を形成
する。
【０００９】なお、以上４種のトランジスタを同一基板
に形成する方法として、低圧Ｎ型ＭＯＳトランジスタ１
０のＰウェル層３ａと高圧Ｐ型ＭＯＳトランジスタ１３
のドレイン領域となるＰ層３ｂとは同時に形成すること
ができる。
に形成する方法として、低圧Ｎ型ＭＯＳトランジスタ１
０のＰウェル層３ａと高圧Ｐ型ＭＯＳトランジスタ１３
のドレイン領域となるＰ層３ｂとは同時に形成すること
ができる。
【００１０】また、低圧Ｐ型ＭＯＳトランジスタ１１の
Ｎウェル４ａと高圧Ｎ型ＭＯＳトランジスタ１２のドレ
インとなるＮ層４ｂとは同時に形成することができる。
Ｎウェル４ａと高圧Ｎ型ＭＯＳトランジスタ１２のドレ
インとなるＮ層４ｂとは同時に形成することができる。
【００１１】また、各トランジスタのＰ+ 層５ａ，５
ｂ，５ｃ，５ｄ，５ｅ，５ｆは同時に形成することがで
き、Ｎ+ 層６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆは同時
に形成することができる。
ｂ，５ｃ，５ｄ，５ｅ，５ｆは同時に形成することがで
き、Ｎ+ 層６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆは同時
に形成することができる。
【００１２】上記構成において、低圧Ｎ型ＭＯＳトラン
ジスタ１０のソース電極８ａはＰ+ 層５ａ−Ｐウェル３
ａを介してＰ型半導体基板１に電気的に同電位接続して
いる。
ジスタ１０のソース電極８ａはＰ+ 層５ａ−Ｐウェル３
ａを介してＰ型半導体基板１に電気的に同電位接続して
いる。
【００１３】また、高圧Ｎ型ＭＯＳトランジスタ１２の
ソース電極８ｃもＰ+ 層５ｄを介してＰ型半導体基板１
に同電位接続している。
ソース電極８ｃもＰ+ 層５ｄを介してＰ型半導体基板１
に同電位接続している。
【００１４】
【発明が解決しようとする課題】ところで、上記の従来
の半導体装置は、低圧素子と高圧素子のソースが半導体
基板を介して電気的につながっているので、高圧素子が
スイッチング動作する際発生するノイズまたはソース電
位のゆれが基板を通して低圧素子に影響し、低圧回路が
誤動作を起こすという欠点があった。
の半導体装置は、低圧素子と高圧素子のソースが半導体
基板を介して電気的につながっているので、高圧素子が
スイッチング動作する際発生するノイズまたはソース電
位のゆれが基板を通して低圧素子に影響し、低圧回路が
誤動作を起こすという欠点があった。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
１チップ上に低圧素子と高圧素子を形成した半導体装置
において、一導電型半導体基板に形成した他導電型の第
１のウェルと、前記第１のウェル内に形成した一導電型
の第２のウェルと、前記第２のウェル内に形成した低圧
素子とを特徴とする。
１チップ上に低圧素子と高圧素子を形成した半導体装置
において、一導電型半導体基板に形成した他導電型の第
１のウェルと、前記第１のウェル内に形成した一導電型
の第２のウェルと、前記第２のウェル内に形成した低圧
素子とを特徴とする。
【００１６】また、前記第１のウェルは高圧素子を分離
する深いウェルと同時に形成することができる。
する深いウェルと同時に形成することができる。
【００１７】
【作用】上記の構成によると、第１のウェル層が高圧素
子のソース電位である一導電型半導体基板と低圧素子と
を分離しており、高圧素子がスイッチングする際発生す
るノイズや電位のゆれを低圧素子側に伝えず、低圧回路
の誤動作を防止できる。
子のソース電位である一導電型半導体基板と低圧素子と
を分離しており、高圧素子がスイッチングする際発生す
るノイズや電位のゆれを低圧素子側に伝えず、低圧回路
の誤動作を防止できる。
【００１８】また、低圧素子が濃い逆導電型のウェル層
で包囲されるため、低圧部のラッチアップ対策にもな
る。
で包囲されるため、低圧部のラッチアップ対策にもな
る。
【００１９】さらに、第１のウェル層はもともと必要な
高圧素子を分離する深いウェルと同時に形成すれば特別
に手間を要すことなく形成できる。
高圧素子を分離する深いウェルと同時に形成すれば特別
に手間を要すことなく形成できる。
【００２０】
【実施例】以下、本発明について図面を参照して説明す
る。
る。
【００２１】図１はこの発明の一実施例の縦断面図であ
る。Ｐ型半導体基板１の所定の領域にＮ型不純物をイオ
ン注入し、熱拡散により深いＮウェル層２ａ，２ｂを形
成する。深いＮウェル層２ａ，２ｂおよびＰ型半導体基
板の所定の領域にＰ型およびＮ型不純物をイオン注入，
熱拡散によりＰウェル層３ａ，３ｂ，Ｎウェル層４ａ，
４ｂを各々形成する。さらに所定の領域にゲート電極７
ａ，７ｂ，７ｃ，７ｄを形成した後、所定の領域にＰ+
型およびＮ+型不純物をイオン注入しＰ+ 層５ａ，５
ｂ，５ｃ，５ｄ，５ｅ，５ｆ，Ｎ+ 層６ａ，６ｂ，６
ｃ，６ｄ，６ｅ，６ｆを各々形成する。これらＰ+ 層５
ａ，５ｂ…５ｆ，Ｎ+ 層６ａ，６ｂ…６ｆにソース電極
８ａ，８ｂ…８ｄまたはドレイン電極９ａ，９ｂ…９ｄ
を形成し、低圧素子（低圧Ｎ型ＭＯＳトランジスタ１０
および低圧Ｐ型ＭＯＳトランジスタ１１），高圧素子
（高圧Ｎ型ＭＯＳトランジスタ１２および高圧Ｐ型ＭＯ
Ｓトランジスタ１３）を各々形成する。
る。Ｐ型半導体基板１の所定の領域にＮ型不純物をイオ
ン注入し、熱拡散により深いＮウェル層２ａ，２ｂを形
成する。深いＮウェル層２ａ，２ｂおよびＰ型半導体基
板の所定の領域にＰ型およびＮ型不純物をイオン注入，
熱拡散によりＰウェル層３ａ，３ｂ，Ｎウェル層４ａ，
４ｂを各々形成する。さらに所定の領域にゲート電極７
ａ，７ｂ，７ｃ，７ｄを形成した後、所定の領域にＰ+
型およびＮ+型不純物をイオン注入しＰ+ 層５ａ，５
ｂ，５ｃ，５ｄ，５ｅ，５ｆ，Ｎ+ 層６ａ，６ｂ，６
ｃ，６ｄ，６ｅ，６ｆを各々形成する。これらＰ+ 層５
ａ，５ｂ…５ｆ，Ｎ+ 層６ａ，６ｂ…６ｆにソース電極
８ａ，８ｂ…８ｄまたはドレイン電極９ａ，９ｂ…９ｄ
を形成し、低圧素子（低圧Ｎ型ＭＯＳトランジスタ１０
および低圧Ｐ型ＭＯＳトランジスタ１１），高圧素子
（高圧Ｎ型ＭＯＳトランジスタ１２および高圧Ｐ型ＭＯ
Ｓトランジスタ１３）を各々形成する。
【００２２】ここで、低圧素子１０，１１を包囲するよ
うに形成された深いＮウェル層２ｂによって、高圧Ｎ型
ＭＯＳトランジスタ１２のソース電位であるＰ型半導体
基板１と低圧Ｎ型ＭＯＳトランジスタ１０のソース電位
であるＰウェル層３ａとが分離され、高圧素子がスイッ
チングする際発生するノイズや基板電位のゆれの影響を
低圧素子側に伝えない。
うに形成された深いＮウェル層２ｂによって、高圧Ｎ型
ＭＯＳトランジスタ１２のソース電位であるＰ型半導体
基板１と低圧Ｎ型ＭＯＳトランジスタ１０のソース電位
であるＰウェル層３ａとが分離され、高圧素子がスイッ
チングする際発生するノイズや基板電位のゆれの影響を
低圧素子側に伝えない。
【００２３】この実施例ではＮウェル層２ｂをすでに高
圧素子で使用しているＮウェル層２ａと同時に形成する
ため、特に工程の追加なしで行えるという利点がある。
圧素子で使用しているＮウェル層２ａと同時に形成する
ため、特に工程の追加なしで行えるという利点がある。
【００２４】上記実施例においては深いＮウェル層２ｂ
を低圧素子１０，１１のＰウェル層３ａ，Ｎウェル層４
ａの双方を包囲するよう形成したが、Ｐウェル層３ａの
み包囲するように形成してもよい。
を低圧素子１０，１１のＰウェル層３ａ，Ｎウェル層４
ａの双方を包囲するよう形成したが、Ｐウェル層３ａの
み包囲するように形成してもよい。
【００２５】
【実施例２】図２は本発明の第２の実施例の縦断面図で
ある。この実施例は前記第１の実施例のＰ型半導体基板
１に代えてＮ型半導体基板１４を用い、高圧素子の分離
層および低圧素子を包囲する層に深いＰウェル層１５ａ
および１５ｂを用いた点を除いては第１の実施例と同様
であるため、同一部分には同一参照符号を付してその説
明を省略する。
ある。この実施例は前記第１の実施例のＰ型半導体基板
１に代えてＮ型半導体基板１４を用い、高圧素子の分離
層および低圧素子を包囲する層に深いＰウェル層１５ａ
および１５ｂを用いた点を除いては第１の実施例と同様
であるため、同一部分には同一参照符号を付してその説
明を省略する。
【００２６】この実施例では、基板電位を高圧Ｐ型ＭＯ
Ｓのソース電位としたい場合に適する。
Ｓのソース電位としたい場合に適する。
【００２７】
【発明の効果】以上説明したように本発明は低圧素子を
二重ウェルにより一導電型半導体基板と分離したことに
より、高圧素子がスイッチングする際に発生していたノ
イズや基板電位のゆれによる影響を低圧素子側に伝えな
い効果がある。
二重ウェルにより一導電型半導体基板と分離したことに
より、高圧素子がスイッチングする際に発生していたノ
イズや基板電位のゆれによる影響を低圧素子側に伝えな
い効果がある。
【００２８】また、低圧素子を基板に比較して高濃度の
深いウェル層で包囲しているため、低圧部がラッチアッ
プを起こしにくいという効果もある。
深いウェル層で包囲しているため、低圧部がラッチアッ
プを起こしにくいという効果もある。
【図１】 本発明の一実施例の縦断面図
【図２】 本発明の実施例２の縦断面図
【図３】 従来の構造の縦断面図
１ Ｐ型半導体基板 ２ａ，２ｂ 深いＮウェル層 ３ａ，３ｂ Ｐウェル層 ４ａ，４ｂ Ｎウェル層 ５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ Ｐ+ 層 ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ Ｎ+ 層 ７ａ，７ｂ，７ｃ，７ｄ ゲート電極 ８ａ，８ｂ，８ｃ，８ｄ ソース電極 ９ａ，９ｂ，９ｃ，９ｄ ドレイン電極 １０ 低圧Ｎ型ＭＯＳトランジスタ １１ 低圧Ｐ型ＭＯＳトランジスタ １２ 高圧Ｎ型ＭＯＳトランジスタ １３ 高圧Ｐ型ＭＯＳトランジスタ １４ Ｎ型半導体基板 １５ａ，１５ｂ 深いＰウェル層
Claims (3)
- 【請求項１】一導電型の半導体基板の上に低圧素子と高
圧素子とを有し、高圧素子が他導電型の深いウェル内に
形成されている半導体装置において、一導電型半導体基
板に形成した他導電型の第１のウェル層と、前記第１の
ウェル層内に形成した一導電型の第２のウェル層と、前
記第２のウェル層内に形成した低圧素子とを有すること
を特徴とする半導体装置。 - 【請求項２】前記第１のウェル層の不純物濃度プロファ
イルが前記高圧素子を分離する深いウェル層の不純物濃
度プロファイルと同じであることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】前記請求項１または請求項２に記載の半導
体装置の製造に際して、前記第１のウェル層と前記高圧
素子を分離する前記深いウェル層とを同時に形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3284824A JPH05129425A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3284824A JPH05129425A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129425A true JPH05129425A (ja) | 1993-05-25 |
Family
ID=17683488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3284824A Pending JPH05129425A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129425A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100466256C (zh) * | 2006-08-07 | 2009-03-04 | 崇贸科技股份有限公司 | 高压集成电路 |
| US8330219B2 (en) | 2008-07-03 | 2012-12-11 | Seiko Epson Corporation | Semiconductor device with high-voltage breakdown protection |
| US8558349B2 (en) | 2006-08-11 | 2013-10-15 | System General Corp. | Integrated circuit for a high-side transistor driver |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119958A (ja) * | 1985-11-20 | 1987-06-01 | Hitachi Ltd | 半導体装置 |
| JPS62264654A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | 二重拡散形相補型ｍｏｓｆｅｔ集積回路 |
-
1991
- 1991-10-30 JP JP3284824A patent/JPH05129425A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119958A (ja) * | 1985-11-20 | 1987-06-01 | Hitachi Ltd | 半導体装置 |
| JPS62264654A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | 二重拡散形相補型ｍｏｓｆｅｔ集積回路 |
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| US8558349B2 (en) | 2006-08-11 | 2013-10-15 | System General Corp. | Integrated circuit for a high-side transistor driver |
| US8330219B2 (en) | 2008-07-03 | 2012-12-11 | Seiko Epson Corporation | Semiconductor device with high-voltage breakdown protection |
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