DE69027240T2

DE69027240T2 - Steuerschaltung für einen MOS-Leistungstransistor mit induktiver Last

Info

Publication number: DE69027240T2
Application number: DE69027240T
Authority: DE
Inventors: Roux Gerard Le
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1989-03-15
Filing date: 1990-03-12
Publication date: 1997-01-23
Anticipated expiration: 2010-03-13
Also published as: DE69027240D1; FR2644651B1; FR2644651A1; US5028811A; EP0388329A1; JPH02268512A; KR900015454A; EP0388329B1; JP2959030B2

Description

Die vorliegende Erfindung betrifft das Gebiet der MOS-Leistungstransistoren und insbesondere MOS-Leistungstransistoren, welche mit der sogenannten n-Kanal-DMOS-Technologie (diffundierter MOS) hergestellt sind und welche eine höhere Gatespannung als die Versorgungsspannung benötigen, wenn ihr Drain mit einer Versorgungsquelle und ihre Source mit einer Last verbunden ist. Genauer ist der Fall von MOS-Leistungstransistoren betroffen, die mit einer induktiven Last verbunden sind.
Die Figur 1 stellt eine erste Art der Realisierung einer Schaltung dar, in der eine induktive Last L mit der Source SP eines MOS-Leistungstransistors MP verbunden ist, dessen Drain DP mit dem ersten Anschluß 1 der Versorgungsquelle verbunden ist, wobei der freie Anschluß der Last mit dem zweiten Anschluß 2 dieser Versorgungsquelle verbunden ist. Der Anschluß 1 der Versorgungsquelle gibt eine positive Spannung VCC ab und der Anschluß 2 ist mit der Masse verbunden.
Eine Spannungserhöhungsschaltung 3, die innerhalb der Schaltung vorhanden ist und welche eine Spannung VH liefert, die größer als die Versorgungsspannung VCC ist, ist mit dem Gate GP des MOS-Transistors MP über eine Stromquelle 4 verbunden. Das Gate GP ist weiterhin mit dem Drain DP-1 eines MOS-Transistors vom diffundierten DMOS-Typ MP-1 verbunden, dessen Source SP-1 mit dem Anschluß 2 der Versorgungsquelle verbunden ist und dessen Gate GP-1 mit einer Steuerschaltung 5 verbunden ist. Prinzipiell gesprochen liefert die Steuerschaltung 5 an das Gate GP-1 Spannungssignale mit einem niederen Niveau und Spannungssignale mit einem hohen Niveau, um den Transistor MP-1 anzusteuern. Im Fall von Signalen mit einem niedrigen Niveau ist der MOS-Transistor MP-1 blockiert und der MOS- Transistor MP ist leitend.
Wenn die an das Gate GP-1 angelegten Signale von dem niedrigen Niveau zu dem hohen Niveau übergehen, wird der Transistor MP-1 leitend. Dieser Transistor absorbiert den von der Stromquelle 4 kommenden Strom, was das Blockieren des MOS-Transistors MP zur Folge hat.
Wenn man jedoch die Versorgung einer induktiven Last unterbricht, entsteht an deren Anschlüssen eine Überspannung, welche durch die Beziehung V = - Ldi/dt gegeben ist. Die Spannung an der Source SP des Transistors MP neigt dazu, unter das Massenniveau zu fallen.
Wenn man den Transistor MP öffnet, ist es wünschenswert, daß die induktive Last sich so schnell wie möglich entlädt, das heißt daß die Größe di/dt so groß wie möglich ist. Man strebt daher an, daß die Spannung an der Source dieses Transistors stark abfallen kann. Wenn die Sourcespannung abfällt, fällt außerdem die Gatespannung, bis auf die Schwellenspannung VTP des Transistors MP, ebenfalls ab. Eine zu niedrige Gatespannung führt jedoch insbesondere zum Durchbruch des Transistors. Es ist daher eine Klemmvorrichtung 6 vorgesehen, welche durch eine Gruppe von n Zenerdioden Z1, Z2, ...., Zn gebildet wird, die in Reihe geschaltet sind, wobei die Kathode 7 der Diode Z1 mit dem Anschluß 1 der Versorgungsguelle verbunden ist und die Anode 8 der Diode Zn mit dem Gate des Transistors MP verbunden ist. Der Spannungsabfall an der Source des Transistors MP ist auf eine Klemmspannung begrenzt, welche durch die Größe VCC - (nVZ + VTP) gegeben ist, wobei VZ die Zenerspannung jeder der Zenerdioden Z1, Z2, ...., Zn ist. Die Versorgungsspannung VCC ist zum Beispiel 35 V. Der Gesamtspannungsabfall, welcher der Summe der n Zener-Spannungen der Dioden Z1, Z2, ...., Zn entspricht, ist zum Beispiel 50V. Die Schwellenspannung VTP zwischen dem Gate und der Source des MOS-Transistors MP beträgt ungefähr 3V. Die Sourcespannung des Transistors MP kann daher a priori bis auf eine Klemmspannung von der Größenordnung von -20V abfallen.
Die Schaltung der Figur 1 ist derzeit ohne Schwierigkeiten realisierbar. Eine Schaltung dieser Art, die in der Form von diskreten Elementen realisiert ist, ist zum Beispiel in EP-A-0 239 861 beschrieben. Es zeigt sich jedoch, daß bei der verwendeten Technologie, die in den Figuren 2A und 2B dargestellt ist, der DMOS-Transistor MP-1 den Spannungsabfall bis auf die Klemmspannung verhindert.
Die Figur 2A stellt im Schnitt einen logischen MOS-Transistor (Teil I), einen npn-Bipolartransistor (Teil II) und einen Teil eines MOS-Leistungstransistors (Teil III) in einer Technik dar, mit der diese auf demselben Chip für integrierte Schaltungen realisiert werden können. Die Einrichtungen sind auf einem p-Substrat 21 realisiert.
In dem logischen Transistor I sind zwei Diffusionen vom Typ n 22, 23 in einem Kasten 24 vom Typ p realisiert, um Drain bzw. Source zu bilden. Das Gate 25 des Transistors befindet sich oberhalb einer Gateoxidschicht 26. Der Kasten vom Typ p 24 befindet sich selbst in einem weiteren Kasten 27 vom Typ n, welcher mit dem Anschluß der Versorgungsspannung verbunden ist, der die positive Spannung VCC liefert. Das Substrat ist mit der Masse verbunden.
Der npn-Bipolartransistor II umfaßt einen Emitter 31, der aus einer Diffusion vom Typ n in einem Kasten vom Typ p 32 besteht, der seinerseits die Basis des Transistors bildet. Der Basiskontakt wird über einen überdotierten Bereich p&spplus;- 33 hergestellt. Der Kasten vom Typ p 32 befindet sich in einem Kasten vom Typ n 34, der den Kollektor bildet. Der Kasten 34 steht in Kontakt mit einer vergrabenen Schicht 35 vom Typ n&spplus;, die mit einem Kollektorkontakt 36 verbunden ist.
Ein diffundierter MOS (DMOS)-Leistungstransistor umfaßt eine Gruppe von Zellen, von denen eine in dem Teil III der Figur 2A dargestellt ist. Eine Zelle umfaßt zwei Bereiche 39-1, 39-2, welche durch Diffusionen vom Typ p gebildet werden. In jedem Bereich 39-1, 39-2 sind zwei Diffusionen 40 vom Typ n realisiert, welche die Source des Leistungstransistors bilden. Die zwei Diffusionen 40 sind untereinander über eine leitende Schicht 41 verbunden. Die seitlichen Ränder der Bereiche 39-1, 39-2 bilden die Kanalbereiche 42. Die Bereiche 39-1, 39-2 befinden sich in einem Kasten 43 vom Typ n, welcher das Drain des Transistors bildet. Dieser Kasten 43 steht in Kontakt mit einer vergrabenen Schicht vom Typ n&spplus; 44, die mit einem Drainkontakt 45 verbunden ist. Jede Zelle umfaßt ein Gate 46, das sich oberhalb einer Gateoxidschicht 47 befindet.
Die Figur 28 stellt in den Teilen I, II und III die Symbole der Transistoren dar, die in den Teilen I, II bzw. III der Figur 2A dargestellt sind. Neben jedem Transistorsymbol ist eine in der Struktur vorhandene Diode dargestellt. Die Symbole dieser Dioden sind in den Strukturen der Figur 2A dargestellt. In dem Teil I wird eine Diode 50 zwischen dem Substrat 21 und dem Kasten vom Typ n 27 gebildet. Ihre Anode ist mit der Masse und ihre Kathode mit dem Anschluß der Vesorgungsquelle verbunden, der die Spannung VCC abgibt. Die Struktur des Teils II weist eine Diode 51 zwischen dem Substrat 21 und der vergrabenen Schicht vom Typ n&spplus; 35 auf. Ihre Anode ist mit der Masse und ihre Kathode mit dem Kollektor des Bipolartransistors verbunden. In dem Teil III befindet sich eine Diode 52 zwischen dem Substrat 21 und der vergrabenen Schicht vom Typ n&spplus; 44. Ihre Anode ist mit der Masse und ihre Kathode mit dem Drain des Leistungstransistors verbunden.
In der Figur 1 ist die Diode 52 in dem diffundierten MOS- Transistor MP-1 gestrichelt dargestellt. Diese Diode 52 weist an ihren Anschlüssen einen Spannungsabfall VD auf, wenn sie in Vorwärtsrichtung polarisiert ist. Daher kann beim Öffnen des MOS-Transistors MP die Spannung an der Source SP dieses Transistors MP nicht unter den Wert -(VD + VTP), d.h. -3,7V, abfallen. Die obengenannte Klemmspannung von ungefähr von -20V wird nicht erreicht.
Wenn man den diffundierten MOS-Transistor MP-1 durch einen Bipolartransistor ersetzt, steht man wegen der dabei vorhandenen Diode 51 vor demselben Problem.
Der einzige Transistortyp, der den diffundierten MOS-Transistor MP-1 ersetzen kann, ist der logische MOS-Transistor. Die Diode 50 bei diesem Transistor stört nicht den Betrieb der Schaltung.
Eine zweite Art der Realisierung einer Schaltung, in der eine induktive Last L über einen MOS-Leistungstransistor MP versorgt wird, ist in Figur 3 dargestellt. In dieser Schaltung ist das Gate GP des Transistors MP mit dem Drain DL eines logischen MOS-Transistors ML verbunden. Eine Spannungserhöhungsvorrichtung 3 und eine Klemmvorrichtung 6 sind in derselben Weise wie in Figur 1 angeordnet.
Eine herkömmliche Steuerschaltung 56 ist im Detail dargestellt. Sie wird durch die Versorgungsquelle der Schaltung versorgt. Dies ermöglicht es, daß die Spannungserhöhungsvorrichtung 3 nur das Gate des Transistors MP versorgt. Die Steuerschaltung umfaßt eine Differenzstufe 59, die von einer Stromquelle 60, einer Referenzspannungsquelle 61, welche eine Referenzspannung VR abgibt, und zwei MOS-Transistoren MP-2 und MP-3 vom diffundierten DMOS-Typ mit einer Zelle gebildet wird. Das Gate des Transistors MP-2 bildet den Eingang 62 der Steuerschaltung. Die Transistoren MP-2 und MP-3 sind mit den Stromspiegeln M2 bzw. M3 verbunden, die ihrerseits jeweils von einem Paar von p-Kanal-MOS-Transistoren gebildet werden, die in der dargestellten Weise angeordnet sind. Der Stromspiegel M2 ist mit dem Drain DA eines logischen MOS-Transistors MA verbunden und der Stromspiegel M3 ist mit dem Drain DB eines logischen MOS-Transistors MB verbunden, wobei die Transistoren MA und MB ebenfalls als Stronspiegel M in der dargestellten Weise angeordnet sind. Das Drain DB des Transistors MB bildet den Ausgang 63 der Steuerschaltung 56, wobei dieser Ausgang mit dem Gate GL des logischen MOS-Transistors ML verbunden ist. Die Sources SA und SB der Transistoren MA bzw. MB sind untereinander und mit der Source SL des Transistors ML über eine Hilfsverbindung 64 verbunden. Die Source des Transistors ML ist ihrerseits mit der Source SP des Transistors MP verbunden.
Eine Steuerschaltung wie die Schaltung 56 mit einer geeigneten Versorgung arbeitet in der folgenden Weise: Wenn die Spannung an dem Eingang 62 der Steuerschaltung größer als die Referenzspannung VR ist, ist der Transistor MP-2 der Differenzstufe leitend und der Transistor MP-3 ist blockiert. Weil der Tranistor MP-2 leitend ist, sind die Transistoren des Stromspiegels M2 und ebenso die Transistoren des Stromspiegels M leitend. Umgekehrt sind die Transistoren des Stromspiegels M3 blockiert, da der Transistor MP-3 blockiert ist. Die Spannung am Ausgang 63 der Steuerschaltung wird auf ein niedriges Niveau gesetzt, um den Transistor ML nichtleitend und den MOS-Leistungstransistor MP leitend zu machen.
Wenn die Spannung am Eingang 62 der Steuerschaltung kleiner als die Referenzspannung VR ist, sind der Transistor MP-2 und die Transistoren der Stromspiegel M2 und M blockiert. Der Transistor MP-3 und die Transistoren des Stromspiegels M3 sind leitend. Die Spannung an dem Ausgang 63 der Steuerschaltung wird auf ein hohes Niveau gesetzt, um den Transistor ML leitend und den Transistor MP nichtleitend zu machen.
Bei der verwendeten Technologie sind die Transistoren MA und MB notwendigerweise logische MOS-Transistoren. Wenn man MOS-Transistoren vom diffundierten DMOS-Typ oder Bipolartransistoren verwenden würde, würde man nämlich die Dioden 52 oder die Diode 51 (Figur 2A und 2B) vorfinden. Wenn es zu einer Abkopplung des Substrats von der Masse käme, könnten Störsignale zu den Drains oder Kollektoren dieser Transistoren über die Dioden übertragen werden. Dies würde insbesondere die Gatespannung des logischen MOS-Transistors ML beeinträchtigen.
Die logischen MOS-Transistoren MA und MB sowie der logische MOS-Transistor ML haben die Eigenschaft, daß sie in einem Kasten vom Typ n (Kasten 27 in der Figur 2A) angeordnet sind, der seinerseits mit der Versorgungsquelle verbunden ist. Die Spannungen an ihren Sources, Gates und Drains können daher stark unter die Spannung des Substrats abfallen, das mit der Masse verbunden ist. Daher kann die Spannung an der Source SP des Transistors MP bis auf die Klemmspannung abfallen.
Es stellt sich jedoch ein Problem in der Phase, in welcher der Eingang 62 der Steuerschaltung sich in dem hohen Zustand befindet, um den MOS-Leistungstransistor MP leitend zu machen. Wenn nämlich ein solcher MOS-Leistungstransistor leitend ist, ist der Spannungsabfall zwischen Drain und Source gering; er beträgt zum Beispiel ungefähr 0,3 V. Die Spannung an den Sources SA und SB der Transistoren MA bzw. MB ist dannn gleich der Versorgungsspannung VCC weniger 0,3V. Im übrigen konnte man sehen, daß die logischen MOS- Transistoren MA und MB in den leitenden Zustand überführt werden, damit der Transistor MP selbst leitend ist. Damit aber ein logischer MOS-Transistor leitend ist, muß seine Drainspannung mindestens um eine Schwellenspannung VL, die ungefähr 1,5V beträgt, größer als seine Sourcespannung sein. Die Spannung an den Drains der logischen MOS-Transistoren MA und MB muß daher deutlich höher als die Versorgungsspannung VCC sein. Wegen der Notwendigkeit, als Transistoren MA und MB logische MOS-Transistoren bei der verwendeten, in den Figuren 2A und 2B dargestellten Technik zu verwenden, kommt es daher zu einer Unverträglichkeit mit dem Umstand, daß die Steuerschaltung durch die Versorgungsquelle versorgt werden soll. Man sieht sich daher dem Problem der Unmöglichkeit gegenüber, den Transistor ML mit einer Steuerschaltung anzusteuern, die mit der Versorgungsquelle verbunden ist, wenn der Eingang 62 sich im hohen Zustand befindet, um den Transistor MP leitend zu machen.
Die Lösung, die darin besteht, die Steuerschaltung mit der Spannungserhöhungsschaltung zu versorgen, kommt nicht in Betracht, da diese Erhöhungsschaltung bereits das Gate des MOS-Leistungstransistors MP versorgt und nicht darüber hinaus die Last der Steuerschaltung aushalten kann.
Die vorliegende Erfindung schlägt eine Schaltung mit einem MOS-Leistungstransistor MP vor, bei der die Source des Transistors MP bis auf die Klemmspannung abfallen kann und bei der die Steuerschaltung es gestattet, den logischen MOS-Transistor ML anzusteuern, wenn der Eingang der Steuerschaltung sich im hohen Zustand befindet, während sie gleichzeitig von der Versorgungsquelle versorgt wird.
Genauer sieht die vorliegende Erfindung eine Schaltung vor, welche einen MOS-Leistungstransistor umfaßt, der an seinem Drain mit einem ersten Anschluß der Versorgungsquelle und an seiner Source mit einer induktiven Last verbunden ist, deren freier Anschluß mit dem zweiten Anschluß der Versorgungsquelle verbunden ist. Diese Schaltung wird mit einer Technologie realisiert, bei der auf demselben Chip mit integrierten Schaltungen MOS-Leistungstransistoren, logische MOS-Transistoren und Bipolartransistoren inkorporiert werden können, wobei das mit der Masse verbundene Substrat einerseits bei den MOS-Leistungstransistoren die Anode einer Diode, deren Kathode durch das Drain gebildet wird, und andererseits bei den Bipolartransistoren die Anode einer Diode darstellt, deren Kathode durch den Kollektor gebildet wird. Das Gate des MOS-Leistungstransistors ist zum einen mit einer Spannungsverstärkerschaltung und zum anderen mit dem Drain eines logischen MOS-Transistors verbunden. Eine Steuerschaltung, welche durch die Versorgungsquelle versorgt wird, weist einen Ausgang auf, der mit dem Gate des logischen MOS-Transistors verbunden ist, und ist über eine Hilfsverbindung mit der Source des logischen MOS-Transistors verbunden, wobei die Hilfsverbindung einen großen Spannungsabfall aushalten kann. Eine Einrichtung zum Begrenzen der Sourcespannung des logischen MOS-Transistors auf eine Spannung unterhalb der Versorgungsspannung minus eine festgelegte Schwellenspannung, wenn der MOS-Leistungstransistor leitend ist, ist vorgesehen, wodurch die Steuerschaltung das Schalten des logischen MOS-Transistors mit der von der Versorgungsquelle erhältlichen Versorgungsspannung steuern kann.
Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden genauer in der folgenden Beschreibung einer besonderen Ausführungsform mit Bezug auf die beigefügten Zeichnungen dargelegt in denen
Fig. 1 bereits beschrieben wurde und eine erste, herkömmliche Art der Realisierung einer Schaltung zum Versorgen einer induktiven Last über einen MOS-Leistungstransistor darstellt,
Fig. 2A und 2B zum einen im Schnitt den Aufbau eines logischen MOS-Transistors, eines npn-Bipolartransistors und eines Teils eines MOS-Leistungstransistors (Fig. 2A) und andererseits die zugehörigen Symbole für diese verschiedenen Arten von Transistoren (Fig. 2B) zeigen,
Fig. 3 eine zweite Art der Realisierung einer Schaltung zum Versorgen einer induktiven Last über einen MOS-Leistungstransistor darstellt, und
Fig. 4 eine Schaltung zum Versorgen einer induktiven Last über einen MOS-Leistungstransistor gemäß der Erfindung darstellt.
Allgemein wird man, wie dies bei der Darstellung von integrierten Schaltungen üblich ist, feststellen, daß die verschiedenen Figuren nicht maßstabsgetreu dargestellt sind, weder im Bezug von einer Figur zu einer anderen noch innerhalb derselben Figur, und daß insbesondere die Dicken der Schichten willkürlich dargestellt sind, um das Lesen der Figuren zu erleichtern.
Figur 4 stellt eine Schaltung dar, welche wie in der Figur 3 einen MOS-Leistungstransistor MP, eine induktive Last L, eine Spannungserhöhungsschaltung 3 und eine Klemmvorrichtung 6 aufweist. Eine Steuerschaltung 56, welche von der Versorgungsquelle der Schaltung versorgt wird, weist einen Eingang 62 und einen Ausgang 63 auf, der mit dem Gate GL eines logischen MOS-Transistors ML verbunden ist, dessen Drain mit dem Gate GP des Transistors MP verbunden ist. Die Steuerschaltung ist mit der Source SL des Transistors ML über eine Hilfsverbindung 64 verbunden.
Gegenüber der Figur 3 wurde eine Spannungsbegrenzungsschaltung 70 hinzugefügt. Sie umfaßt einen npn-Bipolartransistor TB, dessen Kollektor 71 mit dem Anschluß 1 der Versorgungsquelle verbunden ist und dessen Emitter 72 mit der Source SP des MOS-Leistungstransistors MP verbunden ist. Die Basis 73 des Bipolartransistors TB ist einerseits mit der Source SL des logischen MOS-Transistors ML verbunden und ist andererseits mit dem Emitter 75 eines pnp-Bipolartransistors Q1 verbunden, dessen Kollektor 76 mit der Masse verbunden ist und dessen Basis 77 mit der Basis 77-1 eines zweiten pnp- Transistors Q2 und mit dem Kollektor 78 dieses Transistors Q2 verbunden ist. Der Kollektor 78 dieses Transistors Q2 ist mit der Masse über eine Stromquelle 79 verbunden. Der Emitter 80 des Transistors Q2 ist mit der Anode einer Zenerdiode 81 verbunden, deren Kathode mit dem Anschluß 1 der Versorgungsquelle verbunden ist. Eine weitere Zenerdiode 82 ist über seine Anode mit der Basis 73 des Bipolartransistors TB und über seine Kathode mit dem Gate GL des logischen MOS-Transistors ML verbunden.
In der Phase, in der sich der Eingang 62 der Steuerschaltung in dem hohen Zustand befindet, um den Transistor MP leitend zu machen, während der logische MOS-Transistor ML blockiert ist, ist die Spannung VSL an der Source SL dieses Transistors ML durch VSL = VCC-VZ-VBE2+VBE1 gegeben, wobei die Spannung VZ die Zenerspannung der Zenerdiode 81 ist und wobei die Spannungen VBE1 und VBE2 die Spannungen zwischen Basis und Emitter der Transistoren Q1 bzw. Q2 sind. Wenn die Transistoren Q1 und Q2 sich ähnlich sind, kompensieren sich die Spannungen VBE1 und VBE2 in der Rechnung. Die Spannung an der Source des Transistors ML und ebenso an den Sources der logischen MOS-Transistoren MA und MB ist daher gleich der Versorgungsspannung VCC minus die Zenerspannung VZ der Zenerdiode 81. Wenn diese Zenerspannung größer als die Schwellenspannung VL eines logischen MOS-Transistors ist, die ungefähr 1,5 V beträgt, können die Transistoren MA und MB in den leitenden Zustand versetzt werden, während die Steuerschaltung durch die Versorgungsquelle versorgt wird. Man kann eine Zenerdiode 81 mit einer Zenerspannung von z.B. 5 V wählen.
Beim Öffnen des Transistors MP neigt die Spannung an seiner Source SP dazu, zu fallen. Wegen der Gegenwart der Basis/Emitter-Diode des Bipolartransistors TB wird die Spannung an der Source SL des Transistors ML dazu gebracht, diesem Abfall bis auf eine Schwelle der Diode zu folgen. Der Transistor Q1 blockiert wegen der Vorspannung des Emitter/Basis-Übergangs in Sperrichtung. Wie man vorangehend sehen konnte, können die logischen MOS-Transistoren MA, MB und ML unter die Spannung des Substrats abfallen. Die Spannung an der Source SP des Transistors MB kann daher bis auf die Klemmspannung abfallen.
Der Transistor TB wird als Diode verwendet. Es ist jedoch ein Aspekt der Erfindung, einen Transistor und nicht eine Diode zu verwenden. Bei der verwendeten Technologie befindet sich nämlich eine Anode vom Typ p einer pn-Diode in einem Kasten vom Typ n, der ihre Kathode bildet. Der Kasten vom Typ n ist seinerseits in Kontakt mit dem Substrat vom Typ p. Daher würde eine parasitische Diode zwischen dem mit der Masse verbundenen Substrat und der Kathode der pn-Diode existieren.
Bei der Schaltung der Figur 4 ist der Bipolartransistor TB an seinem Kollektor mit dem Anschluß 1 der Versorgungsquelle verbunden. Daher besteht keine Gefahr, daß die parasitische Diode zwischen dem Substrat und dem Kollektor die Schaltung stört.
Die Zenerdiode 82 gestattet es, die Spannung an dem Gate des logischen MOS-Transistors ML zu begrenzen. In der Phase, in welcher der Eingang 62 der Steuerschaltung sich im niedrigen Zustand befindet, läge ohne diese Zenerdiode 82 die Gatespannung des Transistors ML nämlich nahe bei der Spannung VCC. Die Versorgungsspannung VCC beträgt z.B. 35 V. Das Anlegen einer derartig hohen Spannung an das Gate eines logischen MOS-Transistors ist verhängnisvoll. Der Wert der Zenerspannung der Zenerdiode 82 beträgt z.B. 5 V.
Der Strom, der an der Basis des Bipolartransistors TB ankommt, während sich der Eingang 62 der Steuerschaltung im niedrigen Zustand befindet, ist die Summe eines Stroms, der von der Spannungserhöhungsschaltung 3 kommt, und eines Stroms, der von dem Stromspiegel M3 über die Zenerdiode 82 kommt. Der Strom von der Spannungserhöhungsschaltung beträgt z. B. 100 µA. Der die Zenerdiode 82 durchquerende Strom ist von der Größenordnung von 10 µA. Vernachlässigt man in erster Näherung den Strom in der Zenerdiode und betrachtet man einen Bipolartransistor TB mit einer Verstärkung von 100, fließt in dem Kollektor dieses Transistors ein Strom von 10 mA. Im übrigen kann die Spannung zwischen dem Kollektor und dem Emitter des Transistors TB einen Wert im Bereich von 50 V erreichen, wenn man die Versorgungsspannung und die Klemmspannung addiert. Die Leistung, die der Transistor aushalten muß, beträgt also 500 mW. Der Transistor muß große Abmessungen aufweisen. Es ist jedoch möglich, die Verstärkung zu begrenzen, indem man den Bereich, welcher die Basis dieses Transistors bildet (Kasten 32 in der Fig. 2A), überdotiert. Man kann eine Verstärkung kleiner als 10 erreichen. Die Leistung, welcher der Transistor aushalten muß, ist dann nur noch ungefähr 50 mW. Auf diese Weise wird gemäß einer Variante der Erfindung ein Bipolartransistor TB mit kleiner Verstärkung vorgesehen, was es ermöglicht, seine Abmessungen deutlich zu verringern.
Bei der dargestellten Ausführungsform verwendet man eine Spannungserhöhungsschaltung, um lediglich das Gate des MOS Leistungstransistors MP zu versorgen, und man verwendet eine logische Steuerschaltung (die Transistoren der Gesamtschaltung können zwei Zustände einnehmen, entweder den leitenden oder den blockierten Zustand), wobei diese Steuerschaltung zwischen dem Niveau der Versorgungsspannung VCC und einem Spannungsniveau unterhalb der Masse arbeitet. Es ist klar, daß man die logische Steuerschaltung durch eine analoge Steuerschaltung ersetzen kann, welche ebenfalls zwischen der Spannung VCC und dem Spannungsniveau unterhalb der Masse arbeitet, um z. B. eine Regulierung der Sourcespannung des MOS-Leistungstransistors zu realisieren.

Claims

1. Integrierte Schaltung, welche umfaßt:

einen MOS-Leistungstransistor (MP), der an seinem Drain (DP) mit einem ersten Anschluß (1) der Versorgungsquelle und an seiner Source (SP) mit einer induktiven Last (L) verbunden ist, deren freier Anschluß mit dem zweiten Anschluß (2) der Versorgungsquelle verbunden ist, wobei diese Schaltung in einer Technologie realisiert ist, bei der auf demselben Chip mit integrierten Schaltungen MOS-Leistungstransistoren, logische MOS-Transistoren und Bipolartransistoren inkorporiert werden können, wobei das mit der Masse verbundene Substrat einerseits bei den MOS-Leistungstransistoren die Anode einer Diode, deren Kathode durch das Drain gebildet wird, und andererseits bei den Bipolartransistoren die Anode einer Diode darstellt, deren Kathode durch den Kollektor gebildet wird, und wobei das Gate (GP) des MOS-Leistungstransistors zum einen mit einer Spannungsverstärkerschaltung (3) und zum anderen mit dem Drain (DL) eines logischen MOS- Transistors (ML) verbunden ist, und

eine Steuerschaltung (56), welche durch die Versorgungsquelle versorgt wird, einen Ausgang (63) aufweist, der mit dem Gate (CL) des logischen MOS-Transistors verbunden ist und über eine Hilfsverbindung (64) mit der Source (SL) des logischen MCS-Transistors verbunden ist, wobei die Hilfsverbindung einen großen Spannungsabfall aushalten kann,

dadurch gekennzeichnet, daß sie weiterhin eine Einrichtung zum Begrenzen des Spannungsabfalls Drain/Source des logischen NOS-Transistors (ML) auf eine Spannung von der Größenordnung seiner Schwellenspannung Gate/Source, wenn der MOS-Leistungstransistor (MP) leitend ist, umfaßt, was zur Folge hat, daß die steuerschaltung das Schalten des logischen MOS-Transistors mit der von der Versorgungsquelle erhältlichen Versorgungsspannung steuern kann.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zum Begrenzen der Sourcespannung des logischen MOS-Transistors aus einer Spannungsbegrenzerschaltung (70) besteht, welche umfaßt

- einen npn-Bipolartransistor (TB), dessen Kollektor (71) mit dem ersten Anschluß (1) der Versorgungsquelle verbunden ist, dessen Emitter (72) mit der Source (SP) des MOS-Leistungstransistors (MP) verbunden ist und dessen Basis (73) mit der Source (SL) des logischen MOS-Transistors (ML) verbunden ist,

- einen ersten pnp-Bipolartransistor (Q1), dessen Emitter (75) mit der Source des logischen MOS- Transistors verbunden ist und dessen Kollektor (76) mit dem zweiten Anschluß (2) der Versorgungsquelle verbunden ist,

- einen zweiten pnp-Bipolartransistor (Q2), dessen Basis (77-1) mit der Basis (77) des ersten pnp- Bipolartransistors verbunden ist, dessen Kollektor (78) zum einen direkt mit der Basis des ersten pnp-Bipolartransistors verbunden ist und andererseits mit dem zweiten Anschluß der Versorgungsquelle über eine Stromquelle (79) verbunden ist, wobei der Emitter (80) des zweiten pnp-Bipolartransistors mit dem ersten Anschluß der Versorgungsquelle über eine erste Zenerdiode (81) verbunden ist und eine zweite Zenerdiode (82) zwischen der Basis des npn-Bipolartransistors (TB) und dem Gate des logischen MOS-Transistors (NL) geschaltet ist.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schwellenspannung die Schwellenspannung (VL) zwischen dem Drain und der Source eines logischen MOS-Transistors ist, unterhalb der der logische MOS-Transistor blockiert ist.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der npn-Bipolartransistor (TB) eine verstärkung unterhalb von 10 aufweist.