DE3650186T2 - Halbleiteranordnung und Verfahren zu deren Herstellung. - Google Patents

Halbleiteranordnung und Verfahren zu deren Herstellung.

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Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Verbindungsschicht, um Halbleiterbereiche unterschiedlicher Leitfähigkeitsarten miteinander zu verbindenn, sowie ein zugehöriges Herstellungsverfahren.
  • Integrierte Halbleiterschaltungen, insbesondere Halbleiterspeichervorrichtungen wie RAMs (Speicher mit wahlfreiem Zugriff) und ROMs (Nur-Lese-Speicher), wurden in den vergangenen Jahren ständig weiter miniaturisiert.
  • Figur 1 ist ein Schaltbild, welches die Konfiguration einer Speicherzelle in einem konventionellen statischen CMOS-RAM- Speicher als einem der voranstehend erwähnten RAMs zeigt. Die Speicherzelle weist eine Datenspeicher-Flip-Flop- Schaltung 17 und Transfergate-n-Kanal-MOS-Transistoren 23 und 24 auf. In der Schaltung 17 werden Eingangsklemmen eines CMOS-Inverters 15, der aus einem p-Kanal-MOS-Transistor 11 und einem n-Kanal-MOS-Transistor 13 besteht, und eines CMOS- Inverters 16, der aus einem p-Kanal-MOS-Transistor 12 und einem n-Kanal-MOS-Transistor 14 besteht, an die Ausgangsklemmen des jeweils anderen Bauteils angeschlossen. Der Source-Drain-Pfad des Transistors 23 ist zwischen einen Datenspeicherknoten 18 der Schaltung 17 und eine Bitleitung 20 eingefügt. Das Gate des Transistors 23 ist mit einer Wortleitung 22 verbunden. Der Source-Drain-Pfad des Transistors 24 ist zwischen einen Datenspeicherknoten 19 der Schaltung 17 und eine Bitleitung 21 eingefügt. Das Gate des Transistors 24 ist an die Wortleitung 22 angeschlossen. Die Transistoren 11 bis 14, 23 und 24 sind Anreicherungstypen.
  • Figur 2 ist ein Schaltbild, welches die Konfiguration einer statischen RAM-Speicherzelle des E/R-Typs zeigt, die aus Widerständen hoher Impedanz und Anreicherungs-MOS- Transistoren besteht. Bei dieser Speicherzelle werden Lastwiderstände 25 und 26 mit hoher Impedanz anstelle der Transistoren 11 und 12 der Schaltung 17 in der statischen CMOS-RAM-Speicherzelle in Figur 1 verwendet.
  • Die Eigenschaften der Speicherzellen in den Figuren 1 und 2 werden verglichen. In Bezug auf den Energieverbrauch im Bereitschaftsmodus und die Datenspeicherhaltekapazität ist die statische CMOS-RAM-Zelle der RAM-Zelle des E/R-Typs überlegen. Beispielsweise wird der Energieverbrauch der statischen CMOS-RAM-Zelle nur durch den Kriechstrom der jeweiligen Transistoren bestimmt. Der Kriechstrom der Transistoren 13 und 14, die als Betriebstransistoren in der statischen RAM-Zelle des E/R-Typs arbeiten, muß von Widerständen 25 und 26 als Elementen hoher Impedanz geliefert werden. Um statisch die Daten zu halten muß ein Strom, der etwa das 100-fache des Kriechstroms der Transistoren 13 und 14 beträgt, dem Knoten 18 oder 19 zugeführt werden. Da die Widerstände 25 und 26 normalerweise aus polykristallinem Silizium bestehen, ist es schwierig, einen niedrigen Strompegel der Widerstände 25 und 26 aufrechtzuerhalten, wenn die Musterverkleinerung des Elements zunimmt.
  • Die Betriebsstabilität (also eine Stromquellentoleranz, eine Rauschtoleranz, und Widerstand gegenüber "weichen" Fehlern, die durch Alphastrahlung hervorgerufen werden) der statischen CMOS-RAM-Zelle ist jener der statischen RAM-Zelle des E/R-Typs überlegen. Dies liegt daran, da die Lastelemente Transistoren (aktive Elemente) 11 und 12 sind, und die Datenspeicherknoten 18 und 19 einfach einen hohen Spannungspegel wiederherstellen können.
  • Die Abmessungen der statischen CMOS-RAM-Zelle sind größer als jene der statischen RAM-Zelle des E/R-Typs. Da die Zellengröße die Chipgröße festlegt, führt eine kleine Zellengröße zu Vorteilen bezüglich der Integration und der Herstellungskosten. Wenn ein normales Transfer-Gate in der statischen RAM-Zelle des E/R-Typs verwendet wird, so besteht die Zelle aus vier MOS-Transistoren und zwei Widerständen, wie in Figur 2 gezeigt ist. Die Widerstände können einfach oberhalb der aktiven Elemente ausgebildet werden (wie nachstehend beschrieben wird). Aus diesem Grund können die Zellenabmessungen verringert und kann daher die Packungsdichte erhöht werden.
  • Die statische CMOS-RAM-Zelle, die in Figur 3 gezeigt ist, besteht aus sechs MOS-Transistoren und einem Isolierbereich, der zum Isolieren eines Elementes des p-Typs von einem Element des n-Typs erforderlich ist. Die Abmessungen der statischen CMOS-RAM-Zelle sind größer als jene der statischen RAM-Zelle des E/R-Typs.
  • Figur 3 ist eine Aufsicht auf die statische CMOS-RAM-Zelle. Wie aus Figur 3 hervorgeht, bezeichnet die Bezugsziffer 31 Diffusionsbereiche des n-Typs, welche Source- und Drainbereiche von n-Kanal-Transistoren 13 und 14 bilden (Figur 1); und 32 bezeichnet Diffusionsbereiche des p-Typs, welche Source- und Drainbereiche von p-Kanal-Transistoren 11 und 12 bilden (Figur 1). Die Bezugsziffer 33 bezeichnet eine erste polykristalline Siliziumschicht, die als Wortleitung 22 von Figur 1 dient. Transfergate-Transistoren 23 und 24 werden in Schnittabschnitten 34 und 35 zwischen der Schicht 33 und den Bereichen 31 ausgebildet.
  • Die Bezugsziffern 36 und 37 bezeichnen erste polykristalline Siliziumschichten. Der Transistor 13 als Teil des CMOS- Inverters 15 ist am Schnittabschnitt 38 zwischen der Schicht 36 und dem Bereich 31 vorgesehen, und der Transistor 14 als Teil des CMOS-Inverters 16 ist am Schnittabschnitt 39 zwischen der Schicht 37 und dem Bereich 38 angeordnet. Weiterhin ist der Transistor 11 als Teil des Inverters 15 am Schnittabschnitt 40 zwischen der Schicht 36 und dem Bereich 32 vorgesehen, und der Transistor 12 als Teil des Inverters 16 am Schnittabschnitt 41 zwischen der Schicht 37 und dem Bereich 32.
  • Ein mit nach rechts abfallenden schraffierten Linien bezeichneter Abschnitt in Figur 3 ist eine zweite polykristalline Siliziumschicht 42 des n-Typs, die an Massepotential Vss angeschlossen ist, und an den Bereich 31 über ein Kontaktloch 43 angeschlossen ist. Durch nach links abfallende Schraffurlinien bezeichnete Abschnitte sind ein Aluminiumverdrahtungsbereich 44 bis 47. Die Schicht 44 ist eine Bitleitung, die mit dem Bereich 31 über das Kontaktloch 48 verbunden ist. Die Schicht 45 ist die andere Bitleitung, die an den Bereich 31 über das Kontaktloch 49 angeschlossen ist. Die Schicht 46 wird als Verbindungsschicht zum Verbinden der Bereiche 31 und 32 durch Kontaktlöcher 50 und 51 verwendet, und zur Verbindung mit der Schicht 37 als Gateverdrahtung des p-Kanal-MOS-Transistors 12 über das Kontaktloch 52. Die Schicht 47 wird als Verbindungsschicht zum Verbinden der Bereiche 31 und 32 über Kontaktlöcher 53 und 54 und mit der Schicht 36 als Gateverdrahtung des p- Kanal-MOS-Transistors 11 über das Kontaktloch 54 verwendet.
  • Figur 4 ist eine Aufsicht, welche ein Muster einer statischen RAM-Zelle des E/R-Typs zeigt. Die Bezugsziffer 61 bezeichnet Diffusionsbereiche des n-Typs, die als Source- und Drainbereiche von n-Kanal-MOS-Transistoren 13, 14, 23 und 24 dienen (Figur 2). Die Bezugsziffer 62 bezeichnet eine erste polykristalline Siliziumschicht, die als Wortleitung 22 von Figur 2 dient. Transfergate-Transistoren 23 und 24 (Figur 2) sind jeweils an Schnittabschnitten 63 und 64 zwischen der Schicht 62 und dem Bereich 61 vorgesehen.
  • Die Bezugsziffern 65 und 66 bezeichnen ebenfalls erste polykristalline Siliziumschichten. Treibertransistoren 13 und 14 in Figur 2 sind jeweils an Schnittabschnitten 67 und 68 zwischen den Schichten 65 und 66 und dem Bereich 61 vorgesehen.
  • Ein durch nach rechts abfallende Schraffurlinien bezeichneter Abschnitt in Figur 4 ist eine zweite polykristalline Siliziumschicht 69, die an die Stromquellenspannung Vcc angeschlossen ist, und ein Teil dieser Schicht bildet Widerstände 25 und 26 in Figur 2. Durch nach links abfallende Schraffurlinien bezeichnete Abschnitte sind Aluminiumverdrahtungsschichten 70, 71 und 72. Die Schichten 71 und 72 bilden ein Paar von Bitleitungen wie in Figur 2. Die Schicht 70 ist an Massepotential Vss und an dem Bereich 61 über das Kontaktloch 73 angeschlossen.
  • Die Zellengröße der statischen RAM-Zellen wird beschrieben, wenn die Zellen integriert sind. In der statischen CMOS-RAM- Zelle von Figur 3 ist eine Leitung für die Stromquelle Vss durch die zweite polykristalline Siliziumschicht 42 gebildet. Die Verdrahtungsdichte der Aluminiumverdrahtungsschichten 44 bis 47 beträgt vier pro Zelle. Die Dichte der zweiten polykristallinen Siliziumschicht beträgt eins pro Zelle. Andererseits werden in dem statischen RAM des E/R-Typs die beiden Bitleitungen durch Aluminiumverdrahtungsschichten gebildet, und die Widerstandsschichten hoher Impedanz werden durch die Abschnitte der zweiten polykristallinen Siliziumschicht gebildet, die oberhalb der aktiven Elemente ausgebildet sind.
  • Wird die Fläche der statischen CMOS-RAM-Zelle in Figur 3 mit jener der statischen RAM-Zelle des E/R-Typs in Figur 4 verglichen, so beträgt ihre Zellenfläche etwa 141% jener der Zelle in Figur 4. Der Grund für die Erhöhung der Zellenabmessungen in Figur 3 ist die Verwendung von Aluminiumverdrahtungsschichten. Wie aus den Figuren 3 und 4 hervorgeht, werden in der Zelle gemäß Figur 3 vier Aluminiumverdrahtungsschichten verwendet, wogegen drei Aluminiumverdrahtungsschichten in der Zelle von Figur 4 eingesetzt werden. Die Breite der statischen CMOS-RAM-Zelle wird durch die Anzahl der Aluminiumverdrahtungsschichten in der Zelle bestimmt. Daher ist es äußerst wirksam und wünschenswert, die Anzahl der Aluminiumverdrahtungsschichten zu verringern, um eine Verringerung der Zellengröße zu erreichen.
  • Andererseits ist es bei der statischen RAM-Zelle des E/R- Typs äußerst wichtig, eine vorbestimmte Länge zu polykristallinen Siliziumschichten zu erhalten. Insbesondere bei der statischen RAM-Zelle des E/R-Typs ist eine Verringerung der Zellenabmessungen in Längsrichtung begrenzt, also in der Richtung der Länge der Aluminiumverdrahtungsschichten.
  • Wie voranstehend erläutert ist die statische CMOS-RAM-Zelle der statischen RAM-Zelle des E/R-Typs überlegen, wenn verschiedene Eigenschaften berücksichtigt werden, weist jedoch Grenzen für die Verringerung der Zellengröße auf. Die statische RAM-Zelle des E/R-Typs hat im allgemeinen schlechtere elektrische Eigenschaften und Begrenzungen bezüglich der Verringerung der Zellengröße.
  • In der GB-A-20 98 799 ist ein Mehrfachniveau- Verbindungssystem für integrierte Schaltungen beschrieben, welches einen ersten Halbleiterbereich eines ersten Leitfähigkeitstyps aufweist, einen zweiten Halbleiterbereich eines zweiten Leitfähigkeitstyps, und eine Verbindungsschicht, die eine Verunreinigung eines zweiten Leitfähigkeitstyps aufweist, wobei der erste Halbleiterbereich ein Teil einer Diode mit einem p-n- Übergang bildet. Die Diode mit dem p-n-Übergang ist zwischen dem hochdotierten ersten Halbleiterbereich und einer polykristallinen Siliziumverdrahtung 211 vorgesehen.
  • Die US -A-4 613 886 (entsprechend der vorveröffentlichten JP-A-55 016 564) beschreibt eine statische CMOS-RAM-Zelle, die eine Halbleitervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 aufweist. Das IBM Technical Disclosure Bulletin, Band 25, Nr. 11B, April 1983, Seiten 6147 bis 6149, beschreibt ein Verfahren zum Integrieren von n&spplus;-p&spplus;- Tunnelübergängen (Esaki-Dioden) in den Basisbereich von NPN- Transistoren.
  • Ein Ziel der vorliegenden Erfindung ist die Bereitstellung einer Halbleitervorrichtung und eines Verfahrens zur Herstellung einer derartigen Halbleitervorrichtung mit verringerter Zellengröße und guten elektrischen Eigenschaften.
  • Das Ziel wird durch eine Vorrichtung gemäß Patentanspruch 1 oder 2 erreicht.
  • Das Ziel wird weiterhin durch ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß Patentanspruch 1 oder 2 mit folgenden Schritten erreicht:
  • - Ausbildung eines ersten Halbleiterbereichs eines ersten Leitfähigkeitstyps in einem Oberflächenbereich einer ersten Halbleiterschicht eines zweiten Leitfähigkeitstyps, der in einem Substrat vorgesehen ist;
  • - Ausbildung eines zweiten Halbleiterbereichs des zweiten Leitfähigkeitstyps in einem Oberflächenbereich einer zweiten Halbleiterschicht des ersten Leitfähigkeitstyps, die in dem Substrat vorgesehen ist;
  • - Ausbildung eines Isolierfilms zur Abdeckung der gesamten Oberfläche des Substrats, welche die ersten und zweiten Halbleiterbereiche umfaßt;
  • - selektives Ätzen des Isolierfilms und Ausbildung von Öffnungen, die jeweils mit dem ersten bzw. zweiten Halbleiterbereich in Verbindung stehen;
  • - wobei der erste und zweite Halbleiterbereich einen Drainbereich eines ersten bzw. zweiten MOS-Transistors bildet;
  • - Ausbildung einer Schicht aus einem leitfähigen Material, welche eine Verunreinigung des zweiten Leitfähigkeitstyps aufweist, zur Abdeckung der gesamten Oberfläche des Substrats;
  • - Dotieren der Verunreinigung des zweiten Leitfähigkeitstyps in die Schicht aus leitfähigem Material durch die Öffnung zur Ausbildung eines dritten Halbleiterbereichs des zweiten Leitfähigkeitstyps und desselben kristallinen Halbleitermaterials wie beim ersten Halbleiterbereich, wodurch eine Esaki-Diode als Diode mit einem p-n-Übergang gebildet wird, die aus dem ersten Halbleiterbereich und aus dem dritten Halbleiterbereich besteht; und
  • - Musterbildung mit der Schicht aus leitfähigem Material zur Ausbildung einer Verbindungsschicht, zur Verbindung des ersten und zweiten Halbleiterbereichs.
  • Gemäß der vorliegenden Erfindung sind der erste Halbleiterbereich des ersten Leitfähigkeitstyps und der zweite Halbleiterbereich des zweiten Leitfähigkeitstyps durch die Verbindungsschicht verbunden, die aus einem leitfähigen Material hergestellt ist, welches eine Verunreinigung des zweiten Leitfähigkeitstyps enthält, insbesondere aus polykristallinem Silizium. Die Anzahl der Aluminiumverbindungsschichten in der Speicherzelle gemäß der vorliegenden Erfindung kann verringert werden, verglichen mit jener der konventionellen Speicherzelle. Daher läßt sich die Zellengröße verringern, während gute elektrische Eigenschaften aufrechterhalten bleiben.
  • Die Erfindung wird noch besser aus der nachstehenden, ins Einzelne gehende Beschreibung im Zusammenhang mit den beigefügten Zeichnungen verständlich. Es zeigt
  • Fig. 1 ein Schaltbild einer konventionellen statischen CMOS-RAM-Zelle;
  • Fig. 2 ein Schaltbild einer konventionellen statischen RAM-Zelle des E/R-Typs;
  • Fig. 3 eine Aufsicht auf ein Muster der statischen CMOS-RAM-Zelle in Figur 1;
  • Fig. 4 eine Aufsicht auf ein Muster der statischen RAM-Zelle des E/R-Typs in Figur 2;
  • Fig. 5 eine Aufsicht auf ein Muster einer statischen CMOS-RAM-Zelle;
  • Fig. 6 ein Äquivalenzschaltbild von Figur 5;
  • Fig. 7 bis 9 repräsentative Graphen zur Erläuterung der Eigenschaften der statischen CMOS-RAM- Zelle in Figur 5;
  • Fig. 10A bis 11G jeweils eine Schnittansicht zur Erläuterung der Herstellungsschritte für die statische CMOS-RAM-Zelle von Figur 5;
  • Fig. 12 eine Graphen der T-V-Charakteristik einer Esaki-Diode gemäß der Erfindung;
  • Fig. 13 und 14 ein Schaltbild bzw. eine Schnittansicht eines Hochziehelements;
  • Fig. 15 ein Schaltbild, welches eine Abänderung der Schaltung von Figur 13 zeigt;
  • Fig. 16 ein Schaltbild eines CMOS-Inverters; und
  • Fig. 17 bis 18 ein Schaltbild bzw. eine Schnittansicht eines bipolaren CMOS-Inverters.
    • Beispiel 1
  • Figur 5 ist eine Aufsicht, welche ein Muster einer Speicherzelle zeigt. Die Zelle ist eine integrierte CMOS- Zelle mit Elementen wie in Figur 1. In Figur 5 bezeichnet die Bezugsziffer 81 Diffusionsbereiche des n-Typs, welche als Source- und Drainbereiche von n-Kanal-Transistoren 13, 14, 23 und 24 dienen. Die Bezugsziffer 82 bezeichnet Diffusionsbereiche des p-Typs, die als Source- und Drainbereiche von p-Kanal-Transistoren 11 und 12 dienen. Die Bezugsziffer 83 bezeichnet eine erste polykristalline Siliziumschicht, die als Wortleitung 22 dient. Transfergate- Transistoren 23 und 24 sind jeweils an Schnittabschnitten 84 und 85 zwischen der Schicht 83 und den Bereichen 81 vorgesehen.
  • Die Bezugsziffern 86 und 87 bezeichnen ebenfalls jeweils eine erste Polysiliziumschicht. N-Kanal-MOS-Transistoren 13 und 14, die CMOS-Inverter 15 und 16 bilden, sind an Schnittabschnitten 88 und 89 zwischen den Bereichen 81 und den Schichten 86 und 87 vorgesehen. P-Kanal-MOS-Transistoren 11 und 12, welche CMOS-Inverter 15 und 16 bilden, sind jeweils an Schnittabschnitten 90 und 91 zwischen den Bereichen 82 und den Schichten 86 und 87 angeordnet.
  • Durch nach rechts abfallende Schraffurlinien bezeichnete Abschnitte sind zweite polykristalline Siliziumschichten 92 und 93, welche eine Verunreinigung des n-Typs enthalten. Die Schicht 92 ist mit den Bereichen 81 und 82 über ein Kontaktloch 94 bzw. 95 verbunden, und mit der Schicht 87 über ein Kontaktloch 96. Die Schicht 93 ist mit dem Bereich 81 über ein Kontaktloch 97 und mit Teilen der Schicht 86 und des Bereiches 82 über ein Kontaktloch 98 verbunden. Durch nach links abfallende Schraffurlinien bezeichnete Abschnitte sind Aluminiumverdrahtungsschichten 99 bis 101. Die Schicht 100 ist an eine Bitleitung und an einen Teil des Bereiches 81 über ein Kontaktloch 102 angeschlossen. Die Schicht 101 ist mit der anderen Bitleitung und mit einem Teil des Bereichs 81 über ein Kontaktloch 103 verbunden. Die Schicht 99 ist an Massepotential Vss angeschlossen, und mit dem Bereich 81 über ein Kontaktloch 104 verbunden.
  • Bei dieser Zelle werden die Drains der p- und n-Kanal-MOS- Transistoren, welche Invertierer 15 und 16 bilden, nicht durch die Aluminiumverdrahtungsschichten verbunden, sondern durch zweite polykristalline Siliziumschichten 92 und 93, welche die Verunreinigung des n-Typs enthalten. Zusätzlich ist die Vss-Verdrahtungsschicht gegenüber der konventionellen, zweiten polykristallinen Siliziumschicht durch die Aluminiumverdrahtungsschicht 99 ersetzt. Dies führt dazu, daß drei Aluminiumverdrahtungsschichten und zwei zweite polykristalline Siliziumschichten verwendet werden, und die Anzahl von Verdrahtungsschichten aus unterschiedlichen Materialien ist gering, wodurch die Zellengröße verringert werden kann, verglichen mit der konventionellen CMOS-Anordnung in Figur 3. Die Verringerung bezüglich der Aluminiumverdrahtungsschichten ist von vier Schichten auf drei, wodurch die Zellengröße auf etwa 88 % jener der konventionellen Speicherzelle verringert werden kann.
  • Bei der Zelle mit dem in Figur 5 gezeigten Muster werden die Drains der p-Kanal-MOS-Transistoren durch Bereiche 82 gebildet, die dann mit Bereichen 81 als Drains der n-Kanal- MOS-Transistoren durch die Schicht 92 verbunden werden. Aus diesem Grund werden Dioden mit einem p-n-Übergang zwischen den Bereichen 82 und der Schicht 92 ausgebildet. Wie in einer Äquivalenzschaltung dieser Zelle in Figur 6 gezeigt ist, werden Dioden 27 und 28 mit einem p-n-Übergang jeweils zwischen den Drains der Transistoren 11 und 13 und den Drains der Transistoren 12 und 14 gebildet, da die Polaritäten der Dioden hier angegeben sind.
  • Nachstehend werden die elektrischen Eigenschaften der statischen CMOS-RAM-Zelle beschrieben, welche Dioden 27 und 28 zwischen p- und n-Kanal-MOS-Transistoren aufweist.
  • Bei einer Speicherzelle (Figur 1) ohne die voranstehend geschilderten Dioden werden ohmsche Bedingungen zwischen den p- und n-Typ-Diffusionsbereichen an den Datenspeicherknoten 18 und 19 eingerichtet. Bei der Speicherzelle (Figur 5) gemäß Beispiel 1 beeinflußt jedoch der Diodenbetrieb die Potentiale in den Datenspeicherknoten 18 und 19 bzw. dortige Potentialänderungen. Mit anderen Worten ist die Spannungs(V)-Strom-(IF)-Charakteristik für eine in Vorwärtsrichtung gepolte Diode mit einem p-n-Übergang so wie in Figur 7 gezeigt. Wenn ein großer Strom fließt, entsprechend der Gleichung IF = I&sub0; (eqV/kT - 1), so tritt in der Diode ein Spannungsabfall von etwa 0,7 V auf. Ein hoher Gleichspannungspegel im stabilen Zustand an den Knoten 18 und 19 wird auf einen Pegel erhöht, welcher die Bedingung IF > I erfüllt, wobei I der Kriechstrom an den Knoten 18 und 19 ist. Der Kriechstrom an den Knoten 18 und 19 ist die Summe des Kriechstroms in den Diffusionsbereichen 81 des n- Typs und eines Ausschaltstroms der n-Kanal-MOS-Transistoren 13 und 14, und ergibt sich zu etwa 10&supmin;¹&sup4; A/Zelle.
  • Der Vorwärtsstrom IF in Figur 7 ist in Figur 8 in einem logarithmischen Koordinatensystem aufgetragen. Ein Potential entsprechend IF = 10-¹&sup4; A ist ein Potential (also 0,2 V) an einem Punkt a. Daher wird der hohe Gleichspannungspegel an den Knoten 18 und 19 auf ein Potential eingestellt, welches 0,2 V niedriger ist als die Stromquellenspannung Vcc. In diesem Fall beträgt bei den p-Kanal-MOS-Transistoren 11 und 12, deren Gates in Reaktion auf ein Signal mit der höheren Spannung eines der Datenspeicherknoten 18 und 19 in den Transistoren 11 und 12 gesteuert werden, die Gate-Source- Spannung VGS etwa 0,2 V, und die Drain-Source-Spannung ist im wesentlichen gleich Vcc. Im Bereitschaftszustand, auf diesem Pegel VGS, kann der p-Kanal-MOS-Transistor ohne Schwierigkeiten eingeschaltet werden.
  • Nachstehend wird die Wechselspannungscharakteristik der Speicherzelle (Beispiel 1) mit den Dioden 27 und 28 beschrieben. Figur 9 ist ein Graph, welcher qualitativ die Anstiegscharakteristik am Knoten 19 zeigt, wenn ein Signal mit der dargestellten Signalform dem Knoten zugeführt wird. Die Kurve A zeigt die Anstiegscharakteristik am Knoten 19 bei der konventionellen, statischen CMOS-RAM-Zelle in Figur 1. Die Kurve B zeigt die Anstiegscharakteristik am Knoten 19 bei der statischen CMOS-RAM-Zelle gemäß Beispiel 1. Die Kurve A wird durch die Widerstandscharakteristik des p- Kanal-MOS-Transistors festgelegt. Die Kurve B wird durch die Widerstandscharakteristik des p-Kanal-MOS-Transistors und die Vorwärtsspannungscharakteristik der Diode festgelegt. Aus diesem Grund ist die Anstiegscharakteristik am Knoten 19 im Beispiel 1 geringfügig verschlechtert, verglichen mit jener der konventionellen RAM-Zelle. Allerdings ist die Anstiegscharakteristik beim Beispiel 1 ausreichend gut, verglichen mit jener bei der statischen RAM-Zelle des E/R-Typs. Daher können die Datenspeicherknoten ausreichend stabil sein.
  • Nachstehend wird ein Verfahren zur Herstellung einer integrierten Schaltung unter Verwendung der Speicherzellen des Beispiels 1 beschrieben. Die Figuren 10A bis 10G und die Figuren 11A bis 11G sind Schnittansichten zur Erläuterung der Schritte bei diesem Herstellungsverfahren. Die Figuren 10A bis 10G sind Schnittansichten der Zelle in Figur 5 entlang der Linie A-B, und die Figuren 11A bis 11G sind Schnittansichten dieser Zelle entlang der Linie C-D. Dieselben Bezugsziffern in den Figuren 10A bis 11G bezeichnen dieselben Teile wie in Figur 5. Wie aus den Figuren 10A und 11A hervorgeht, wird ein p- oder n-Typ- Halbleitersubstrat 110 als Trägersubstrat vorbereitet, mit dem Halbleiterbereich 111 des p&supmin;-Typs als vorgesehenem Bereich für die Source und den Drain eines n-Kanal-MOS- Transistors, und mit dem Halbleiterbereich 112 des n&supmin;-Typs als vorgesehenem Bereich für Source und Drain eines p-Kanal-MOS-Transistors, die darauf ausgebildet werden. Daraufhin wird ein Oberflächenabschnitt des Substrats 1 außerhalb der vorgesehenen Source-, Drain- und Kanalbereiche der MOS- Transistoren selektiv oxidiert, um einen Feldisolierfilm 113 auszubilden.
  • Wie aus den Figuren 10B und 11B hervorgeht, werden Verunreinigungsionen des p-Typs in einen Bereich implantiert, der einen Bereich umgibt, in welchem eine Diode mit einem p-n-Übergang gebildet werden soll. Die dotierten Ionen erfahren eine Diffusion durch eine Wärmebehandlung, und es wird ein Bereich 114 des p-Typs ausgebildet.
  • Wie aus den Figuren 10C und 11C hervorgeht, wird eine Gateoxidation durchgeführt, um einen Gateoxidfilm 115 zu erzeugen, und auf diesem wird eine erste polykristalline Siliziumschicht abgelagert. Die erste polykristalline Siliziumschicht wird mit einem Muster versehen, um polykristalline Siliziumschichten 83, 86 und 87 auszubilden, die als Gateelektroden der MOS-Transistoren dienen.
  • Wie aus den Figuren 10D und 11D hervorgeht, werden Verunreinigungsionen des p- oder n-Typs selektiv in die vorgesehenen Source- und Drainbereiche der p- und n-Kanal- MOS-Transistoren implantiert, um Bereiche 81 und 82 auszubilden.
  • Wie aus Figur 10E und 11E hervorgeht, wird ein Siliziumoxidfilm 116 beispielsweise durch CVD (Chemische Dampfablagerung) ausgebildet, so daß er die Gesamtoberfläche der Anordnung abdeckt. Der Film 116 wird dann selektiv geätzt, um Kontaktlöcher 97 und 98 auszubilden.
  • Daraufhin wird der Film 115 auf der Oberfläche des Bereiches 114 selektiv geätzt. Wie aus den Figuren 10F und 11F hervorgeht, wird dann eine zweite polykristalline Siliziumschicht so abgelagert, daß sie die gesamte Oberfläche bedeckt. Eine Verunreinigung des n-Typs wird durch Ionenimplantation oder Diffusion von Phosphor in diese polykristalline Siliziumschicht dotiert. Die dotierte Siliziumschicht wird dann selektiv mit einem Muster versehen, um zweite polykristalline Siliziumschichten 92 und 93 auszubilden. In diesem Fall diffundiert die Verunreinigung des n-Typs, die in der Schicht 93 enthalten ist, in den Bereich 114 hinein, um so einen Diffusionsbereich 117 des n-Typs auszubilden. Der Bereich 117 bildet zusammen mit dem Bereich 114 die Diode 27 oder 28.
  • Daraufhin wird die isolierende Zwischenschicht 118 beispielsweise durch CVD ausgebildet und geätzt, zur Ausbildung von Kontaktlöchern. Aluminium wird dann so abgelagert, daß es die gesamte Oberfläche bedeckt, und mit einem Muster versehen, um eine Aluminiumverdrahtungsschicht 101 auszubilden. Daraufhin wird ein Schutzfilm 119 auf der gesamten Oberfläche hergestellt, um die RAM-Zelle des Beispiels 1 fertigzustellen.
    • Beispiel 2
  • Im Beispiel 1 wird die Verunreinigung des n-Typs von der Schicht 92 ausdiffundiert um den Bereich 82 bis zum Bereich 81, welcher den Drainbereich des n-Kanal-MOS-Transistors bildet, mit dem Bereich 82 zu verbinden, welcher den Drainbereich des p-Kanal-MOS-Transistors bildet, wodurch die Diode mit dem p-n-Übergang gebildet wird. Im Beispiel 2 sind die Verunreinigungskonzentrationen der Diffusionsbereiche des p- und n-Typs, welche die Diode mit dem p-n-Übergang bilden, auf höher als 10¹&sup9; cm&supmin;³ eingestellt. Die p-n-Übergangs-Diode dient als eine Esaki-Diode, deren Vorwärtsspannungcharakteristik einen Tunneleffekt zur Verfügung stellt.
  • Die Esaki-Diode weist die in Figur 12 dargestellte Vorwärtsspannungscharakteristik auf, und in einem Niederspannungsbereich fließt ein hoher Strom durch die Diode. Daher werden die Niederspannungseigenschaften der RAM-Zelle verbessert, verglichen mit der normalen Diode mit einem p-n-Übergang. Der Widerstand im Niederspannungsbereich wird verringert. Aus diesem Grund kann ein hoher Spannungspegel an den Knoten 18 und 19 auf die Stromquellenspannung Vcc angehoben werden, auf dieselbe Weise wie bei der konventionellen, statischen CMOS-RAM- Zelle, und daher kann eine Schwellen,spannung des p-Kanal- MOS-Transistors auf einen normalen Wert eingestellt werden.
  • Die Wechselspannungsanstiegscharakteristik der Esaki-Diode ist verbessert, verglichen mit der RAM-Zelle mit einer normalen p-n-Übergangs-Diode (Kurve B), wie durch Kurve C in Figur 9 angegeben ist. Die negative Widerstandscharakteristik oder Bodenstromcharakteristik der Esaki-Diode muß nicht berücksichtigt werden.
  • Die statische CMOS-RAM-Zelle im Beispiel 2 kann durch dasselbe Verfahren wie beim Beispiel 1 hergestellt werden, abgesehen davon, daß die Verunreinigungskonzentrationen der Bereiche 117 und 114 so gesteuert werden, daß sie höher sind als 10¹&sup9; cm&supmin;³.
    • Beispiel 3
  • Beispiel 3 zeigt eine Hochziehvorrichtung.
  • Wie aus den Figuren 13 und 14 hervorgeht, sind ein Drain 204 und ein Gate 202 eines PMOS durch eine Verbindungsschicht 203 verbunden, welche eine Verunreinigung des n-Typs enthält. Die Verunreinigung wird von der Verbindungsschicht zum Drain 201 diffundiert, wodurch dort eine Diode 204 mit einem p-n-Übergang gebildet wird. Bei dem Hochziehelement gemäß Figur 13 und 14 kann ein Potential an einem Knoten N1 um einen Spannungsabfall verringert werden, der durch eine Diode hervorgerufen wird, im Vergleich zu einer Anordnung ohne eine Diode.
  • Wie aus Figur 15 hervorgeht, kann das Hochziehelement in Reihe geschaltete Dioden 205 und 206 aufweisen.
    • Beispiel 4
  • Das Beispiel 4 zeigt einen CMOS-Inverter.
  • Wie aus Figur 16 hervorgeht, sind die Drains von p- und n-Kanal-MOS-Transistoren 301 und 302, welche den CMOS- Inverter bilden, durch eine polykristalline Siliziumverbindungsschicht verbunden, welche eine Verunreinigung des n-Typs enthält. Die Verunreinigung wird von der Verbindungsschicht zum Drain des Transistors 301 dotiert, um eine Diode 303 mit einem p-n-Übergang zu bilden.
    • Beispiel 5
  • Beispiel 5 zeigt einen bipolaren CMOS-Inverter.
  • Wie aus den Figuren 17 und 18 hervorgeht, sind der Drain 402 eines p-Kanal-MOS-Transistors 401 und der Kollektor eines bipolaren Transistors 403 durch eine Verbindungsschicht 404 aus polykristallinem Silizium verbunden, welcher eine Verunreinigung des n-Typs enthält. Die Verunreinigung wird von der Schicht 404 zum Drain 402 dotiert, um eine Diode mit einem p-n-Übergang zu bilden. Die Diode mit dem p-n-Übergang dient als Emitter-Basis-Übergang des Transistors 405. Der bipolare CMOS-Inverter erfordert eine größere Anzahl an Elementen, verglichen mit dem CMOS-Inverter. Allerdings kann, wie aus den Figuren 17 und 18 hervorgeht, die vorliegende Erfindung das Muster-Layout des bipolaren CMOS- Inverters vereinfachen und dessen Basiskapazität verringern, wodurch eine Hochgeschwindigkeitsoperation der Vorrichtung sichergestellt wird.

Claims (3)

1. Halbleitervorrichtung mit einem ersten Halbleiterbereich (114) eines ersten Leitfähigkeitstyps, einem zweiten Halbleiterbereich (81) eines zweiten Leitfähigkeitstyps, und einer Verbindungsschicht (93), welche eine Verunreinigung des zweiten Leitfähigkeitstyps enthält, wobei
der erste Halbleiterbereich (114) einen Teil einer p-n-Übergangs-Diode bildet,
die Verbindungsschicht (93) den ersten Halbleiterbereich (114) mit dem zweiten Halbleiterbereich (81) verbindet;
ein dritter Halbleiterbereich (117) des zweiten Leitfähigkeitstyps vorgesehen ist, der in dem ersten Halbleiterbereich (114) nach der Diffusion der Verunreinigung aus der Verbindungsschicht (93) in den ersten Halbleiterbereich (114) gebildet wird, welcher dasselbe kristalline Halbleitermaterial aufweist wie der dritte Halbleiterbereich (117),
der erste (114) und zweite (81) Halbleiterbereich einen Drainbereich eines ersten bzw. zweiten MOS-Transistors bilden; und
der dritte Halbleiterbereich (117) dazu ausgebildet ist, zusammen mit dem ersten Halbleiterbereich (114) die p-n-Übergangs-Diode zu bilden; dadurch gekennzeichnet, daß die p-n-Übergangs-Diode eine Esaki-Diode ist.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Gateelektroden (86, 87) des ersten und zweiten MOS- Transistors zu einer Schicht gehören, die von der Verbindungsschicht verschieden ist.
3. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1 oder 2, mit folgenden Schritten:
- Ausbildung eines ersten Halbleiterbereichs (114) eines ersten Leitfähigkeitstyps (P) in einem Oberflächenbereich einer ersten Halbleiterschicht (112) eines zweiten Leitfähigkeitstyps (N-), die in einem Substrat (110) vorgesehen ist;
- Ausbildung eines zweiten Halbleiterbereiches (81) des zweiten Leitfähigkeitstyps in einem Oberflächenbereich einer zweiten Halbleiterschicht (111) des ersten Leitfähigkeitstyps, die in dem Substrat (110) vorgesehen ist;
- Ausbildung eines Isolierfilms (115) zur Abdeckung einer gesamten Oberfläche des Substrats, welche den ersten und zweiten Halbleiterbereich (114, 81) umfaßt;
- selektives Ätzen des Isolierfilms (115) und Ausbildung von Öffnungen, die mit dem ersten bzw. zweiten Halbleiterbereich (114, 81) in Verbindung stehen;
- wobei der erste (114) bzw. (81) Halbleiterbereich einen Drainbereich eines ersten bzw. zweiten MOS-Transistors bildet;
- Ausbildung einer Schicht (93) aus leitfähigem Material, welche eine Verunreinigung des zweiten Leitfähigkeitstyps (N) aufweist, um die gesamte Oberfläche des Substrats (110) zu bedecken,
-Dotieren der Verunreinigung des zweiten Leitfähigkeitstyps in die Schicht aus leitfähigem Material durch die Öffnung zur Ausbildung eines dritten Halbleiterbereiches (117) des zweiten Leitfähigkeitstyps und mit demselben kristallinen Halbleitermaterial wie bei dem ersten Halbleiterbereich (114), wodurch eine Esaki-Diode als eine p-n-Übergangs-Diode gebildet wird, die aus dem ersten Halbleiterbereich (114) und aus dem dritten Halbleiterbereich (117) besteht; und
- Versehen der Schicht (93) aus leitfähigem Material mit einem Muster zur Ausbildung einer Verbindungsschicht zum Verbinden des ersten und zweiten Halbleiterbereiches (114, 81).
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02101747A (ja) * 1988-10-11 1990-04-13 Toshiba Corp 半導体集積回路とその製造方法
JP2632420B2 (ja) * 1989-02-23 1997-07-23 三菱電機株式会社 半導体集積回路
US4999518A (en) * 1989-12-08 1991-03-12 International Business Machines Corp. MOS switching circuit having gate enhanced lateral bipolar transistor
US5097305A (en) * 1991-02-19 1992-03-17 Synaptics Corporation Integrating photosensor and imaging system having wide dynamic range
US5324958A (en) * 1991-02-19 1994-06-28 Synaptics, Incorporated Integrating imaging systgem having wide dynamic range with sample/hold circuits
US5260592A (en) * 1991-02-19 1993-11-09 Synaptics, Incorporated Integrating photosensor and imaging system having wide dynamic range with varactors
GB2254487B (en) * 1991-03-23 1995-06-21 Sony Corp Full CMOS type static random access memories
GB2263018B (en) * 1991-03-23 1995-06-21 Sony Corp Static random access memories
US5101257A (en) * 1991-07-01 1992-03-31 Motorola, Inc. Semiconductor device having merged bipolar and MOS transistors and process for making the same
JP2965783B2 (ja) * 1991-07-17 1999-10-18 三菱電機株式会社 半導体装置およびその製造方法
US5212399A (en) * 1991-08-15 1993-05-18 Micron Technology, Inc. Low cost polysilicon active p-channel load
DE69324864T2 (de) * 1992-08-21 1999-10-07 St Microelectronics Inc Verfahren zur Herstellung einer Halbleiter-Speicherstruktur vom vertikalen Typ und nach dem Verfahren hergestellte Struktur
TW230266B (de) * 1993-01-26 1994-09-11 American Telephone & Telegraph

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2133258A1 (de) * 1971-07-05 1973-01-25 Licentia Gmbh Feldeffekttransistor aus einem halbleiterkoerper
US3753807A (en) * 1972-02-24 1973-08-21 Bell Canada Northern Electric Manufacture of bipolar semiconductor devices
GB1441928A (en) * 1972-12-18 1976-07-07 Rca Corp Peak detector
US4013489A (en) * 1976-02-10 1977-03-22 Intel Corporation Process for forming a low resistance interconnect in MOS N-channel silicon gate integrated circuit
US4333099A (en) * 1978-02-27 1982-06-01 Rca Corporation Use of silicide to bridge unwanted polycrystalline silicon P-N junction
SE444484B (sv) * 1979-02-26 1986-04-14 Rca Corp Integrerad kretsanordning innefattande bl a en minnescell med en forsta och en andra inverterare
JPS55134962A (en) * 1979-04-09 1980-10-21 Toshiba Corp Semiconductor device
JPS56125867A (en) * 1980-03-10 1981-10-02 Nec Corp Semiconductor device
GB2098799B (en) * 1981-05-20 1985-08-21 Nippon Electric Co Multi-level interconnection system for integrated circuits
EP0067661A1 (de) * 1981-06-15 1982-12-22 Kabushiki Kaisha Toshiba Halbleiteranordnung und Verfahren zu seiner Herstellung
JPS5816564A (ja) * 1981-07-09 1983-01-31 インテル・コ−ポレ−シヨン 相補形金属−酸化膜−半導体スタテイツクメモリセル
US4613886A (en) * 1981-07-09 1986-09-23 Intel Corporation CMOS static memory cell
JPH0783252B2 (ja) * 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
US4487458A (en) * 1982-09-28 1984-12-11 Eaton Corporation Bidirectional source to source stacked FET gating circuit
JPS59188959A (ja) * 1983-04-11 1984-10-26 Hitachi Ltd 半導体集積回路装置及びマイクロコンピュータ

Also Published As

Publication number Publication date
EP0349021B1 (de) 1994-12-28
DE3672030D1 (de) 1990-07-19
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EP0349022A3 (de) 1991-07-24
EP0349022A2 (de) 1990-01-03
EP0192093A1 (de) 1986-08-27
US4907059A (en) 1990-03-06
EP0192093B1 (de) 1990-06-13
DE3650186D1 (de) 1995-02-09
EP0349021A2 (de) 1990-01-03

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