JPH03296260A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は特に動作の高速化が要求されるＭＯ３型半導
体装置に関する。
体装置に関する。
（従来の技術）
第７図は従来のＭＯ５型半導体装置の構成を示す断面図
である。
である。
Ｐ型のシリコン基板７１上に高濃度のＮ型の不純物が導
入されてなるＮ４埋込み拡散層７２が形成され、Ｐ型の
エピタキシャル層７３が形成されている。
入されてなるＮ４埋込み拡散層７２が形成され、Ｐ型の
エピタキシャル層７３が形成されている。
エピタキシャル層７３内において上記Ｎ”埋込み拡散層
７２」二にはこの領域７２と接するＮ型のウェル領域７
４が形成されている。
７２」二にはこの領域７２と接するＮ型のウェル領域７
４が形成されている。
上記ウェル領域７４表面には選択的に高濃度のＰ型の不
純物が導入されてなるＢ４型のソース領域７５、ドレイ
ン領域７６が形成されている。このウェル領域７４上に
はソース領域７５、ドレイン領域７６を挟んでゲート酸
化膜７７及びゲート電極７８が形成されている。また、
ウェル領域７４表面において、ソース、ドレイン領域７
５．７６の近傍にバックゲートを制御するＮ＋領域７９
が設けられている。これにより、ＰチャネルＭＯＳＰＥ
Ｔ ８０が構成されている。
純物が導入されてなるＢ４型のソース領域７５、ドレイ
ン領域７６が形成されている。このウェル領域７４上に
はソース領域７５、ドレイン領域７６を挟んでゲート酸
化膜７７及びゲート電極７８が形成されている。また、
ウェル領域７４表面において、ソース、ドレイン領域７
５．７６の近傍にバックゲートを制御するＮ＋領域７９
が設けられている。これにより、ＰチャネルＭＯＳＰＥ
Ｔ ８０が構成されている。
上記エピタキシャル層７３表面には選択的にＮ＋型のソ
ース領域８１、ドレイン領域８２が形成されている。こ
のエピタキシャル層７３上にはソース領域８１、ドレイ
ン領域８２を挟んでゲート酸化膜８３及びゲート電極８
４が形成されている。これにより、ＮチャネルＭＯＳ
ＰＥＴ ８５が構成されている。
ース領域８１、ドレイン領域８２が形成されている。こ
のエピタキシャル層７３上にはソース領域８１、ドレイ
ン領域８２を挟んでゲート酸化膜８３及びゲート電極８
４が形成されている。これにより、ＮチャネルＭＯＳ
ＰＥＴ ８５が構成されている。
上記構成において、ＮチャネルＭＯＳ ＰＥＴ ８５の
バックゲートは基板７１と電気的に接しているため、基
板７１が接地電圧ＧＮＤなら常にＧＮＤである。
バックゲートは基板７１と電気的に接しているため、基
板７１が接地電圧ＧＮＤなら常にＧＮＤである。
このため、ＮチャネルＭＯＳ ＰＥＴの動作時、バック
ゲート効果により、電流駆動能力が減少し、ＣＭＯＳロ
ジックゲートやＢ１−ＣＭＯＳロジックゲート等の動作
において遅延時間が大きくなり、また、アナログ系回路
ではゲート、ソース間に余分な電圧が必要な場合が生じ
る。以下、これについてそれぞれ具体例を用いて説明す
る。
ゲート効果により、電流駆動能力が減少し、ＣＭＯＳロ
ジックゲートやＢ１−ＣＭＯＳロジックゲート等の動作
において遅延時間が大きくなり、また、アナログ系回路
ではゲート、ソース間に余分な電圧が必要な場合が生じ
る。以下、これについてそれぞれ具体例を用いて説明す
る。
第８図はＣＭＯＳロジックゲートの構成を示す回路図で
あり、２人力ＮＡＮＤゲート回路である。出力ＯＵＴ充
電用のＰチャネルＭＯ５トランジスタＭｌｌ、 Ｍｌ、
２のバックゲートはそれぞれ電源電圧Ｖｃｃに接続され
る。出力ＯＵＴ放電用のＮチャネルＭＯＳトランジスタ
Ｍ１３． Ｍｌ４のバックゲートはそれぞれ必然的に接
地電圧ＧＮＤに接続される。
あり、２人力ＮＡＮＤゲート回路である。出力ＯＵＴ充
電用のＰチャネルＭＯ５トランジスタＭｌｌ、 Ｍｌ、
２のバックゲートはそれぞれ電源電圧Ｖｃｃに接続され
る。出力ＯＵＴ放電用のＮチャネルＭＯＳトランジスタ
Ｍ１３． Ｍｌ４のバックゲートはそれぞれ必然的に接
地電圧ＧＮＤに接続される。
いま、入力端子ＩＮ２が“Ｈ” レベルのとき、入力端
子ＩＮＩが“Ｌ”レベルから“Ｈ”レベルに変化したと
する。ＩＮＬが反転することによつて“Ｈ”レベルがゲ
ートに印加されるＰチャネルＭＯＳトランジスタＭｌｌ
はオンからオフ状態へ、ＮチャネルＭＯＳトランジスタ
Ｍ１３はオフからオン状態“に変化する。ＪＮ２の“Ｈ
“レベルがゲ−１・に印加されるＰチャネルＭＯＳトラ
ンジスタＭ１２はオフ、状態であるが、ＮチャネルＭＯ
ＳトランジスタＭ１４はオン状態であるので、入力端子
ＩＮＩの切換え時にＶＣｅからＧＮＤに貫通電流Ｉ（図
示せず）が流れる。これにより、トランジスタＭ１３の
ソース電圧はＧＮＤレベルより１×ＲＭ４（ＲＭ４はト
ランジスタＭ１４のオン抵抗）だけ上昇する。ここで、
さらにトランジスタＭ１．３のバックゲートがＧＮＤに
接続されているので、トランジスタＭ１３はバックゲー
ト、ソース間電圧ｖＢｓが減少して、バックゲート効果
により電流駆動能力が劣化してしまう。これにより、動
作遅延時間が増大する。
子ＩＮＩが“Ｌ”レベルから“Ｈ”レベルに変化したと
する。ＩＮＬが反転することによつて“Ｈ”レベルがゲ
ートに印加されるＰチャネルＭＯＳトランジスタＭｌｌ
はオンからオフ状態へ、ＮチャネルＭＯＳトランジスタ
Ｍ１３はオフからオン状態“に変化する。ＪＮ２の“Ｈ
“レベルがゲ−１・に印加されるＰチャネルＭＯＳトラ
ンジスタＭ１２はオフ、状態であるが、ＮチャネルＭＯ
ＳトランジスタＭ１４はオン状態であるので、入力端子
ＩＮＩの切換え時にＶＣｅからＧＮＤに貫通電流Ｉ（図
示せず）が流れる。これにより、トランジスタＭ１３の
ソース電圧はＧＮＤレベルより１×ＲＭ４（ＲＭ４はト
ランジスタＭ１４のオン抵抗）だけ上昇する。ここで、
さらにトランジスタＭ１．３のバックゲートがＧＮＤに
接続されているので、トランジスタＭ１３はバックゲー
ト、ソース間電圧ｖＢｓが減少して、バックゲート効果
により電流駆動能力が劣化してしまう。これにより、動
作遅延時間が増大する。
第９図はＢ１−ＣＭＯＳロジックゲートの構成を示す回
路図であり、２人力ＮＡＮＤゲート回路である。
路図であり、２人力ＮＡＮＤゲート回路である。
上記第８図の回路の構成に、出力端子ＯＵＴのプルアツ
ブ用としてのＮＰＮトランジスタＱ１１、プルダウン用
としてのＮＰＮ トランジスタＱ１２が追加されている
。すなわち、上記トランジスタＱｌｌのコレクタは電源
電圧ＶＣＣに、エミッタは出力端子ＯＵＴに接続され、
ベースはＰチャネルＭＯＳトランジスタＭ１．５． Ｍ
Ｌ６の両ドレインに接続されている。このトランジスタ
Ｑｌｌのベース、エミッタ間には抵抗Ｒ１１が接続され
ている。上記トランジスタＱＩ２のコレクタは出力端子
ＯＵＴに、エミッタは接地電圧ＧＮＤに接続されている
。出力端子ＯＵＴとＧＮＤとの間に、ゲートがＩＮＩに
接続されたＮチャネルＭＯＳトランジスタＭ１７、ゲー
トがＩＮ２に接続されたＮチャネルＭＯＳトランジスタ
Ｍｌｌｌ、抵抗１２が直列に挿入されている。
ブ用としてのＮＰＮトランジスタＱ１１、プルダウン用
としてのＮＰＮ トランジスタＱ１２が追加されている
。すなわち、上記トランジスタＱｌｌのコレクタは電源
電圧ＶＣＣに、エミッタは出力端子ＯＵＴに接続され、
ベースはＰチャネルＭＯＳトランジスタＭ１．５． Ｍ
Ｌ６の両ドレインに接続されている。このトランジスタ
Ｑｌｌのベース、エミッタ間には抵抗Ｒ１１が接続され
ている。上記トランジスタＱＩ２のコレクタは出力端子
ＯＵＴに、エミッタは接地電圧ＧＮＤに接続されている
。出力端子ＯＵＴとＧＮＤとの間に、ゲートがＩＮＩに
接続されたＮチャネルＭＯＳトランジスタＭ１７、ゲー
トがＩＮ２に接続されたＮチャネルＭＯＳトランジスタ
Ｍｌｌｌ、抵抗１２が直列に挿入されている。
上記トランジスタＱ１２のベースはトランジスタＭ１８
と抵抗１２の接続点に接続されている。
と抵抗１２の接続点に接続されている。
このような構成において、出力プルダウン用のトランジ
スタＱ１２がオンするためにはトランジスタＭ１．８の
オンによってベース電流が供給されなければならない。
スタＱ１２がオンするためにはトランジスタＭ１．８の
オンによってベース電流が供給されなければならない。
このとき、トランジスタＭ１８のソース電圧はトランジ
スタＱ１２のベース、エミッタ間電圧Ｖ ＢＥＱ２だけ
上昇する。ここでも、トランジスタＭ１８のバックゲー
トはＧＮＤレベルであり、このため、トランジスタＱ］
、２へのベース電流供給能力が削減される。
スタＱ１２のベース、エミッタ間電圧Ｖ ＢＥＱ２だけ
上昇する。ここでも、トランジスタＭ１８のバックゲー
トはＧＮＤレベルであり、このため、トランジスタＱ］
、２へのベース電流供給能力が削減される。
第１０図はアナログ系回路の構成を示す回路図であり、
ＮＭＯＳソースフォロワ回路である。ＮチャネルＭＯＳ
トランジスタＭｉ９のドレンインは電源電圧ｖｃｃに接
続され、ゲートはアナログ電圧が供給される入力端子Ｖ
ｊｎとなっており、ソースは出力端子Ｖ ｏｕｔに接続
されると共に定電流源１１１を介して接地電圧ＧＮＤに
接続されている。バックゲートがＧＮＤで固定されてい
るため、１１１の一定電流に対して、バックゲート効果
によりＭ１９のゲート、ソース間電圧Ｖ。Ｓは入力端子
Ｖｉｎの電圧に依存して変動し、出力電圧Ｖ ｏｕｔに
歪みか生じる。また、１１１の一定電流に対して余分な
Ｖｃｓ（数百ｍＶ）が必要とされる。
ＮＭＯＳソースフォロワ回路である。ＮチャネルＭＯＳ
トランジスタＭｉ９のドレンインは電源電圧ｖｃｃに接
続され、ゲートはアナログ電圧が供給される入力端子Ｖ
ｊｎとなっており、ソースは出力端子Ｖ ｏｕｔに接続
されると共に定電流源１１１を介して接地電圧ＧＮＤに
接続されている。バックゲートがＧＮＤで固定されてい
るため、１１１の一定電流に対して、バックゲート効果
によりＭ１９のゲート、ソース間電圧Ｖ。Ｓは入力端子
Ｖｉｎの電圧に依存して変動し、出力電圧Ｖ ｏｕｔに
歪みか生じる。また、１１１の一定電流に対して余分な
Ｖｃｓ（数百ｍＶ）が必要とされる。
（発明が解決しようとする課題）
このように、従来ではＭＯＳＰＥＴのバックゲートはチ
ャネルによっては基板または他のトランジスタと電気的
に接している。このため、ＣＭＯＳロジックゲートやＢ
１−ＣＭＯＳロジックゲート等の動作において遅延時間
が大きくなり、アナログ回路系ではゲート、ソース間電
圧が入力レベルに依存して変動し、また、余分なゲート
、ソース間電圧が必要という欠点がある。
ャネルによっては基板または他のトランジスタと電気的
に接している。このため、ＣＭＯＳロジックゲートやＢ
１−ＣＭＯＳロジックゲート等の動作において遅延時間
が大きくなり、アナログ回路系ではゲート、ソース間電
圧が入力レベルに依存して変動し、また、余分なゲート
、ソース間電圧が必要という欠点がある。
この発明は上記のような事情を考慮してなされたちので
あり、その目的は、動作遅延時間が短縮されるＭＯＳ型
半導体装置を提供することにある。
あり、その目的は、動作遅延時間が短縮されるＭＯＳ型
半導体装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のＭＯ，Ｓ型半導体装置は、第１導電型の半導
体基板と、前記基板上に形成された第１導電型のエピタ
キシャル層と、前記基板とエピタキシャル層との間に選
択的に設けられた第２導電型の埋込み拡散層と、前記埋
込み拡散層に接触するように前記エピタキシャル層内に
設けられた第２導電型のウェル領域と、前記ウェル領域
に囲まれた前記埋込み拡散層上のエピタキシャル層内に
形成された第２導電型のＭＯＳトランジスタとから構成
される。
体基板と、前記基板上に形成された第１導電型のエピタ
キシャル層と、前記基板とエピタキシャル層との間に選
択的に設けられた第２導電型の埋込み拡散層と、前記埋
込み拡散層に接触するように前記エピタキシャル層内に
設けられた第２導電型のウェル領域と、前記ウェル領域
に囲まれた前記埋込み拡散層上のエピタキシャル層内に
形成された第２導電型のＭＯＳトランジスタとから構成
される。
（作用）
この発明では、基板とエピタキシャル層との間に埋め込
み層を設け、また、他のトランジスタとの間にはウェル
領域を設けることによってそれぞれのＭＯＳトランジス
タのバックゲートの分離化を図る。
み層を設け、また、他のトランジスタとの間にはウェル
領域を設けることによってそれぞれのＭＯＳトランジス
タのバックゲートの分離化を図る。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例によるＭＯＳ型半導体装置
の構成を示す断面図である。
の構成を示す断面図である。
Ｐ型のシリコン基板１上に高濃度のＮ型の不純物が導入
されてなるＮ＋埋込み拡散層２−１ 、２−２が形成さ
れ、Ｐ型のエピタキシャル層３が形成されている。エピ
タキシャル層３内において上記Ｎ＋埋込み拡散層２−１
上には、この領域２−１に接するようにＮ型のウェル領
域４−１が形成されている。
されてなるＮ＋埋込み拡散層２−１ 、２−２が形成さ
れ、Ｐ型のエピタキシャル層３が形成されている。エピ
タキシャル層３内において上記Ｎ＋埋込み拡散層２−１
上には、この領域２−１に接するようにＮ型のウェル領
域４−１が形成されている。
０
上記ウェル領域４−１表面には選択的に高濃度のＰ型の
不純物が導入されてなるＰ＋型のソース領域５、ドレイ
ン領域６が形成されている。このウェル領域４−１上に
はソース領域５、ドレイン領域６を挾んでゲート酸化膜
７及びゲート電極８が形成されている。また、ウェル領
域４−１表面において、ソース、ドレイン領域５，６の
近傍にバックゲート電圧を制御するＮ＋領域９が設けら
れている。これにより、ＰチャネルＭＯ３ＰＥＴ １０
が構成されている。
不純物が導入されてなるＰ＋型のソース領域５、ドレイ
ン領域６が形成されている。このウェル領域４−１上に
はソース領域５、ドレイン領域６を挾んでゲート酸化膜
７及びゲート電極８が形成されている。また、ウェル領
域４−１表面において、ソース、ドレイン領域５，６の
近傍にバックゲート電圧を制御するＮ＋領域９が設けら
れている。これにより、ＰチャネルＭＯ３ＰＥＴ １０
が構成されている。
上記Ｎ＋埋込み拡散層２−２上のエピタキシャル層３表
面には選択的にＮ＋型のソース領域１１、ドレイン領域
１２が形成されている。このエピタキシャル層３上には
ソース領域１１、ドレイン領域１２を挾んでゲート酸化
膜１３及びゲート電極１４が形成されている。また、エ
ピタキシャル層３表面において、ソース、ドレイン領域
１１．１２の近傍にバックゲート電圧を制御するＰ”領
域１５が設けられている。これにより、ＮチャネルＭＯ
Ｓ ＰＥＴ １Ｂが構成されている。さらに、このＭＯ
Ｓ ＰＥＴ １．６が形成された１ 素子領域を基板および他のトランジスタと絶縁分離する
ために、Ｎ型のウェル領域４−２が設けられ、上記Ｎ゛
埋込拡散層２−２に接し上記ＭＯＳ１）ＥＴ １６の素
子領域を囲むように形成されている。このウェル領域４
−２は例えば電源電圧Ｖｃｃに接続される。
面には選択的にＮ＋型のソース領域１１、ドレイン領域
１２が形成されている。このエピタキシャル層３上には
ソース領域１１、ドレイン領域１２を挾んでゲート酸化
膜１３及びゲート電極１４が形成されている。また、エ
ピタキシャル層３表面において、ソース、ドレイン領域
１１．１２の近傍にバックゲート電圧を制御するＰ”領
域１５が設けられている。これにより、ＮチャネルＭＯ
Ｓ ＰＥＴ １Ｂが構成されている。さらに、このＭＯ
Ｓ ＰＥＴ １．６が形成された１ 素子領域を基板および他のトランジスタと絶縁分離する
ために、Ｎ型のウェル領域４−２が設けられ、上記Ｎ゛
埋込拡散層２−２に接し上記ＭＯＳ１）ＥＴ １６の素
子領域を囲むように形成されている。このウェル領域４
−２は例えば電源電圧Ｖｃｃに接続される。
上記構成によれば、ＮチャネルＭＯＳ ＰＥＴ Ｉ［ｉ
のバックゲートが、通常接地電圧ＧＮＤにされる基板１
及びエピタキシャル層３から分離され、また、他のトラ
ンジスタと分離されることになるので、バックゲート電
圧をＰ＋領域１５に印加する電圧で可変にすることがで
きる。この結果、ＣＭＯＳロジックゲートやＢｉ−（Ｊ
！ＯＳロジックゲート等の動作において遅延時間の短縮
が図れる。また、アナログ系回路ではゲート、ソース間
電圧の入力レベル依存性を抑え、歪みを防ぐことができ
、一定のドレイン電圧に対してＶＣＳの減少が図れる。
のバックゲートが、通常接地電圧ＧＮＤにされる基板１
及びエピタキシャル層３から分離され、また、他のトラ
ンジスタと分離されることになるので、バックゲート電
圧をＰ＋領域１５に印加する電圧で可変にすることがで
きる。この結果、ＣＭＯＳロジックゲートやＢｉ−（Ｊ
！ＯＳロジックゲート等の動作において遅延時間の短縮
が図れる。また、アナログ系回路ではゲート、ソース間
電圧の入力レベル依存性を抑え、歪みを防ぐことができ
、一定のドレイン電圧に対してＶＣＳの減少が図れる。
以下、この発明を実施した具体的な回路を用いて説明す
る。
る。
第２図はこの発明を用いたＣＭＯ３ロジックゲ−１・の
構成を示す回路図であり、前記第８図と回路２ 構成を同様にした２人力ＮＡＮＤゲート回路である。一
端が電源電圧Ｖｃｃに接続されたＰチャネルＭＯＳトラ
ンジスタＭｌ、Ｍ２それぞれの他端は出力ＯＵＴに接続
されている。トランジスタＭ１のゲートは入力端子ＩＮ
Ｉに、トランジスタＭ２のゲートは入力端子ＩＮ２に接
続されている。これらトランジスタＭｌ、Ｍ２それぞれ
のバックゲートはそれぞれ電源電圧Ｖｃｃに接続されて
いる。
構成を示す回路図であり、前記第８図と回路２ 構成を同様にした２人力ＮＡＮＤゲート回路である。一
端が電源電圧Ｖｃｃに接続されたＰチャネルＭＯＳトラ
ンジスタＭｌ、Ｍ２それぞれの他端は出力ＯＵＴに接続
されている。トランジスタＭ１のゲートは入力端子ＩＮ
Ｉに、トランジスタＭ２のゲートは入力端子ＩＮ２に接
続されている。これらトランジスタＭｌ、Ｍ２それぞれ
のバックゲートはそれぞれ電源電圧Ｖｃｃに接続されて
いる。
また、出力ＯＵＴと接地電圧ＧＮＤとの間にＮチャネル
ＭＯＳトランジスタＭ３．Ｍ４が直列に接続されている
。トランジスタＭ３のゲートは入力端子ｔ Ｎ １に、
トランジスタＭ４のゲートは入力端子ＩＮ２に接続され
ている。これらトランジスタＭ３．Ｍ４それぞれのバッ
クゲート電圧はそれぞれのソース電圧と同電位になるよ
うに構成されている。
ＭＯＳトランジスタＭ３．Ｍ４が直列に接続されている
。トランジスタＭ３のゲートは入力端子ｔ Ｎ １に、
トランジスタＭ４のゲートは入力端子ＩＮ２に接続され
ている。これらトランジスタＭ３．Ｍ４それぞれのバッ
クゲート電圧はそれぞれのソース電圧と同電位になるよ
うに構成されている。
上記第２図の回路の動作について説明する。
入力端子１’Ｎ２か“Ｈ” レベルのとき、入力端子■
Ｎ１が“Ｌ” レベルからＨ”レベルに変化したとする
。ＩＮＩが反転することによってトラ３ ンジスタＭ１はオンからオフ状態へ、トランジスタＭ３
はオフからオン状態に変化する。ＩＮ２の“Ｈ”レベル
によりトランジスタＭ２はオフ状態であり、Ｎチャネル
ＭＯＳトランジスタＭ４はオン状態である。これにより
、ｌ−ランジスタＭ３のソースはＧＮＤレベルよりＩ
Ｘ ＲＭ４ （ＲＭ４はトランジスタＭ４のオン抵抗）
たけ上昇する。ここで、トランジスタＭ３のバックゲー
トはソースと同電位になっているので、バックゲート電
圧のためにトランジスタＭ３の電流駆動能力を劣化させ
ることはない。これにより、動作遅延時間の短縮が達成
される。
Ｎ１が“Ｌ” レベルからＨ”レベルに変化したとする
。ＩＮＩが反転することによってトラ３ ンジスタＭ１はオンからオフ状態へ、トランジスタＭ３
はオフからオン状態に変化する。ＩＮ２の“Ｈ”レベル
によりトランジスタＭ２はオフ状態であり、Ｎチャネル
ＭＯＳトランジスタＭ４はオン状態である。これにより
、ｌ−ランジスタＭ３のソースはＧＮＤレベルよりＩ
Ｘ ＲＭ４ （ＲＭ４はトランジスタＭ４のオン抵抗）
たけ上昇する。ここで、トランジスタＭ３のバックゲー
トはソースと同電位になっているので、バックゲート電
圧のためにトランジスタＭ３の電流駆動能力を劣化させ
ることはない。これにより、動作遅延時間の短縮が達成
される。
この回路の論理動作は５ＰＩＣＥ（回路シュミレータ）
によれば、前記第８図の回路に比べてゲート遅延時間が
１８０ｐｓから１６０ｐｓに改善される。
によれば、前記第８図の回路に比べてゲート遅延時間が
１８０ｐｓから１６０ｐｓに改善される。
第３図はＢｊ−ＣＭＯＳロジックゲ−１・の構成を示す
回路図であり、２人力ＮＡＮＤゲート回路である。
回路図であり、２人力ＮＡＮＤゲート回路である。
上記第２図の回路構成に、出力端子ＯＵＴのプルアップ
用としてのＮＰＮ トランジスタＱ１、プル４ ダウン用としてのＮＰＮトランジスタＱ２が追加されて
いる。すなわち、上記トランジスタＱ１のコレクタは電
源電圧ＶＣＣに、エミ・ツタは出力端子ＯＵＴに接続さ
れ、ベースはＰチャネルＭＯＳトランジスタＭ５．Ｍ１
３の両ドレインに接続されている。このＩ・ランジスタ
Ｑ１のベース、エミ・ツタ間には抵抗Ｒ１が接続されて
いる。上記トランジスタＱ２のコレクタは出力端子ＯＵ
Ｔに、エミ・ツタは接地電圧ＧＮＤに接続され、ベース
はＮチャネルＭＯＳ＋−ランジスタＭ８のソースに接続
されている。このトランジスタＱ２のベース、エミッタ
間には抵抗Ｒ２か接続されている。
用としてのＮＰＮ トランジスタＱ１、プル４ ダウン用としてのＮＰＮトランジスタＱ２が追加されて
いる。すなわち、上記トランジスタＱ１のコレクタは電
源電圧ＶＣＣに、エミ・ツタは出力端子ＯＵＴに接続さ
れ、ベースはＰチャネルＭＯＳトランジスタＭ５．Ｍ１
３の両ドレインに接続されている。このＩ・ランジスタ
Ｑ１のベース、エミ・ツタ間には抵抗Ｒ１が接続されて
いる。上記トランジスタＱ２のコレクタは出力端子ＯＵ
Ｔに、エミ・ツタは接地電圧ＧＮＤに接続され、ベース
はＮチャネルＭＯＳ＋−ランジスタＭ８のソースに接続
されている。このトランジスタＱ２のベース、エミッタ
間には抵抗Ｒ２か接続されている。
このような構成において、出力プルダウン用のトランジ
スタＱ２がオンするためにはトランジスタＭ８のオンに
よるベース電流の供給が必要である。トランジスタＭ８
がオンするとき、トランジスタＭ８のソース電圧はトラ
ンジスタＱ２のベース、エミッタ間電圧ＶＢＥＱまたけ
上昇する。ここで、トランジスタＭ７．Ｍ８のバックゲ
ートはソースと同電位になっているので、トランジスタ
Ｍ８の］ ５ 電流駆動能力は劣化することはなく、トランジスタＱ２
に十分なベース電流を与えることができる。
スタＱ２がオンするためにはトランジスタＭ８のオンに
よるベース電流の供給が必要である。トランジスタＭ８
がオンするとき、トランジスタＭ８のソース電圧はトラ
ンジスタＱ２のベース、エミッタ間電圧ＶＢＥＱまたけ
上昇する。ここで、トランジスタＭ７．Ｍ８のバックゲ
ートはソースと同電位になっているので、トランジスタ
Ｍ８の］ ５ 電流駆動能力は劣化することはなく、トランジスタＱ２
に十分なベース電流を与えることができる。
この回路の論理動作は５ＰＩＣＥによれば、前記第０１
図の回路に比べてゲート遅延時間が４１７ｐｓから４０
０ｐｓに改善される。
図の回路に比べてゲート遅延時間が４１７ｐｓから４０
０ｐｓに改善される。
第４図はアナログ系回路の構成を示す回路図であり、Ｎ
ＭＯＳソースフォロワ回路である。前記第１０図中のＮ
チャネルＭＯ３Ｉ−ランジスタＭ１９の代わりに、この
発明を実施したＮチャネルＭＯＳトランジスタＭ９を用
いる。このトランジスタＭ９のバックゲートがソースと
同電位にされるので、バックゲートをＧＮＤに接続した
ときに比べ、一定電流の■２に対して■。Ｓを小さくす
るこきができる。また、バックゲート効果によるＶｏ８
の入力レベル依存性を抑えることができ、出力電圧Ｖ
ｏｕｔの歪みを小さくできる。
ＭＯＳソースフォロワ回路である。前記第１０図中のＮ
チャネルＭＯ３Ｉ−ランジスタＭ１９の代わりに、この
発明を実施したＮチャネルＭＯＳトランジスタＭ９を用
いる。このトランジスタＭ９のバックゲートがソースと
同電位にされるので、バックゲートをＧＮＤに接続した
ときに比べ、一定電流の■２に対して■。Ｓを小さくす
るこきができる。また、バックゲート効果によるＶｏ８
の入力レベル依存性を抑えることができ、出力電圧Ｖ
ｏｕｔの歪みを小さくできる。
この回路におけるトランジスタＭ９のゲート。
ソース間電圧Ｖ６ｓは５ＰＩＣＥによれば、第１０図の
トランジスタＭ１９のＶ。８に比べて１．５８２■から
１．２２３８Ｖに改善される。
トランジスタＭ１９のＶ。８に比べて１．５８２■から
１．２２３８Ｖに改善される。
６
第５図はこの発明における第２の実施例による構成を示
す断面図であり、Ｎ型エピタキシャル層に素子を形成し
た場合のＭＯ３型半導体装置である。
す断面図であり、Ｎ型エピタキシャル層に素子を形成し
た場合のＭＯ３型半導体装置である。
Ｐ型のシリコン基板２１上には高濃度のＰ型の不純物が
導入されてなるＰ＋埋込み拡散層２２−１．２２２か設
けられ、Ｎ型のエピタキシャル層２３が形成されている
。エピタキシャル層２３内において上記Ｐ＋埋込み拡散
層２２−１上には、この領域２２−１に接するようにＰ
型のウェル領域２４が形成されている。
導入されてなるＰ＋埋込み拡散層２２−１．２２２か設
けられ、Ｎ型のエピタキシャル層２３が形成されている
。エピタキシャル層２３内において上記Ｐ＋埋込み拡散
層２２−１上には、この領域２２−１に接するようにＰ
型のウェル領域２４が形成されている。
上記ウェル領域２４表面には選択的に高濃度のＮ型の不
純物が導入されてなるＮ＋型のソース領域２５、ドレイ
ン領域２６が形成されている。このウェル領域２４上に
はソース領域２５、ドレイン領域２６を挟んでゲート酸
化膜２７及びゲート電極２８が形成されている。また、
ウェル領域２４表面において、ソス、ドレイン領域２５
．２１１ｉの近傍にバックゲート電圧を制御するＰ＋領
域２９が設けられている。これにより、ＮチャネルＭＯ
Ｓ ＰＥＴ ３０か構成されている。
純物が導入されてなるＮ＋型のソース領域２５、ドレイ
ン領域２６が形成されている。このウェル領域２４上に
はソース領域２５、ドレイン領域２６を挟んでゲート酸
化膜２７及びゲート電極２８が形成されている。また、
ウェル領域２４表面において、ソス、ドレイン領域２５
．２１１ｉの近傍にバックゲート電圧を制御するＰ＋領
域２９が設けられている。これにより、ＮチャネルＭＯ
Ｓ ＰＥＴ ３０か構成されている。
７
上記Ｐ＋埋込み拡散層２２−２で囲まれたエピタキシャ
ル層２３表面には選択的にＰ＋型のソース領域３１、ド
レイン領域３２が形成されている。このエピタキシャル
層２３上にはソース領域３１、ドレイン領域３２を挟ん
でゲート酸化膜３３及びゲート電極３４が形成されてい
る。また、エピタキシャル層２３表面において、ソース
、ドレイン領域３１．３２の近傍にバックゲート電圧を
制御するＮ＋領域３５が設けられている。これにより、
ＰチャネルＭＯＳＰＥＴ ３Ｂが構成されている。さら
に、このＭＯＳ ＰＥＴ ３６が形成された素子領域を
他のトランジスタと絶縁分離するために、Ｐ型のウェル
領域３７が設けられ、上記Ｐ＋埋込み拡散層２２−２に
接し上記ＭＯＳＰＥＴ ３Ｂの素子領域を囲むように形
成されている。このウェル領域３７は例えば接地電圧Ｇ
ＮＤに接続される。
ル層２３表面には選択的にＰ＋型のソース領域３１、ド
レイン領域３２が形成されている。このエピタキシャル
層２３上にはソース領域３１、ドレイン領域３２を挟ん
でゲート酸化膜３３及びゲート電極３４が形成されてい
る。また、エピタキシャル層２３表面において、ソース
、ドレイン領域３１．３２の近傍にバックゲート電圧を
制御するＮ＋領域３５が設けられている。これにより、
ＰチャネルＭＯＳＰＥＴ ３Ｂが構成されている。さら
に、このＭＯＳ ＰＥＴ ３６が形成された素子領域を
他のトランジスタと絶縁分離するために、Ｐ型のウェル
領域３７が設けられ、上記Ｐ＋埋込み拡散層２２−２に
接し上記ＭＯＳＰＥＴ ３Ｂの素子領域を囲むように形
成されている。このウェル領域３７は例えば接地電圧Ｇ
ＮＤに接続される。
このような構成によれば、第１図と同様にＰチャネルＭ
Ｏ３ＰＥＴのバックゲートが、通常接地電位ＧＮＤにさ
れる基板２１及び電源電圧ｖｃｅに接続されるエピタキ
シャル層２３から分離され、また、他のトランジスタと
も分離されることになるので、８ バックゲート電圧を可変にすることができる。
Ｏ３ＰＥＴのバックゲートが、通常接地電位ＧＮＤにさ
れる基板２１及び電源電圧ｖｃｅに接続されるエピタキ
シャル層２３から分離され、また、他のトランジスタと
も分離されることになるので、８ バックゲート電圧を可変にすることができる。
第６図はこの発明における第３の実施例による構成を示
す断面図であり、埋め込み領域を連続的に形成した場合
のＭＯＳ型半導体装置である。
す断面図であり、埋め込み領域を連続的に形成した場合
のＭＯＳ型半導体装置である。
Ｐ型のシリコン基板４１上には高濃度のＮ型の不純物が
導入されてなるＮ＋埋込み拡散層４２が設けられ、Ｐ型
のエピタキシャル層４３が形成されている。エピタキシ
ャル層４３内において上記Ｎ＋埋込み拡散層４２上には
、この領域４２に接するようにＮ型のウェル領域４４が
形成されている。
導入されてなるＮ＋埋込み拡散層４２が設けられ、Ｐ型
のエピタキシャル層４３が形成されている。エピタキシ
ャル層４３内において上記Ｎ＋埋込み拡散層４２上には
、この領域４２に接するようにＮ型のウェル領域４４が
形成されている。
上記ウェル領域４４表面には選択的に高濃度のＰ型の不
純物が導入されてなるＰ＋型のソース領域４５、ドレイ
ン領域４Ｂが形成されている。このウェル領域４４上に
はソース領域４５、ドレイン領域４６を挟んでゲート酸
化膜４７及びゲート電極４８が形成されている。また、
ウェル領域４４表面において、ソース、ドレイン領域４
５．４［ｉの近傍にバックゲート電圧を制御するＮ＋領
域４９が設けられている。これにより、ＮチャネルＭＯ
３ＰＥＴ ５０が構成されている。
純物が導入されてなるＰ＋型のソース領域４５、ドレイ
ン領域４Ｂが形成されている。このウェル領域４４上に
はソース領域４５、ドレイン領域４６を挟んでゲート酸
化膜４７及びゲート電極４８が形成されている。また、
ウェル領域４４表面において、ソース、ドレイン領域４
５．４［ｉの近傍にバックゲート電圧を制御するＮ＋領
域４９が設けられている。これにより、ＮチャネルＭＯ
３ＰＥＴ ５０が構成されている。
９
上記エピタキシャル層４３表面には選択的にＮ＋型のソ
ース領域５１、ドレイン領域５２が形成されている。こ
のエピタキシャル層４３上にはソース領域５１、ドレイ
ン領域５２を挟んでゲート酸化膜５３及びゲート電極５
４が形成されている。また、エピタキシャル層４３表面
において、ソース、ドレイン領域５１、５２の近傍にバ
ックゲート電圧を制御するＰ＋領域５５が設けられてい
る。これにより、ＮチャネルＭＯＳＰＥＴ ５６が構成
されている。
ース領域５１、ドレイン領域５２が形成されている。こ
のエピタキシャル層４３上にはソース領域５１、ドレイ
ン領域５２を挟んでゲート酸化膜５３及びゲート電極５
４が形成されている。また、エピタキシャル層４３表面
において、ソース、ドレイン領域５１、５２の近傍にバ
ックゲート電圧を制御するＰ＋領域５５が設けられてい
る。これにより、ＮチャネルＭＯＳＰＥＴ ５６が構成
されている。
このような構成によれば、第１図と同様に各素子のバッ
クゲートが、通常接地電位ＧＮＤにされる基板４１やエ
ピタキシャル層４３から分離され、また、他のトランジ
スタと分離されることになるので、バックゲート電圧を
可変にすることができる。
クゲートが、通常接地電位ＧＮＤにされる基板４１やエ
ピタキシャル層４３から分離され、また、他のトランジ
スタと分離されることになるので、バックゲート電圧を
可変にすることができる。
上記第５図、第６図の各実施例によれば、それぞれ第１
図と同様に各種ロジック回路やアナログ系回路を構成し
た場合に動作遅延時間の短縮に寄与する。
図と同様に各種ロジック回路やアナログ系回路を構成し
た場合に動作遅延時間の短縮に寄与する。
［発明の効果］
以上説明したようにこの発明によれば、バラ０
クゲート電圧の影響により動作に必要な電圧が食われる
ことがなくなるので動作遅延時間が短縮されるＭＯＳ型
半導体装置が提供できる。
ことがなくなるので動作遅延時間が短縮されるＭＯＳ型
半導体装置が提供できる。
第１図はこの発明の一実施例による構成の断面図、第２
図はこの発明を実施したＣＭＯＳロジックゲートの構成
を示す回路図、第３図はこの発明を実施したｌＮ−ＣＭ
ＯＳロジックゲートの構成を示す回路図、第４図はこの
発明を実施したアナログ系回路の構成を示す回路図、第
５図はこの発明の第２の実施例による構成の断面図、第
６図はこの発明の第３の実施例による構成の断面図、第
７図は従来のＭＯＳ型半導体装置の構成を示す断面図、
第８図は従来のＣＭＯＳロジックゲートの構成を示す回
路図、第９図は従来のＢｊ−Ｃ）４０８０シツクゲート
の構成を示す回路図、第１０図は従来のアナログ系回路
の構成を示す回路図である。 ■・・・シリコン基板、２−１ 、２−２・・・Ｎ＋埋
込み拡散層、３・・・エピタキシャル層、４・・・ウェ
ル領域、５．１１・・・ソース領域、６．１２・・・ド
レイン領域、１ ７．１３・・・ゲート酸化膜、８，１４・・・ゲート電
極、９・・・Ｎ＋領領域１０・・・ＰチャネルＭＯＳＦ
ＥＴ 、 １５・・・Ｐ＋領域、１６・・・Ｎチャネル
ＭＯ３ＰＥＴ 。
図はこの発明を実施したＣＭＯＳロジックゲートの構成
を示す回路図、第３図はこの発明を実施したｌＮ−ＣＭ
ＯＳロジックゲートの構成を示す回路図、第４図はこの
発明を実施したアナログ系回路の構成を示す回路図、第
５図はこの発明の第２の実施例による構成の断面図、第
６図はこの発明の第３の実施例による構成の断面図、第
７図は従来のＭＯＳ型半導体装置の構成を示す断面図、
第８図は従来のＣＭＯＳロジックゲートの構成を示す回
路図、第９図は従来のＢｊ−Ｃ）４０８０シツクゲート
の構成を示す回路図、第１０図は従来のアナログ系回路
の構成を示す回路図である。 ■・・・シリコン基板、２−１ 、２−２・・・Ｎ＋埋
込み拡散層、３・・・エピタキシャル層、４・・・ウェ
ル領域、５．１１・・・ソース領域、６．１２・・・ド
レイン領域、１ ７．１３・・・ゲート酸化膜、８，１４・・・ゲート電
極、９・・・Ｎ＋領領域１０・・・ＰチャネルＭＯＳＦ
ＥＴ 、 １５・・・Ｐ＋領域、１６・・・Ｎチャネル
ＭＯ３ＰＥＴ 。
Claims (5)
- （１）第１導電型の半導体基板と、 前記基板上に形成された第１導電型のエピタキシャル層
と、 前記基板とエピタキシャル層との間に選択的に設けられ
た第２導電型の埋込み拡散層と、 前記埋込み拡散層に接触するように前記エピタキシャル
層内に設けられた第２導電型のウェル領域と、 前記ウェル領域に囲まれた前記埋込み拡散層上のエピタ
キシャル層内に形成された第２導電型のＭＯＳトランジ
スタと を具備したことを特徴とするＭＯＳ型半導体装置。 - （２）第１導電型の半導体基板と、 前記基板上に形成された第２導電型のエピタキシャル層
と、 前記基板とエピタキシャル層との間に選択的に設けられ
た第１導電型及び第２導電型の埋込み拡散層と、 前記第１導電型の埋込み拡散層に接触するように前記エ
ピタキシャル層内に設けられた第１導電型の第１のウェ
ル領域と、 前記第１のウェル領域に囲まれたエピタキシャル層内に
形成された第１導電型のＭＯＳトランジスタと を具備したことを特徴とするＭＯＳ型半導体装置。 - （３）第１導電型の半導体基板と、 前記基板上に形成された第１導電型のエピタキシャル層
と、 前記基板とエピタキシャル層との間に選択的に設けられ
た第２導電型の埋込み拡散層と、 前記埋込み拡散層に接触するように前記エピタキシャル
層内に設けられた第２導電型のウェル領域と、 前記ウェル領域内に形成された第１導電型のＭＯＳトラ
ンジスタと 前記埋込み拡散層上のエピタキシャル層内に形成された
第２導電型のＭＯＳトランジスタとを具備したことを特
徴とするＭＯＳ型半導体装置。 - （４）前記第１導電型のＭＯＳトランジスタと第２導電
型のＭＯＳトランジスタとが交互に形成されていること
を特徴とする請求項３記載のＭＯＳ型半導体装置。 - （５）前記埋込み拡散層及びウェル領域により前記基板
及びＭＯＳトランジスタ相互の分離がなされ、ＭＯＳト
ランジスタそれぞれのバックゲートの電圧を可変とする
ことを特徴とする請求項１または２または３記載のＭＯ
Ｓ型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099632A JPH03296260A (ja) | 1990-04-16 | 1990-04-16 | Ｍｏｓ型半導体装置 |
| KR1019910005978A KR910019247A (ko) | 1990-04-16 | 1991-04-15 | Mos형 반도체장치 |
| EP19910106041 EP0452874A3 (en) | 1990-04-16 | 1991-04-16 | Mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099632A JPH03296260A (ja) | 1990-04-16 | 1990-04-16 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03296260A true JPH03296260A (ja) | 1991-12-26 |
Family
ID=14252455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099632A Pending JPH03296260A (ja) | 1990-04-16 | 1990-04-16 | Ｍｏｓ型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0452874A3 (ja) |
| JP (1) | JPH03296260A (ja) |
| KR (1) | KR910019247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002116829A (ja) * | 2000-02-29 | 2002-04-19 | Seiko Instruments Inc | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3068513B2 (ja) * | 1997-07-04 | 2000-07-24 | 日本電気株式会社 | 半導体装置、その製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0671067B2 (ja) * | 1985-11-20 | 1994-09-07 | 株式会社日立製作所 | 半導体装置 |
| IT1201856B (it) * | 1986-11-10 | 1989-02-02 | Microelettronica Spa | Integrazione monolitica di transistori vdmos di poternza isolati ad alta prestazione e di transistori mos a canale p per alta tensione assieme a transistori csmo, npn, pnp e diodi a bassa perdita |
| US5093707A (en) * | 1988-04-27 | 1992-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device with bipolar and cmos transistors |
-
1990
- 1990-04-16 JP JP2099632A patent/JPH03296260A/ja active Pending
-
1991
- 1991-04-15 KR KR1019910005978A patent/KR910019247A/ko not_active IP Right Cessation
- 1991-04-16 EP EP19910106041 patent/EP0452874A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002116829A (ja) * | 2000-02-29 | 2002-04-19 | Seiko Instruments Inc | 半導体集積回路 |
| JP4559643B2 (ja) * | 2000-02-29 | 2010-10-13 | セイコーインスツル株式会社 | ボルテージ・レギュレータ、スイッチング・レギュレータ、及びチャージ・ポンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0452874A2 (en) | 1991-10-23 |
| KR910019247A (ko) | 1991-11-30 |
| EP0452874A3 (en) | 1992-03-04 |
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