JPH03153070A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03153070A JPH03153070A JP29265589A JP29265589A JPH03153070A JP H03153070 A JPH03153070 A JP H03153070A JP 29265589 A JP29265589 A JP 29265589A JP 29265589 A JP29265589 A JP 29265589A JP H03153070 A JPH03153070 A JP H03153070A
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- JP
- Japan
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- diffusion layer
- element separation
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- transistor
- bipolar transistor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 54
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 10
- 238000000926 separation method Methods 0.000 abstract 5
- 238000010276 construction Methods 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、とくに詳しくは集積回路を構成
するＢＩＣＭＯＳ半導体装置の構造に関するものである
。
するＢＩＣＭＯＳ半導体装置の構造に関するものである
。
［従来の技術１
第３図はＢ Ｉ ＣＭＯＳ半導体集積回路の一例として
、ＮＰＮバイポーラトランジスタとＣＭＯＳトランジス
タの従来の素子分離の構成を示す模式説明図である０図
において１はＰ型Ｓｉ基板（以下基板という）、２は基
板１の上に形成された埋め込み拡散層をなすＮ型拡散層
であり、３は前記埋め込み拡散層を分離するために用い
られるＰ型の埋め込み拡散層である。
、ＮＰＮバイポーラトランジスタとＣＭＯＳトランジス
タの従来の素子分離の構成を示す模式説明図である０図
において１はＰ型Ｓｉ基板（以下基板という）、２は基
板１の上に形成された埋め込み拡散層をなすＮ型拡散層
であり、３は前記埋め込み拡散層を分離するために用い
られるＰ型の埋め込み拡散層である。
これら埋め込み拡散層の形成された基板上にＮ−エピタ
キシャル層４を堆積し、その中にＮ−ウェル拡散層５及
びＰウェル拡散層６が形成されている。
キシャル層４を堆積し、その中にＮ−ウェル拡散層５及
びＰウェル拡散層６が形成されている。
そしてさらにその上にはＰＭＯＳのソース拡散層７．Ｐ
ＭＯＳのドレイン拡散層８、ＬＯＣＯ５絶縁膜９、ゲー
ト絶縁膜１０．ベース拡散層１１、エミッタ拡散層１２
、コレクタ拡散層１３、ＰＭＯＳのゲート電極１４が形
成されている。
ＭＯＳのドレイン拡散層８、ＬＯＣＯ５絶縁膜９、ゲー
ト絶縁膜１０．ベース拡散層１１、エミッタ拡散層１２
、コレクタ拡散層１３、ＰＭＯＳのゲート電極１４が形
成されている。
すなわち、この構造におけるＣＭＯＳｌ−ランジスフ（
本従来例ではＰＭＯＳＩ−ランジスタ）とバイポーラト
ランジスタの素子分離は基板１．Ｐ型埋め込み拡散層３
、Ｐウェル拡散層６及びＬＯＧＯ３絶縁膜９により素子
分離を形成している。
本従来例ではＰＭＯＳＩ−ランジスタ）とバイポーラト
ランジスタの素子分離は基板１．Ｐ型埋め込み拡散層３
、Ｐウェル拡散層６及びＬＯＧＯ３絶縁膜９により素子
分離を形成している。
［発明が解決しようとする課題］
上記第３図の従来例の構造における問題点としては下記
の様な事項が指摘される。
の様な事項が指摘される。
（１）素子分離領域は基板と同電型の拡散層により形成
されており、電位としては基板と同電位となっている。
されており、電位としては基板と同電位となっている。
しかしながら、半導体表面はＬＯＧＯ８絶縁膜でおおわ
れているため、直接金属配線から電位を供給されること
はない、従って基板に電位が金属配線から構成される装
置が該当する素子分離領域から離れている場合、その距
離に対応する電気抵抗により、該当する素子分離の電位
は変動することになる。このときＮ型埋め込み拡散層２
をエミッタ、及びコレクタとし、素子分離領域をベース
とする寄生ＮＰＮバイポーラトランジスタがＯＮＬ易く
なり、ＣＭＯＳトランジスタ領域でのラッチアップ、ウ
ェル電位の不安定性によるｖｔｈの変動等の問題を引き
起こすことになる。
れているため、直接金属配線から電位を供給されること
はない、従って基板に電位が金属配線から構成される装
置が該当する素子分離領域から離れている場合、その距
離に対応する電気抵抗により、該当する素子分離の電位
は変動することになる。このときＮ型埋め込み拡散層２
をエミッタ、及びコレクタとし、素子分離領域をベース
とする寄生ＮＰＮバイポーラトランジスタがＯＮＬ易く
なり、ＣＭＯＳトランジスタ領域でのラッチアップ、ウ
ェル電位の不安定性によるｖｔｈの変動等の問題を引き
起こすことになる。
この様な間圧は大電流を流す様なバイポーラ回路を含む
Ｂ Ｉ ＣＭＯＳ回路、及びＣＭＯＳトランジスタ、バ
イポーラトランジスタの電気特性が高精度に必要とされ
るアナログ回路を含むＢＩＣＭＯ８回路にとっては特に
重要な問題である。
Ｂ Ｉ ＣＭＯＳ回路、及びＣＭＯＳトランジスタ、バ
イポーラトランジスタの電気特性が高精度に必要とされ
るアナログ回路を含むＢＩＣＭＯ８回路にとっては特に
重要な問題である。
この発明は上記の様な問題点を解決するためになされた
もので、上記の様な素子分離領域の電位の変動を抑え、
ＢＩＣＭＯＳ回路の安定性を高くし、高品質を達成する
ための、ＣＭＯＳトランジスタ、バイポーラトランジス
タ間の素子分離の構造を提供するものである。
もので、上記の様な素子分離領域の電位の変動を抑え、
ＢＩＣＭＯＳ回路の安定性を高くし、高品質を達成する
ための、ＣＭＯＳトランジスタ、バイポーラトランジス
タ間の素子分離の構造を提供するものである。
［課題を解決するための手段１
この発明に係る半導体装置は、ＣＭＯ３Ｉ−ランジスタ
とバイポーラトランジスタの素子分離領域に、埋め込み
拡散層、ウェル拡散層、半導体表面からの高濃度拡散層
からなる不純物拡散層と、前記不純物拡散層に接続孔を
介して接続される金属配線層からなるガードリングを設
けたものである。
とバイポーラトランジスタの素子分離領域に、埋め込み
拡散層、ウェル拡散層、半導体表面からの高濃度拡散層
からなる不純物拡散層と、前記不純物拡散層に接続孔を
介して接続される金属配線層からなるガードリングを設
けたものである。
〔実 施 例１
第１図はこの発明の一実施例を示すＣＭＯＳトランジス
タ（本実施例においてはＰＭＯＳトランジスタ）とバイ
ポーラトランジスタの素子分離の断面構造図である０図
において１〜１４は第３図の従来例の説明において用い
たものと同一符号であり、その構成もほぼ同様であるの
で説明は省略する。ここに１５は素子分離領域内に形成
されるＰ３拡散層、１６は眉間絶縁膜、１７はＡＩ２配
線である。
タ（本実施例においてはＰＭＯＳトランジスタ）とバイ
ポーラトランジスタの素子分離の断面構造図である０図
において１〜１４は第３図の従来例の説明において用い
たものと同一符号であり、その構成もほぼ同様であるの
で説明は省略する。ここに１５は素子分離領域内に形成
されるＰ３拡散層、１６は眉間絶縁膜、１７はＡＩ２配
線である。
また第２図は、この発明の一実施例を示すＣＭＯＳトラ
ンジスタ（本実施例においてはＰＭＯＳトランジスタ）
とバイポーラトランジスタの素子分離の平面図である０
図において１８を除く符号は第１図、第３図において用
いたものと同一である。１８は、ＡＩ２配線１６と各拡
散層とを接続するための接続孔である。
ンジスタ（本実施例においてはＰＭＯＳトランジスタ）
とバイポーラトランジスタの素子分離の平面図である０
図において１８を除く符号は第１図、第３図において用
いたものと同一である。１８は、ＡＩ２配線１６と各拡
散層とを接続するための接続孔である。
上記の様な構成においては、ＣＭＯ５Ｉ−ランジスタ領
域とバイポーラトランジスタ領域間の素子分離領域は、
埋め込み拡散層３．ウェル拡散層５、Ｐ゛拡敢層１４に
よる不純物拡散層で形成され、さらに接続孔を介してＡ
Ｉ２配線１６に接続される。又それらのバクーンが平面
上、ガードリング状に配置され、へρ配線はそのまま基
板ｌに電位を与える電源に接続される。これにより、電
源から素子分離領域に至る電気抵抗としては非常に低抵
抗となり、素子分離部の電位は安定に保たれる。
域とバイポーラトランジスタ領域間の素子分離領域は、
埋め込み拡散層３．ウェル拡散層５、Ｐ゛拡敢層１４に
よる不純物拡散層で形成され、さらに接続孔を介してＡ
Ｉ２配線１６に接続される。又それらのバクーンが平面
上、ガードリング状に配置され、へρ配線はそのまま基
板ｌに電位を与える電源に接続される。これにより、電
源から素子分離領域に至る電気抵抗としては非常に低抵
抗となり、素子分離部の電位は安定に保たれる。
また、上記実施例においては、ＮＰＮバイポーラトラン
ジスタとＰＭＯＳＩ−ランジスタの素子分離の場合につ
いて説明したが、この発明はＰＮＰバイポーラトランジ
スタとＮＭＯＳトランジスタの素子分離に対しても適用
できることはいうまでもない。
ジスタとＰＭＯＳＩ−ランジスタの素子分離の場合につ
いて説明したが、この発明はＰＮＰバイポーラトランジ
スタとＮＭＯＳトランジスタの素子分離に対しても適用
できることはいうまでもない。
［発明の効果］
この発明は以上説明したとおり、Ｂ Ｉ ＣＭＯＳ回路
において、ＣＭＯＳトランジスタ、バイポーラトランジ
スタ間の素子分離領域に、埋め込み拡散層、ウェル拡散
層、半導体表面からの高濃度拡散層から成る不純物拡散
層と、その不純物拡散層に接続孔を介して接続される金
属配線層から成るガードリングが設けられている。この
構造により、前記金属配線層を基板に電位を与える電源
に接続すれば、電源から素子分離領域に至る電気抵抗を
低抵抗化することができ、素子分離領域の電位を安定に
することが可能となる。これにより、従来問題のあった
大電流を必要とするバイポーラトランジスタのすぐ隣り
にあるＣＭＯ５Ｉ−ランジスタ動作の不安定性、及びＣ
ＭＯＳトランジスタ部でのラッチアップを防止すること
が可能となった。
において、ＣＭＯＳトランジスタ、バイポーラトランジ
スタ間の素子分離領域に、埋め込み拡散層、ウェル拡散
層、半導体表面からの高濃度拡散層から成る不純物拡散
層と、その不純物拡散層に接続孔を介して接続される金
属配線層から成るガードリングが設けられている。この
構造により、前記金属配線層を基板に電位を与える電源
に接続すれば、電源から素子分離領域に至る電気抵抗を
低抵抗化することができ、素子分離領域の電位を安定に
することが可能となる。これにより、従来問題のあった
大電流を必要とするバイポーラトランジスタのすぐ隣り
にあるＣＭＯ５Ｉ−ランジスタ動作の不安定性、及びＣ
ＭＯＳトランジスタ部でのラッチアップを防止すること
が可能となった。
第１図はこの発明の一実施例を示すＣＭＯＳトランジス
タ領域とＮＰＮバイポーラトランジスタ領域間の素子分
離の模式構造説明図、第２図は、第１図の平面図、第３
図は従来の素子分離の模式構造断面図である。 図において。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ ・ ・ ８ ・ ・ ９ ・ ・ ・ ｌ Ｏ・ ・ ・ １ ｌ ・ ・ ｌ ２ ・ ・ ・ １３ ・ ・ ・ ｌ ４ ・ ・ ・ ｌ ５ ・ ・ ・ ｌ ６ ・ ・ ・ １７ ・ ・ ・ １８ ・ ・ ・ Ｐ型Ｓ１基板 Ｎ型埋め込み拡散層 Ｐ型埋め込み拡散層 Ｎ−エピタキシャル層 Ｎウェル拡散層 Ｐウェル拡散層 ＰＭＯ５のソース拡散層 ＰＭＯ５のドレイン拡散層 ＬＯＧＯ５絶縁膜 ゲート絶縁膜 ベース拡散層 エミッタ拡散層 コレクタ拡散層 ゲート電極 Ｐ゛拡敢層 眉間絶縁膜 Ａ２配線 接続孔 以 輩 １ 図 ■ ノ 誠 ３ 口 誠２ 図
タ領域とＮＰＮバイポーラトランジスタ領域間の素子分
離の模式構造説明図、第２図は、第１図の平面図、第３
図は従来の素子分離の模式構造断面図である。 図において。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ ・ ・ ８ ・ ・ ９ ・ ・ ・ ｌ Ｏ・ ・ ・ １ ｌ ・ ・ ｌ ２ ・ ・ ・ １３ ・ ・ ・ ｌ ４ ・ ・ ・ ｌ ５ ・ ・ ・ ｌ ６ ・ ・ ・ １７ ・ ・ ・ １８ ・ ・ ・ Ｐ型Ｓ１基板 Ｎ型埋め込み拡散層 Ｐ型埋め込み拡散層 Ｎ−エピタキシャル層 Ｎウェル拡散層 Ｐウェル拡散層 ＰＭＯ５のソース拡散層 ＰＭＯ５のドレイン拡散層 ＬＯＧＯ５絶縁膜 ゲート絶縁膜 ベース拡散層 エミッタ拡散層 コレクタ拡散層 ゲート電極 Ｐ゛拡敢層 眉間絶縁膜 Ａ２配線 接続孔 以 輩 １ 図 ■ ノ 誠 ３ 口 誠２ 図
Claims (1)
- バイポーラトランジスタとＣＭＯＳトランジスタから成
るＢＩＣＭＯＳ半導体装置において、上記ＣＭＯＳトラ
ンジスタ形成領域と上記バイポーラトランジスタ形成領
域の境界に、埋込み拡散層、ウェル拡散層及び半導体表
面からの高濃度拡散層から成る不純物拡散層と、上記不
純物拡散層に接続孔を介して接続される金属配線層から
なるガードリングが設けられて成ることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29265589A JPH03153070A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29265589A JPH03153070A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03153070A true JPH03153070A (ja) | 1991-07-01 |
Family
ID=17784593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29265589A Pending JPH03153070A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03153070A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119958A (ja) * | 1985-11-20 | 1987-06-01 | Hitachi Ltd | 半導体装置 |
| JPS63161658A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体集積回路装置 |
-
1989
- 1989-11-10 JP JP29265589A patent/JPH03153070A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119958A (ja) * | 1985-11-20 | 1987-06-01 | Hitachi Ltd | 半導体装置 |
| JPS63161658A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体集積回路装置 |
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