DE10338986B4 - SRAM-Bauelement - Google Patents

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Abstract

SRAM-Bauelement mit:
– einem Halbleitersubstrat (100),
– einem ersten aktiven Gebiet (120), das auf dem Halbleitersubstrat ausgebildet ist und einen ersten NMOS-Zugriffstransistor (TA1) und einen ersten Inverter aufweist, der aus einem ersten NMOS-Treibertransistor (TN1) und einem ersten PMOS-Lasttransistor (TP1) besteht, wobei der erste NMOS-Zugriffstransistor, der erste NMOS-Treibertransistor und der erste PMOS-Lasttransistor in je einem streifenförmigen Bereich des ersten aktiven Gebiets gebildet sind und eine Kanalrichtung des ersten NMOS-Zugriffstransistors (TA1) senkrecht zu einer Kanalrichtung des ersten NMOS-Treibertransistors (TN1) ist und eine Kanalrichtung des ersten PMOS-Lasttransistors (TP1) einen Winkel zwischen 30° und 60° mit der Kanalrichtung des ersten NMOS-Treibertransistors (TN1) einschließt, und
– einem zweiten aktiven Gebiet (130), das auf dem Halbleitersubstrat ausgebildet ist und einen zweiten NMOS-Zugriffstransistor (TA2) und einen zweiten Inverter aufweist, der aus einem zweiten NMOS-Treibertransistor (TN2) und einem zweiten PMOS-Lasttransistor (TP2) besteht, wobei der zweite NMOS-Zugriffstransistor, der zweite NMOS-Treibertransistor und der zweite PMOS-Lasttransistor in je...

Description

  • Die Erfindung bezieht sich auf ein SRAM-Bauelement, d. h. auf einen statischen Speicher mit wahlfreiem Zugriff (SRAM), insbesondere auf ein vollständiges CMOS-SRAM-Bauelement mit sechs Transistoren, die auf einem Silicium-auf-Isolator(SOI)-Substrat ausgebildet sind.
  • Halbleiterspeicherbauelemente werden in dynamische Speicher mit wahlfreiem Zugriff (DRAMs), nichtflüchtige Speicher und SRAMs entsprechend der Weise klassifiziert, in der Daten gespeichert werden. SRAMs bieten den Vorteil hoher Betriebsgeschwindigkeiten in einer einfachen Weise bei geringem Stromverbrauch. Außerdem sind Auslegung und Herstellung im Gegensatz zu DRAMs vergleichsweise einfach, da SRAMs keine periodische Auffrischung gespeicherter Informationen benötigen.
  • Im Allgemeinen bestehen SRAM-Zellen aus zwei Treibertransistoren, zwei Lastelementen und zwei Zugriffstransistoren. SRAMs können ihrerseits in vollständige CMOS-SRAMs, SRAMs mit hohem Lastwiderstand (HLR) und Dünnfilmtransistor(TFT)-SRAMs entsprechend dem Typ von Lastelementen klassifiziert werden, die enthalten sind. Vollständige CMOS-SRAMs verwenden PMOS-Transistoren als Lastelemente, HLR-SRAMs verwenden HLRs als Lastelemente und TFT-SRAMs verwenden Polysilicium-TFTs als Lastelemente.
  • Ein herkömmlicher vollständiger CMOS-SRAM-Schaltkreis ist in 1 gezeigt. Wie daraus ersichtlich, beinhaltet ein vollständiger CMOS-SRAM einen ersten und einen zweiten Inverter INV1 und INV2, die einen Zwischenspeicher bilden, sowie Zugriffstransistoren TA1 und TA2, um den ersten und den zweiten Inverter INV1 und INV2 selektiv zu treiben.
  • Der erste Inverter INV1 beinhaltet einen ersten PMOS-Transistor TP1 und einen ersten NMOS-Transistor TN1, und der zweite Inverter INV2 beinhaltet einen zweiten PMOS-Transistor TP2 und einen zweiten NMOS-Transistor TN2. Die Source-Elektroden des ersten und des zweiten PMOS-Transistors TP1 und TP2 sind jeweils mit einem Spannungsanschluss Vdd gekoppelt. Die Drain-Elektrode des ersten PMOS-Transistors TP1 ist mit jener des ersten NMOS-Transistors TN1 gekoppelt, während die Drain-Elektrode des zweiten PMOS-Transistors TP2 mit jener des zweiten NMOS-Transistors TN2 gekoppelt ist. Die Source-Elektroden des ersten und des zweiten NMOS-Transistors TN1 und TN2 sind jeweils mit einem Massespannungsanschluss Vss gekoppelt. Die Gate-Elektrode des ersten PMOS-Transistors TP1 ist mit jener des ersten NMOS-Transistors TN1 gekoppelt, und die zwei Gate-Elektroden sind mit dem Ausgangsanschluss S2 des zweiten Inverters INV2 gekoppelt, das heißt mit einer gemeinsamen Drain-Elektrode zwischen dem zweiten PMOS-Transistor TP2 und dem zweiten NMOS-Transistor TN2. Die Gate-Elektrode des zweiten PMOS-Transistors TP2 ist mit jener des zweiten NMOS-Transistors TN2 gekoppelt, und die zwei Gate-Elektroden sind mit dem Ausgangsanschluss S1 des ersten Inverters INV1 gekoppelt, das heißt mit einer gemeinsamen Drain-Elektrode zwi schen dem ersten PMOS-Transistor TP1 und dem ersten NMOS-Transistor TN1.
  • Die Gate-Elektrode des ersten Zugriffstransistors TA1 ist mit einer Wortleitung WL gekoppelt, seine Source-Elektrode ist mit einer Bitleitung BL gekoppelt, und seine Drain-Elektrode ist mit dem Ausgangsanschluss S1 des ersten Inverters INV1 gekoppelt. In ähnlicher Weise ist die Gate-Elektrode des zweiten Zugriffstransistors TA2 mit der Wortleitung WL gekoppelt, seine Source-Elektrode ist mit einer Bitleitungsleiste DBL gekoppelt, und seine Drain-Elektrode ist mit dem Ausgangsanschluss S2 des zweiten Inverters INV2 gekoppelt. Hierbei führt die Bitleitungsleiste DBL das invertierte BL-Signal.
  • Während des Betriebs des vorstehend beschriebenen vollständigen CMOS-SRAM-Bauelements werden der erste und der zweite Zugriffstransistor TA1 und TA2 eingeschaltet, wenn das Potential der Wortleitung WL auf hohem Pegel liegt, und demgemäß werden die Signale der Bitleitung BL und der Bitleitungsleiste DBL zu dem ersten beziehungsweise zweiten Inverter INV1 bzw. INV2 übertragen. Demgemäß wird ein Datenlese- oder Datenschreibvorgang durchgeführt.
  • Ein herkömmlicher CMOS-SRAM mit einer derartigen Struktur ist in einem Volumensiliciumsubstrat mit dem in 2 gezeigten Layout integriert. 2 zeigt lediglich ein aktives Gebiet eines SRAM, eine Gate-Elektrode (Wortleitung) und einen Kontaktbereich.
  • Wie in 2 gezeigt, ist ein Isolationsfilm 15 auf einem Siliciumhalbleitersubstrat 10 ausgebildet, um so ein aktives NMOS-Transistorgebiet 30 und ein aktives PMOS-Transistorgebiet 50 zu definieren. Das aktive NMOS-Transistorgebiet 30 kann eine p-Mulde aufweisen und ist zum Beispiel in einer ”U”-Form ausgebildet. Im Folgenden werden beide Flanken der ”U”-Form als vertikale Bereiche bezeichnet, und ein Be reich, der mit den vertikalen Bereichen verbunden ist, wird als ein horizontaler Bereich bezeichnet. Das aktive PMOS-Transistorgebiet 50 kann eine n-Mulde aufweisen und ist zum Beispiel in einer Balkenform ausgebildet.
  • Die Wortleitung WL erstreckt sich derart, dass sie einen vorgegebenen Bereich des aktiven NMOS-Transistorgebiets 30, zum Beispiel beide vertikale Bereiche des aktiven NMOS-Transistorgebiets 30, unter einem rechten Winkel kreuzt. Die erste und die zweite Gate-Elektrode 60 und 65 sind so angeordnet, dass sie zwischen dem horizontalen Bereich des aktiven NMOS-Transistorgebiets 30 und einem vorgegebenen Bereich des aktiven PMOS-Transistorgebiets 50 verlaufen. Hierbei können die erste und die zweite Gate-Elektrode 60 und 65 senkrecht zu der Wortleitung WL verlaufen. Die erste Gate-Elektrode 60 dient als Gate-Elektrode des ersten NMOS-Transistors TN1 und des ersten PMOS-Transistors TP1, und die zweite Gate-Elektrode 65 dient als Gate-Elektrode des zweiten NMOS-Transistors TN2 und des zweiten PMOS-Transistors TP2.
  • In die Wortleitung WL und einen Teil des aktiven NMOS-Transistorgebiets 30 seitlich außerhalb der Gate-Elektroden 60 und 65 sind n-leitende Störstellen implantiert, so dass der erste und der zweite Zugriffstransistor TA1 und TA2 sowie der erste und der zweite NMOS-Transistor TN1 und TN2 gebildet werden. In einen Teil des aktiven PMOS-Transistorgebiets 50 seitlich außerhalb der Gate-Elektroden 60 und 65 sind p-leitende Störstellen implantiert, so dass der erste und der zweite PMOS-Transistor TP1 und TP2 gebildet werden.
  • In 2 bezeichnet das Bezugszeichen BLC eine Kontaktfläche, in der die Source-Elektrode des ersten Zugriffstransistors TA1 eine Bitleitung BL kontaktiert, und ein Bezugszeichen DBLC bezeichnet eine Kontaktfläche, in der die Source-Elektrode des zweiten Zugriffstransistors TA2 eine Bitleitungsleiste DBL kontaktiert. Bezugszeichen S1, S1', S2 und S2' bezeichnen die Ausgangsbereiche der Inverter INV1 und INV2. Wenngleich S1 und S1, voneinander isoliert sind sowie S2 und S2' voneinander isoliert sind, werden S1 und S2 mit S1' beziehungsweise S2' während der Verdrahtung miteinander gekoppelt. Ein Bezugszeichen Vdd bezeichnet eine Fläche zur Kontaktierung mit einer nicht gezeigten Vdd-Leitung, ein Bezugszeichen Vss bezeichnet eine Fläche zur Kontaktierung mit einer nicht gezeigten Vss-Leitung, und ein Bezugszeichen GC bezeichnet eine Fläche, in der eine Gate-Elektrode später mit einer nicht gezeigten Gate-Versorgungsleitung zu kontaktieren ist.
  • Wenn der herkömmliche vollständige CMOS-SRAM jedoch auf einem Volumensiliciumsubstrat gebildet wird, ergeben sich die folgenden Probleme. Wie in 2 gezeigt, sind ein aktives p-Muldengebiet für den NMOS-Transistor und ein aktives n-Muldengebiet für den PMOS-Transistor notwendig, da der herkömmliche vollständige CMOS-SRAM gleichzeitig einen PMOS-Transistor und einen NMOS-Transistor beinhaltet. Wenn jedoch, wie allgemein bekannt, eine n-Mulde und eine p-Mulde benachbart zueinander angeordnet sind, kann ein parasitärer Bipolartransistor gebildet werden, der ein als ”Latch-up” bezeichnetes Phänomen erzeugt. Folglich muss die p-Mulde durch einen vorgegebenen Abstand A von der n-Mulde isoliert werden, das heißt einen Abstand, der groß genug ist, um die Bildung eines Latch-up zu verhindern. Dieser Abstand A zwischen der p-Mulde und der n-Mulde trägt zu einer Vergrößerung der Chipabmessung eines SRAM bei.
  • Da ein PMOS-Transistor eine viel geringere Beweglichkeit im Vergleich zu der Beweglichkeit eines NMOS-Transistors aufweist, muss der PMOS-Transistor außerdem größer als der NMOS-Transistor sein, um einen stabilen Betrieb bereitzustellen. Daher sind herkömmliche vollständige CMOS-SRAMs mit PMOS-Transistoren größer als SRAMs ohne PMOS-Transistoren.
  • In der Patentschrift US 6.359.804 B2 ist ein SRAM-Bauelement mit vollständiger 6-Transistor-Struktur offenbart, bei der alle sechs Transistoren in einem gemeinsamen aktiven Gebiet eines SOI-Substrats derart gebildet sind, dass Kanalrichtungen der beiden n-leitenden Zugriffstransistoren und der beiden n-leitenden Treibertransistoren sämtlich parallel zueinander sind und Kanalrichtungen der beiden p-leitenden Lasttransistoren dazu senkrecht sind, indem die vier n-leitenden Transistoren entlang eines gemeinsamen Hauptstreifens des aktiven Gebiets und die beiden p-leitenden Lasttransistoren in seitlichen Fortsätzen des Hauptstreifens ausgebildet sind. Diese Struktur soll insbesondere die Speicherzellenausdehnung in Wortleitungsrichtung minimieren.
  • In der Patentschrift US 5.844.837 A ist ein SRAM-Bauelement mit vollständiger 6-Transistor-Struktur offenbart, bei der alle sechs Transistoren in einem gemeinsamen aktiven Gebiet angeordnet sind, wobei die beiden p-leitenden Lasttransistoren nebeneinander mit in einer Linie liegenden Kanalrichtungen in einem n-leitenden Halbleitersubstrat und die vier n-leitenden Zugriffs- und Treibertransistoren in einer p-leitenden Mulde des Halbleitersubstrats angeordnet sind, wobei Kanalrichtungen der beiden Zugriffstransistoren parallel zu den Kanalrichtungen der beiden Lasttransistoren sind und Kanalrichtungen der beiden Treibertransistoren einen Winkel von jeweils 45° mit den Kanalrichtungen der vier anderen Transistoren einschließen.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines insb. auf einem SOI-Substrat ausgebildeten SRAM-Bauelements der eingangs genannten Art zugrunde, mit dem sich die oben erwähnten Schwierigkeiten herkömmlicher SRAMs ganz oder teilweise beheben lassen und das sich mit relativ geringem Flächenbedarf seiner Einheitszelle und mit hoher Beweglichkeit seiner PMOS-Transistoren realisieren lässt.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines SRAM-Bauelements mit den Merkmalen des Anspruchs 1. Dieses SRAM-Bauelement ist u. a. durch eine speziell vorteilhafte Platzierung der sechs Transistoren in zwei Gruppen mit je einem Zugriffs-, Treiber und Lasttransistor in zwei aktiven Gebieten mit spezifisch orientierten Kanalrichtungen, d. h. Source-Drain-Verbindungsrichtungen, charakterisiert.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 ein Schaltbild eines herkömmlichen vollständigen CMOS-SRAM,
  • 2 eine Draufsicht auf einen in einem Volumensiliciumsubstrat integrierten, herkömmlichen vollständigen CMOS-SRAM,
  • 3 eine Draufsicht auf einen vollständigen CMOS-SRAM gemäß einer Ausführungsform der Erfindung, der in ein SOI-Substrat integriert ist,
  • 4 eine Draufsicht auf das aktive Gebiet des vollständigen CMOS-SRAM von 3,
  • 5 eine Draufsicht, die eine Gate-Elektrode, eine Wortleitung und ein aktives Gebiet des vollständigen CMOS-SRAM von 3 darstellt, und
  • 6 einen Querschnitt des vollständigen CMOS-SRAM entlang einer Linie VI-VI' von 3.
  • Im Folgenden sind Ausführungsformen der Erfindung detailliert unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen sind die Formen von Elementen zwecks Deutlichkeit übertrieben dargestellt, und gleiche Bezugszeichen bezeichnen jeweils funktionell äquivalente Elemente. Es versteht sich außerdem, dass wenn eine Schicht als ”auf” einer anderen Schicht oder einem Substrat liegend bezeichnet wird, diese direkt auf der anderen Schicht oder dem Substrat liegen kann oder auch zwischenliegende Schichten vorhanden sein können.
  • Nunmehr wird ein vollständiger CMOS-SRAM gemäß einer Ausführungsform der Erfindung unter Bezugnahme auf die 3, 4, 5 und 6 beschrieben. Als erstes wird ein SOI-Substrat 100 hergestellt. Wie allgemein bekannt, beinhaltet das SOI-Substrat 100 einen Handhabungswafer 103, einen vergrabenen Isolationsfilm 105 und eine Siliciumschicht 107. Das SOI-Substrat 100 kann erzeugt werden, indem zwei Wafer aneinander angebracht werden oder indem ein vergrabener Isolationsfilm innerhalb eines Siliciumsubstrats durch Implantieren von Sauerstoffionen gebildet wird. Durch die Verwendung des SOI-Substrats 100 kann eine vollständige Isolation zwischen Bauelementen erreicht werden, und die Beständigkeit gegenüber mechanischer Beanspruchung aufgrund eines später gebildeten Isolationsfilms wird verbessert.
  • Auf einem vorgegebenen Bereich der Siliciumschicht 107 des SOI-Substrats 100 wird ein Isolationsfilm 110 gebildet, so dass ein erstes und ein zweites aktives Gebiet 120 und 130 definiert werden. Das erste aktive Gebiet 120 ist ein Gebiet, in dem ein erster Zugriffstransistor TA1 sowie ein erster PMOS-Transistor TP1 und ein erster NMOS-Transistor TN1 zu bilden sind, die einen ersten Inverter INV1 bilden. Das zweite aktive Gebiet 130 ist ein Gebiet, in dem ein zweiter Zugriffstransistor TA2 sowie ein zweiter PMOS-Transistor TP2 und ein zweiter NMOS-Transistor TN2 zu bilden sind, die einen zweiten Inverter INV2 bilden. Das erste und das zweite aktive Gebiet 120 und 130 weisen die gleiche Form auf, wie in 4 gezeigt. Das zweite aktive Gebiet 130 ist jedoch bezüglich der Orientierung des ersten aktiven Gebiets 120 um 180° gedreht. Der Abstand B zwischen dem ersten und dem zweiten aktiven Gebiet 120 und 130 kann auf die kürzeste Entfernung eingestellt werden, die zur Sicherstellung der elektrischen Eigenschaften zwischen Halbleiterbauelementen gemäß einer aktiven Isolations-Designregel erforderlich ist. Der Abstand B ist ausreichend geringer als der Abstand A zwischen aktiven NMOS- und PMOS-Transistorgebieten, der gemäß einer Designregel eingestellt wird, um einen Latch-up zwischen den Transistoren zu verhindern.
  • Bezugnehmend auf 4 weisen das erste und das zweite aktive Gebiet 120 und 130 schräge Vorsprünge 125 beziehungsweise 135 auf. Die Vorsprünge 125 und 135, wo später die PMOS-Transistoren TP1 und TP2 zu bilden sind, sind zum Beispiel in einer schrägen Richtung derart angeordnet, dass sie einen Winkel von etwa 30° bis 60° zu einer später zu erzeugenden Wortleitung zu bilden. Der von den Vorsprüngen 125 und 135 und der später zu bildenden Wortleitung gebildete Winkel beträgt vorzugsweise 45°, so dass sich die Vorsprünge 125 und 135 parallel zu einer [110]-Richtung des Siliciumkristallisationswachstums erstrecken, da sich die effektive Beweglichkeit von Löchern, welche die Hauptladungsträger der PMOS-Transistoren TP1 und TP2 sind, erhöht, wenn sich die Löcher in der [110]-Richtung des Siliciumkristallisationswachstums bewegen. Im gezeigten Ausführungsbeispiel beinhalten das erste und das zweite aktive Gebiet 120 und 130 Volumenbereiche 121 beziehungsweise 131, die eine ”L”-förmige Gestalt aufweisen, genauer eine um 180° gedrehte ”L”-förmige Gestalt, sowie die Vorsprünge 125 beziehungsweise 135, die sich in einer schrägen Richtung von den Kanten der Volumenbereiche 121 und 131 aus erstrecken, das heißt in der [110]-Richtung des Siliciumkristallisationswachstums.
  • Bezugnehmend auf die 3 und 5 sind eine erste und eine zweite Gate-Elektrode 140 und 150 auf dem ersten beziehungsweise dem zweiten aktiven Gebiet 120, 130 und auf einem vorgegebenen Gebiet des Isolationsfilms 110 angeordnet. Eine jeweilige Wortleitung WL ist außerdem auf dem ersten und dem zweiten aktiven Gebiet 120 und 130 sowie dem vorgegebenen Gebiet des Isolationsfilms 110 angeordnet. Die erste und die zweite Gate-Elektrode 140 und 150 sowie die Wortleitungen WL kreuzen vorzugsweise das erste und das zweite aktive Gebiet 120 und 130 unter rechten Winkeln. Da das erste und das zweite aktive Gebiet 120 und 130 die schrägen Vorsprünge 125 und 135 aufweisen, können hierbei die erste und die zweite Gate-Elektrode 140 und 150 schräge Teile aufweisen, um so die schrägen Vorsprünge 125 und 135 unter einem rechten Winkel zu kreuzen.
  • Hierbei wird die erste Gate-Elektrode 140 von dem ersten PMOS-Transistor TP1 und dem ersten NMOS-Transistor TN1 gemeinsam genutzt und erstreckt sich derart, dass sie einen vorgegebenen Bereich des zweiten aktiven Gebiets 130 überlappt, zum Beispiel eine Kante 137. Außerdem dient der Bereich des zweiten aktiven Gebiets 130, der von der ersten Gate-Elektrode 140 überlappt wird, als der Ausgangsbereich des zweiten Inverters INV2. Die zweite Gate-Elektrode 150 wird von dem zweiten PMOS-Transistor TP2 und dem zweiten NMOS-Transistor TN2 gemeinsam genutzt und erstreckt sich derart, dass sie einen vorgegebenen Bereich des ersten aktiven Gebiets 120 überlappt, zum Beispiel eine Kante 127. Hierbei dient der Bereich des ersten akti ven Gebiets 120, der von der zweiten Gate-Elektrode 150 überlappt wird, als der Ausgangsbereich des ersten Inverters INV1. Im gezeigten Ausführungsbeispiel kann die Wortleitung WL geradlinig und derart angeordnet sein, dass sie den vertikalen Bereich jedes L-förmigen Volumenbereichs 121 und 131 unter einem rechten Winkel kreuzt.
  • Bezugnehmend auf 5 werden Störstellen in Bereiche des ersten und des zweiten aktiven Gebiets 120 und 130 auf beiden Seiten der ersten und der zweiten Gate-Elektrode 140 und 150 sowie auf beiden Seiten der Wortleitungen WL implantiert, wodurch Übergänge 122a, 122b, 122c, 124a, 124b, 132a, 132b, 132c, 134a und 134b gebildet werden. Spezieller können n-leitende Störstellen, zum Beispiel Phosphorionen oder Arsenionen, in die Volumenbereiche 121 und 131 des ersten und des zweiten aktiven Gebiets 120 und 130 implantiert werden, während p-leitende Störstellen, zum Beispiel Bor, in die Vorsprünge 125 und 135 des ersten und des zweiten aktiven Gebiets 120 und 130 implantiert werden können. Der Übergang 122a bezeichnet einen Source-Bereich des ersten NMOS-Transistors TN1, der Übergang 122b bezeichnet einen Drain-Bereich, der von dem ersten NMOS-Transistor TN1 und dem ersten Zugriffstransistor TA1 gemeinsam genutzt wird, und der Übergang 122c bezeichnet einen Source-Bereich des ersten Zugriffstransistors TA1. Der Übergang 124a bezeichnet einen Source-Bereich des ersten PMOS-Transistors TP1, und der Übergang 124b bezeichnet einen Drain-Bereich des ersten PMOS-Transistors TP1 und grenzt an den Drain-Bereich an, der von dem ersten NMOS-Transistor TN1 und dem ersten Zugriffstransistor TA1 gemeinsam genutzt wird. Der Übergang 132a bezeichnet einen Source-Bereich des zweiten NMOS-Transistors TN2, der Übergang 132b bezeichnet einen Drain-Bereich, der von dem zweiten NMOS-Transistor TN2 und dem zweiten Zugriffstransistor TA2 gemeinsam genutzt wird, und der Übergang 132c bezeichnet einen Source-Bereich des zweiten Zugriffstransistors TA2. Der Übergang 134a bezeichnet einen Source-Bereich des zweiten PMOS-Transistors TP2, der Übergang 134b bezeichnet einen Drain-Bereich des zweiten PMOS-Transistors TP2 und grenzt an den Drain-Bereich an, der von dem zweiten NMOS-Transistor TN2 und dem zweiten Zugriffstransistor TA2 gemeinsam genutzt wird. Ein Bereich von 5, der mit ”P” markiert ist, bezeichnet einen Bereich, in den p-leitende Störstellen durch Ionenimplantation einzubringen sind.
  • Auf der Kante 127, die einen Abzweig des Vorsprungs 125 des ersten aktiven Gebiets 120 darstellt, sind die Drain-Elektrode 124b des ersten PMOS-Transistors TP1 und die Drain-Elektrode 122b ausgebildet, die von dem ersten NMOS-Transistor TN1 und dem ersten Zugriffstransistor TA1 gemeinsam genutzt wird. Die Kante 127 wird von der zweiten Gate-Elektrode 150 überlappt und stellt den Ausgangsbereich des ersten Inverters INV1 bereit. Auf der Kante 137, die einen Abzweig des Vorsprungs 135 des zweiten aktiven Gebiets 130 darstellt, sind die Drain-Elektrode 134b des zweiten PMOS-Transistors TP2 und die Drain-Elektrode 132b ausgebildet, die von dem zweiten NMOS-Transistor TN2 und dem zweiten Zugriffstransistor TA2 gemeinsam genutzt wird. Die Kante 137 wird von der ersten Gate-Elektrode 140 überlappt und stellt den Ausgangsbereich des zweiten Inverters INV2 bereit. Hierbei werden die Kanten 127 und 137 als gemeinsam genutzte Bereiche bezeichnet.
  • In der vorstehend dargestellten Ausführungsform sind ein p-leitender Störstellenbereich und ein n-leitender Störstellenbereich in Kontakt zueinander, da ein NMOS-Transistor und ein PMOS-Transistor auf jedem der aktiven Gebiete 120 und 130 ohne Diskontinuitäten ausgebildet sind. Wie in 6 gezeigt, sind der Drain-Bereich 122b des ersten NMOS-Transistors TN1 und der Drain-Bereich 124b des ersten PMOS-Transistors TP1 auf dem ersten aktiven Gebiet 120 der Siliciumschicht 107 des SOI-Substrats 100 derart ausgebildet, dass die zwei Drain-Bereiche einander ohne die Notwendigkeit, einen Isolationsfilm zu beinhalten, kontaktieren. Wenn gleiche Spannungen an die Störstellenberei che angelegt werden, treten keine elektrischen Probleme auf. Hierbei bezeichnet ein Bezugszeichen 142 einen Gate-Isolationsfilm, der zwischen die Siliciumschicht 107 und die Gate-Elektrode 140 eingefügt ist. Der Zugriffstransistor TA1, der eine Wortleitung WL als Gate-Elektrode verwendet, der erste PMOS-Transistor TP1 und der erste NMOS-Transistor TN1 werden auf dem ersten aktiven Gebiet 120 fertiggestellt, während der Zugriffstransistor TA2, der eine Wortleitung WL als Gate-Elektrode verwendet, der zweite PMOS-Transistor TP2 und der zweite NMOS-Transistor TN2 auf dem zweiten aktiven Gebiet 130 fertiggestellt werden.
  • Wieder bezugnehmend auf 3 bezeichnet ein Bezugszeichen BLC einen Kontaktbereich, in dem die Source-Elektrode des ersten Zugriffstransistors TA1 eine Bitleitung BL kontaktiert, und ein Bezugszeichen DBLC bezeichnet einen Kontaktbereich, in dem die Source-Elektrode des zweiten Zugriffstransistors TA2 eine Bitleitungsleiste DBL kontaktiert. Bezugszeichen SC1 und SC2 bezeichnen gemeinsam genutzte Kontaktbereiche, in denen eine Gate-Elektrode und die jeweiligen Drain-Elektrodenbereiche eines Zugriffstransistors, eines PMOS-Transistors und eines NMOS-Transistors sämtlich einander kontaktieren. Ein Bezugszeichen Vdd bezeichnet einen Bereich zur Kontaktierung mit einer nicht gezeigten Vdd-Leitung, ein Bezugszeichen Vss bezeichnet einen Bereich zur Kontaktierung mit einer nicht gezeigten Vss-Leitung, und ein Bezugszeichen WLC bezeichnet einen Bereich zur Kontaktierung mit einer Wortleitung WL.
  • Da der SRAM gemäß dieser Ausführungsform der Erfindung auf einem SOI-Substrat ausgebildet ist, können ein NMOS-Treibertransistor, zum Beispiel TN1 oder TN2, ein PMOS-Lasttransistor, zum Beispiel TP1 oder TP2, sowie ein Zugriffstransistor, zum Beispiel TA1 oder TA2, in ein einziges aktives Gebiet, zum Beispiel 120 oder 130, integriert werden. Demgemäß ist eine Isolation des PMOS-Transistors und des NMOS- Transistors zur Verhinderung eines Latch-up-Phänomens nicht notwendig, was zu einer Reduktion der Fläche einer SRAM-Einheitszelle um etwa 20% bis 25% im Vergleich zu der Fläche führt, die von einer herkömmlichen SRAM-Einheitszelle eingenommen wird.
  • Da der SRAM gemäß dieser Ausführungsform der Erfindung die gemeinsam genutzten Kontaktbereiche SC1 und SC2 verwendet, ist außerdem die Anzahl von Kontaktbereichen reduziert. Folglich kann der SRAM gemäß dieser Ausführungsform der Erfindung einen größeren Prozessspielraum als herkömmliche SRAMs bieten.
  • Des Weiteren sind in der dargestellten und vorstehend beschriebenen Ausführungsform die Kanäle der PMOS-Transistoren in der [110]-Richtung des Siliciumkristallisationswachstums angeordnet. Somit sind die effektive Mobilität der PMOS-Transistoren und die Stromtreibercharakteristika verbessert.
  • Spezieller wurde berichtet, dass die Betriebsgeschwindigkeit eines PMOS-Transistors, wenn der Kanal des PMOS-Transistors in der [110]-Richtung des Siliciumkristallisationswachstums angeordnet wird, um einen Faktor von etwa 2,5 im Vergleich zu dem Fall zunimmt, in dem der Kanal des PMOS-Transistors nicht in der [110]-Richtung des Siliciumkristallisationswachstums angeordnet ist, da die Beweglichkeit von Löchern, welche die Hauptladungsträger des PMOS-Transistors sind, in der [110]-Richtung des Siliciumkristallisationswachstums zunimmt. Demgemäß wird wie in dem SRAM gemäß der gezeigten Ausführungsform der Erfindung, wenn Ladungsträger eines PMOS-Transistors zur Verwendung als Last in der [110]-Richtung des Siliciumkristallisationswachstums angeordnet werden, die Betriebsgeschwindigkeit des PMOS-Transistors erhöht, während gleichzeitig die Abmessung des PMOS-Transistors reduziert wird.
  • Da ein PMOS-Transistor eine geringere Beweglichkeit als ein NMOS-Transistor bereitstellt, arbeitet er mit einer geringeren Geschwindigkeit. Um dieses Problem zu lösen, wird ein PMOS-Transistor gegenwärtig so gebildet, dass er ungefähr dreimal größer als ein NMOS-Transistor ist, um seine effektive Betriebsgeschwindigkeit zu erhöhen. Wenn jedoch Ladungsträger in der [110]-Richtung des Siliciumkristallisationswachstums auf einem PMOS-Transistor angeordnet werden, nimmt die Stromtreiberfähigkeit des PMOS-Transistors um einen Faktor von etwa 2,5 im Vergleich zu vorher zu, wodurch die Abmessung des PMOS-Transistors auf ungefähr die Abmessung eines NMOS-Transistors reduziert wird.
  • Demzufolge bewirkt die Reduktion der Fläche des PMOS-Transistors eine Reduktion der von der SRAM-Zelle gemäß der gezeigten Ausführungsform der Erfindung eingenommenen Fläche.
  • Zusammengefasst wird ein CMOS-SRAM gemäß der Erfindung vorzugsweise auf einem SOI-Substrat gebildet. Folglich können sowohl NMOS- als auch PMOS-Transistoren in ein einziges aktives Gebiet integriert werden, und demgemäß ist eine Isolation der NMOS- und PMOS-Transistoren nicht notwendig. Außerdem ist ein muldenbildender Prozess nicht erforderlich, was den Herstellungsprozess vereinfacht.
  • Da die Drain-Elektrode (oder Source-Elektrode) eines NMOS-Zugriffstransistors, die Drain-Elektrode eines NMOS-Treibertransistors und die Drain-Elektrode eines PMOS-Lasttransistors einander im gleichen Bereich kontaktieren, ist außerdem die Anzahl an Kontaktbereichen reduziert.
  • Da der Kanal eines PMOS-Transistors derart angeordnet ist, dass sich die Ladungsträger in der [110]-Richtung des Siliciumkristallisationswachstums bewegen können, sind des Weiteren die Beweglichkeit des PMOS-Transistors und die Stromtreibercharakteristika verbessert. Somit ist die Fläche des PMOS-Transistors reduziert.

Claims (7)

  1. SRAM-Bauelement mit: – einem Halbleitersubstrat (100), – einem ersten aktiven Gebiet (120), das auf dem Halbleitersubstrat ausgebildet ist und einen ersten NMOS-Zugriffstransistor (TA1) und einen ersten Inverter aufweist, der aus einem ersten NMOS-Treibertransistor (TN1) und einem ersten PMOS-Lasttransistor (TP1) besteht, wobei der erste NMOS-Zugriffstransistor, der erste NMOS-Treibertransistor und der erste PMOS-Lasttransistor in je einem streifenförmigen Bereich des ersten aktiven Gebiets gebildet sind und eine Kanalrichtung des ersten NMOS-Zugriffstransistors (TA1) senkrecht zu einer Kanalrichtung des ersten NMOS-Treibertransistors (TN1) ist und eine Kanalrichtung des ersten PMOS-Lasttransistors (TP1) einen Winkel zwischen 30° und 60° mit der Kanalrichtung des ersten NMOS-Treibertransistors (TN1) einschließt, und – einem zweiten aktiven Gebiet (130), das auf dem Halbleitersubstrat ausgebildet ist und einen zweiten NMOS-Zugriffstransistor (TA2) und einen zweiten Inverter aufweist, der aus einem zweiten NMOS-Treibertransistor (TN2) und einem zweiten PMOS-Lasttransistor (TP2) besteht, wobei der zweite NMOS-Zugriffstransistor, der zweite NMOS-Treibertransistor und der zweite PMOS-Lasttransistor in je einem streifenförmigen Bereich des zweiten aktiven Gebiets gebildet sind und eine Kanalrichtung des zweiten NMOS-Zugriffstransistors (TA2) senkrecht zu einer Kanalrichtung des zweiten NMOS-Treibertransistors (TN2) ist und eine Kanalrichtung des zweiten PMOS-Lasttransistors (TP2) einen Winkel zwischen 30° und 60° mit der Kanalrichtung des zweiten NMOS-Treibertransistors (TN2) einschließt.
  2. SRAM-Bauelement nach Anspruch 1, dadurch gekennzeichnet, dass der erste Inverter in Reaktion auf den Betrieb des zweiten NMOS-Zugriffstransistors selektiv aktiviert wird und zweite Inverter in Reaktion auf den Betrieb des ersten NMOS-Zugriffstransistors selektiv aktiviert wird.
  3. SRAM-Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Drain-Bereich des ersten NMOS-Treibertransistors und der Drain-Bereich des ersten PMOS-Lasttransistors einander auf dem ersten aktiven Gebiet des Halbleitersubstrats kontaktieren und dass der Drain-Bereich des zweiten NMOS-Treibertransistors und der Drain-Bereich des zweiten PMOS-Lasttransistors einander auf dem zweiten aktiven Gebiet des Halbleitersubstrats kontaktieren.
  4. SRAM-Bauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Halbleitersubstrat ein SOI-Substrat ist.
  5. SRAM-Bauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Drain-Elektrode oder die Source- Elektrode des ersten NMOS-Zugriffstransistors, die Drain-Elektrode des ersten NMOS-Treibertransistors und die Drain-Elektrode des ersten PMOS-Lasttransistors in einem gemeinsam genutzten Bereich des ersten aktiven Gebiets derart ausgebildet sind, dass sie elektrisch miteinander verbunden sind und dass die Drain-Elektrode oder die Source-Elektrode des zweiten NMOS-Zugriffstransistors, die Drain-Elektrode des zweiten NMOS-Treibertransistors und die Drain-Elektrode des zweiten PMOS-Lasttransistors in einem gemeinsam genutzten Bereich des zweiten aktiven Gebiets derart ausgebildet sind, dass sie elektrisch miteinander verbunden sind.
  6. SRAM-Bauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Winkel zwischen den Kanalrichtungen des ersten PMOS-Lasttransistors (TP1) und des ersten NMOS-Treibertransistors (TN1) etwa 45° beträgt und/oder der Winkel zwischen den Kanalrichtungen des zweiten PMOS-Lasttransistors (TP2) und des zweiten NMOS-Treibertransistors (TN2) etwa 45° beträgt.
  7. SRAM-Bauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass sich der Bereich des ersten und/oder des zweiten aktiven Gebiets, in dem der erste und/oder der zweite PMOS-Lasttransistor ausgebildet ist, in der [110]-Richtung des Siliciumkristallisationswachstums erstreckt.
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