DE3881130T2

DE3881130T2 - MOS-Eingangs-/Ausgangsschutz unter Benutzung eines Entwurfs mit umschaltbarem Körperpotential.

Info

Publication number: DE3881130T2
Application number: DE88114012T
Authority: DE
Inventors: William E Miller
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1987-08-31
Filing date: 1988-08-27
Publication date: 1993-11-18
Anticipated expiration: 2008-08-28
Also published as: DE3881130D1; EP0305937A1; JPS6484658A; EP0305937B1; US4789917A; CA1282186C

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf den Schutz der Datenleitungen eines Systems, verbunden mit einer integrierten MOS-Schaltung durch Anwendung von MOS-Transistoren mit geschaltetem Korpus als Hochzieh- bzw. Niederziehkomponenten auf der integrierten Schaltung für das Ansteuern der Datenleitungen des Systems.

2. Erörterung des Standes der Technik

Wie in Fig. 1A dargestellt, wird ein Eingang eines konventionellen integrierten MOS-Schaltkreises mit isolierter Sperrschicht an Masse oder an Leistungsversorgungspotential geklemmt durch parasitische bipolare Komponenten, wenn die Leistungsversorgung bzw. die Masse der integrierten Schaltung verlorengeht. Dies kann katastrophale Wirkungen haben, wenn der Eingang mit dem Systemdatenbus verbunden ist, da das gesamte System stillgelegt werden kann wegen des Versagens nur einer Komponente an Leistung oder Masse. Wie in Fig. 1B dargestellt, entsteht ein ähnliches Problem im Falle eines MOS-Ausgangstreibers. Fig. 1C und 1D zeigen eine Querschnittsansicht einer konventionellen Eingangs/Ausgangskomponente, ausgeführt in P-Wannen- bzw. N-Wannentechnik, wobei diese parasitischen bipolaren Komponenten erkennbar sind. Es ist festzuhalten, daß diese Transistorkorpus' fest verdrahtet sind, wobei die P-Wannen an VSS liegen und die N-Wannen an VDD.
In den konventionellen Strukturen nach Fig. 1A und 1B fällt, wenn die VDD-Leistungsversorgung des IC verlorengeht, indem eine Unterbrechung entsteht, der interne VDD-Bus des IC infolge des IDD-Stromes des IC durch die Chiplogik gegen VSS. Auch VDD kann mit Masse kurzgeschlossen werden. In beiden Fällen wird, wenn eine Komponente außerhalb des IC versucht, die Datenleitung auf einen gültigen hohen Zustand zu ziehen, dies verhindert durch die in Durchlaßrichtung vorgespannte Diode zwischen dem I/0-Anschluß und dem VDD-Anschluß (bei 0 Volt) auf dem IC.
Wenn umgekehrt die VSS-Masse des IC verlorengeht, indem eine Unterbrechung vorliegt, steigt der interne VSS-Bus des IC infolge des IDD-Stroms des IC durch die Chiplogik zu seinem internen VSS-Bus. Wenn eine Komponente außerhalb des IC versucht, die Datenleitung auf einen gültigen niedrigen Zustand zu ziehen, wird dies verhindert durch die in Vorwärtsrichtung vorgespannte Diode zwischen dem VSS-Anschluß (bei VDD Volt) und dem I/O-Anschluß auf dem IC.
Das Dokument DE-A 28 32 154 offenbart eine Halbleiterkomponente für den Schutz eines isolierten Gates eines Feldeffekttransistors. Sie umfaßt ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, in dessen Oberfläche ein erster Bereich eines entgegengesetzten Leitfähigkeitstyps gebildet wird. In diesem ersten Bereich werden ein erster und ein zweiter Feldeffekttransistor mit isolierten Schichten gebildet. Ein Drain des ersten FET und ein Drain des zweiten FET sind elektrisch mit dem ersten Bereich verbunden. Das Gate des ersten FET ist verbunden mit der Source des zweiten FET, während das Gate des letzteren mit der Source des ersteren verbunden ist.
Das Dokument EP-A- 20 113 offenbart eine Halbleiterkomponente, umfassend ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, in welchem ein Bereich eines zweiten Leitfähigkeitstyps gebildet ist. In dem letzteren wird ein MISFET-Treibertransistor gebildet und verbunden mit einem Lastelement, bestehend aus einer in Sperr-Richtung vorgespannten pn-Sperrschicht, gebildet auf dem Substrat.

Zusammenfassung der Erfindung

Die vorliegende Erfindung schafft Schaltungen mit geschaltetem Korpus, die verhindern, daß eine Systemdatenleitung beeinträchtigt wird durch den Verlust der Leistungsversorgung oder der Masse bei einem integrierten MOS-Schaltkreis innerhalb des Systems.
Schaltkreise mit geschaltetem Korpus gemäß der vorliegenden Erfindung werden hergestellt in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, das einen Wannenbereich eines zweiten Leitfähigkeitstyps entgegengesetzt dem des ersten Leitfähigkeitstyps in einer seiner Oberflächen aufweist. Erste, zweite, dritte und vierte beabstandete flache Diffusionsbereiche des ersten Leitfähigkeitstyps werden an der Oberfläche des Wannenbereichs gebildet. Der erste und vierte dieser Bereiche werden elektrisch mit dem Wannenbereich über Ohm'sche Kontakte verbunden. Eine erste Gate-Elektrode, die einen ersten Kanalbereich zwischen dem zweiten Diffusionsbereich und dem dritten Diffusionsbereich überlagert, ist angeschlossen zum Herbeiführen der richtigen Logikfunktion auf der Datenleitung. Die erste Gate-Elektrode und der zweite und dritte Diffusionsbereich kombinieren sich zur Bildung eines MOS-Transistors, der entweder eine Eingangshochzieh- oder Niederziehkomponente oder eine Ausgangshochzieh- oder Niederziehtreiberkomponente der MOS-Schaltung bildet. Ein I/O-Anschluß des MOS-Schaltkreises ist verbunden mit dem zweiten Diffusionsbereich und mit einer zweiten Gate-Elektrode, die einen zweiten Kanalbereich zwischen dem dritten Diffusionsbereich und dem vierten Diffusionsbereich überlagert. Auf diese Weise kombinieren sich die zweite Gate-Elektrode und der dritte und vierte Diffusionsbereich zur Bildung eines ersten MOS-Transistors mit geschaltetem Korpus. Ein Leistungsversorgungsanschluß der MOS-Schaltung ist verbunden mit dem dritten Diffusionsbereich und mit einer dritten Gate-Elektrode, die einen dritten Kanalbereich zwischen dem ersten Diffusionsbereich und dem zweiten Diffusionsbereich überlagert. Demgemäß kombinieren sich die dritte Gate-Elektrode und der erste und zweite Diffusionsbereich zur Bildung eines zweiten MOS-Transistors mit geschaltetem Korpus. Diese beiden Transistoren steuern das Potential des Korpus des I/O-Transistors (P-Wanne oder N-Wanne) so, daß die parasitären und bipolaren ESD-Schutztransistoren und Dioden abgeschaltet gehalten werden bei Verlust von Leistung oder Masse an dem Chip.
Diese und andere Vorteile, Zeile und Merkmale der Schutzschaltung der vorliegenden Erfindung lassen sich besser verstehen und würdigen durch Bezugnahme auf die detaillierte Beschreibung der Erfindung, die nachstehend folgt und in Verbindung mit den begleitenden Zeichnungen betrachtet werden sollte.

Beschreibung der Zeichnungen

Fig. 1A ist ein schematisches Diagramm zur Illustration eines konventionellen Eingangsschutzes für einen integrierten MOS-Schaltkreis.
Fig. 1B ist ein schematisches Diagramm zur Illustration des konventionellen Schutzes für einen integrierten MOS-Schaltungsausgangstreiber.
Fig. 1C ist ein Querschnitt einer konventionellen Eingangsoder Ausgangskomponente unter Verwendung von P-Wannentechnik.
Fig. 1D ist eine Querschnittsdarstellung zur Illustration einer konventionellen Eingangs- oder Ausgangskomponente unter Verwendung von N-Wannentechnik.
Fig. 2 ist ein schematisches Diagramm zur Illustration der Anwendung von N-Wannen-MOS-Transistoren mit geschaltetem Korpus und einem externen Niederziehanschluß für den Schutz eines P-Kanal-Ausgangshochziehanschlusses gemäß der vorliegenden Erfindung.
Fig. 2B ist eine Querschnittsdarstellung zur Illustration des N-Wannentransistors mit geschaltetem Korpus gemäß Fig. 2.
Fig. 3A ist ein schematisches Diagramm zur Illustration der Anwendung von P-Wannen-MOS-Transistoren mit geschaltetem Korpus und einem externen Hochziehtransistor für den Schutz eines N-Kanal-Ausgangsniederziehanschlusses gemäß der vorliegenden Erfindung.
Fig. 3B ist eine Querschnittsdarstellung zur Illustration des P-Wannen-MOS-Transistors mit geschaltetem Korpus nach Fig. 3A.
Fig. 4 ist ein schematisches Diagramm zur Illustration der Anwendung von N-Wannentransistoren mit geschaltetem Korpus für den Schutz eines MOS-Gate-Eingangs gemäß der vorliegenden Erfindung.
Fig. 5 ist ein schematisches Diagramm zur Illustration der Anwendung von P-Wannentransistoren mit geschaltetem Korpus für den Schutz an einem MOS-Gate-Eingang gemäß der vorliegenden Erfindung.

Detaillierte Beschreibung der Erfindung

Figuren 2A und 2B illustrieren die Anwendung von N-Wannen-MOS- Transistoren 10 und 12 mit geschaltetem Korpus für den Schutz einer P-Kanal-Ausgangstreiberkomponente 14.
Wie am besten in Fig. 2A und 2B gezeigt, wird der Schaltkreis des geschaltetem Korpus in einer N-Wanne 2 gebildet, ausgebildet in einem P-Substrat 1. Vier P+ Bereiche 3, 4, 5, 6 werden in der N-Wanne 2 gebildet. Der Ausgangsanschluß 16 ist verbunden mit P+ Bereich 4 und mit einer ersten Gate-Elektrode 7, die einen ersten Kanalbereich zwischen P+ Bereich 5 und P+ Bereich 6 überlagert. Demgemäß bilden Gate 7 und P+ Bereich 5 und P+ Bereich 6 gemeinsam einen ersten P-Kanaltransistor 10 mit geschaltetem Korpus. Die VDD-Leistungversorgung ist an den P+ Bereich 5 und eine zweite Gate-Elektrode 8 angeschlossen, die einen zweiten Kanalbereich zwischen P+ Bereich 3 und P+ Bereich 4 überlagert. Demgemäß bilden Gate 8 und P+ Bereich 3 und P+ Bereich 4 gemeinsam einen zweiten P+ Kanaltransistor 12 mit geschaltetem Korpus. P+ Bereich 4 und P+ Bereich 5 bilden gemeisam mit einer dritten Gate-Elektrode 9, die den Ausgang von einer zugeordneten integrierten MOS-Logikschaltung empfängt, eine MOS-Ausgangshochziehkomponente 14 für die Logikschaltung.
Wie in Fig. 2A gezeigt, wird gemäß der vorliegenden Erfindung, wenn VDD 0 ist oder unterbrochen ist (VDD = nahezu 0) und der Ausgangsanschluß 16 extern hochgesteuert wird, die N-Wanne 2 der Schaltung hochgesteuert durch den Korpusschalter. Dies hält die Bipolarkomponenten 18, 20, 22, 24, 26 innerhalb des Schaltkreises ausgeschaltet, und demgemäß wird der Ausgangsanschluß 16 nicht auf "NIEDRIG" geklemmt.
Wenn - unter erneuter Bezugnahme auf Fig. 2A - die Masse verlorengeht, steigen das P-Substrat 1 und die negative Versorgung VSS an infolge des Versorgungsstroms 1DD zu dem Chip. Es gibt jedoch keine Strecke für die Abfuhr des Versorgungsstromes zu dem Ausgangsanschluß 16. Demgemäß kann der Ausgangsanschluß 16 durch externe Schaltungen niedriggezogen werden.
Die lateralen PNP-Transistoren 18 und 20, dargestellt in Fig. 2A, werden gebildet durch Auslegung der beiden P-Kanalkorpusschalttransistoren 10 und 12, wie oben in Verbindung mit Fig. 2B beschrieben.
Wie in dem Abschnitt der Fig. 2A, der mit gestrichelten Linien umschlossen ist, dargestellt, kann kein P+ Abschnitt des Schaltkreises mit dem Ausgangsanschluß 16 verbunden werden, da der Ausgang dann durch diesen Schaltkreis hochgezogen würde, wenn Masse verlorengeht und VSS ansteigt.
Während der normalen Betriebes der Schaltung nach Fig. 2A hält der Korpusschalter die N-Wanne 2 auf der VDD-Versorgung d.h. auf dem höchsten vorhandenen Potential.
Fig. 3A zeigt eine ähnliche Lösung für den Schutz eines N-Kanal-Ausgangstreibers 14' unter Verwendung von korpusgeschalteten P-Wannen-Transistoren 10' und 12' und einem externen Hochziehanschluß.
Wenn in der Schaltung nach Fig. 3A Masse verlorengeht, beginnt der negative VSS-Anschluß anzusteigen infolge des IDD-Versorgungsstromes. Wenn der Ausgangsanschluß 16' extern nach unten getrieben wird, wird die P-Wanne des Schaltkreises nach unten getrieben über den Korpusschalter 10'. Dies hält die bipolaren Komponenten 18', 20', 22', 24', 26' innerhalb des Schaltkreises abgeschaltet, und demgemäß wird der Ausgangsanschluß 16' nicht auf hoch liegend geklemmt.
Unter erneuter Bezugnahme auf Fig. 3A existiert, wenn VDD 0 ist oder offen (VDD = nahe 0), kein Pfad für den Strom zwecks Abfuhr über Ausgangsanschluß 16'. Demgemäß kann der Ausgangsanschluß 16' durch externe Schaltkreise hochgezogen werden.
Wie in dem Abschnitt der Fig. 3A illustriert, der mit gestrichelten Linien umrahmt ist, kann kein P+ Abschnitt des Schaltkreises mit dem Ausgangsanschluß 16' verbunden werden, da der Ausgang dann niedriggezogen würde durch diesen Schaltkreis, wenn VDD verlorengeht und niedriggezogen wird.
Die lateralen NPN-Transistoren 18' und 20', dargestellt in Fig. 3A, werden gebildet durch die Auslegung der beiden N-Kanal-Korpusschalttransistoren 10' und 12', wie in Fig. 3B dargestellt.
Während des Normalbetriebes der Schaltung nach Fig. 3A hält der Korpusschalter die P-Wanne auf VSS, was das niedrigste vorhandene Potential darstellt.
Wie in Fig. 4 dargestellt, kann dasselbe Korpus-Schalttransistorkonzept verwendet werden für den Schutz an einem MOS-Eingangs-Gate unter Verwendung von N-Wannentransistoren 30 und 32.
Während des normalen Betriebs hält der Korpusschalter den N-Wannenkorpus auf VDD, wie bei der konventionellen Konstruktion. Wenn jedoch VDD 0 ist oder offen ist, wird der Korpus immer dann hochgezogen, wenn der Eingangsanschluß 34 nach hoch geht, primär infolge des Korpusschalters und, in Falle einer sehr schnellen Eingangsanstiegszeit von etwa gleich 100 Nanosekunden, unterstützt der laterale PNP-Transistor 36 das Hochziehen des N-Wannenkorpus. Diese Aktion hält den vertikalen PNP-Transistor 38 ausgeschaltet, so daß der Eingangsanschluß 34 nicht auf NIEDRIG geklemmt wird.
Wenn Masse verlorengeht, beginnt der VSS-Anschluß 40 anzusteigen infolge des Ghipstromes IDD, und die PNPs 36 und 38 werden in den Umkehrmodus plaziert. Die Transistoren 36 und 38 haben jedoch keine Basisansteuerung, um sie durchzuschalten, da der Korpusschalter den N-Wannenkorpus auf HOCH vorspannt.
Bei elektrostatischer Entladung wird keine Leistung an die Chiplogik 42 angelegt mit Ausnahme von ESD-Impulsen mit Anstiegszeit etwa gleich 15 Nanosekunden. Wenn ein positiver ESD-Impuls auf den Anschluß gelangt, schaltet der vertikale PNP 38 durch, da der Korpusschalter noch nicht von hinreichend geringer Resistenz für die 15 Nanosekunden Anstiegszeit ist. Wenn ein negativer Impuls auf den Anschluß gelangt, wird der vertikale PNP 30 bei etwa 40 V durchschlagen, da er im Sperrmodus arbeitet mit einer niedrigeren Durchschlagsspannung als im Leitungsmodus. Demgemäß würde ein 100 nm ( = 1000 Å) Gate-Oxid nicht beschädigt werden. Eine Feldplatte könnte verwendet werden, um die Durchschlagsspannung daran zu hindern, so hoch zu werden, insbesondere, wenn das verwendete Gate-Oxid 40 nm (400 Å) beträgt.
Fig. 5 illustriert den Eingangsschutz unter Verwendung von P-wannenkorpusgeschalteten Transistoren 30' und 32'.
Im Normalbetrieb der Schaltung nach Fig. 5 hält der Korpusschalter den P-Wannenkorpus bei VSS wie in einer konventionellen Konstruktion. Wenn Masse verlorengeht, beginnt der VSS-Anschluß anzusteigen infolge des Ghiplogikstromes IDD' und der Korpusschalter hält den P-Wannenkorpus niedrig, immer dann, wenn der Eingangsanschluß 34' nach niedrig geht. Wenn die Eingangsspannungsabfallzeit sehr schnell ist, d.h. etwa 100 Nanosekunden, unterstützt der laterale NPN 36 das Niedrigziehen des P-Wannenkorpus. Diese Aktionen halten den vertikalen NPN 38 ausgeschaltet, so daß der Eingang nach niedrig gehen kann und nicht hochgehalten wird durch Einschalten des vertikalen NPN 38'.
Wenn VDD 0 ist oder offen, gehen alle internen Knoten des Schaltkreises auf 0 Volt einschließlich des P-Wannenkorpus, und die NPN-Komponenten 36' und 38' sind aus, unabhängig davon, ob der Eingang hoch oder niedrig ist.
Bei ESD-Impulsen schalten die NPN-Transistoren 36' und 38' in Durchlaßrichtung ein für positive Eingangsimpulse und werden durchgeschlagen im Sperrmodus für negative Eingangsimpulse. Feldplatten werden eingesetzt, um eine Durchschlagsspannung unterhalb der Gate-Oxiddurchschlagsspannung zu erzielen und oberhalb der Eingangs- und Leistungsversorgungsbetriebsspannung.

Claims

1. Schaltung mit kommutiertem Korpus für den Schutz einer Systemdatenleitung, verbunden mit dem Eingangs/Ausgangsanschluß eines integrierten MOS-Schaltkreises unter Verwendung der genannten Schaltung, umfassend:

(a) ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps;

(b) einen Wannenbereich (2) eines zweiten Leitfähigkeitstyps, entgegengesetzt dem des ersten Leitfähigkeitstyps, ausgebildet in einer Oberfläche des Substrats;

(c) eine erste, eine zweite, eine dritte und eine vierte im Abstand angeordnete flache Diffusionsregion (3, 4, 5, 6) des ersten Leitfähigkeitstyps, ausgebildet in einer Oberfläche des Wannenbereichs, wobei die erste (3) und vierte (6) dieser Regionen elektrisch mit dem Wannenbereich über Ohm'sche Kontakte verbunden sind;

(d) eine erste Gate-Elektrode (9), überlagert einem ersten Kanal bereich zwischen der zweiten Diffusionsregion und der dritten Diffusionsregion (5), wobei die erste Gate-Elektrode und die zweite und die dritte Diffusionsregion miteinander kombiniert einen MOS-Transistor des MOS-Schaltkreises definieren und wobei die erste Gate-Elektrode angeschlossen ist zum Empfang eines Logiksignals von dem MOS-Schaltkreis;

(e) einen I/O-Anschluß (16) des MOS-Schaltkreises, verbunden mit der zweiten Diffusionsregion (4) und einer zweiten Gate-Elektrode (7), überlagert einem zweiten Kanalbereich zwischen der dritten Diffusionsregion (5) und der vierten Diffusionsregion (6), wobei die zweite Gate-Elektrode und die dritte und die vierte Diffusionsregion miteinander kombiniert einen ersten MOS-Transistor mit kommutiertem Korpus (10) definieren; und

(f) einen Leistungsversorgungsanschluß des MOS-Schaltkreises, verbunden mit der dritten Diffusionsregion und einer dritten Gate-Elektrode (8), überlagert einem dritten Kanalbereich zwischen der ersten Diffusionsregion (3) und der zweiten Diffusionsregion (4), wobei die dritte Gate-Elektrode und die erste und die zweite Diffusionsregion kombiniert einen zweiten MOS-Transistor mit kommutiertem Korpus (12) definieren.

2. Die Schaltung nach Anspruch 1, bei der die Systemdatenleitung mit einer Eingangshochzieh- oder Niederziehkomponente (14) des integrierten MOS-Schaltkreises verbunden ist, und wobei die erste Gate-Elektrode (9) jene eines MOS-Hochzieh- oder Niederziehtransistors ist und verbunden ist mit VSS für einen MOS-Hochzieh-Transistor oder mit VDD für einen MOS-Niederziehtransistor.

3. Die Schaltung nach Anspruch 1, bei der die Systemdatenleitung mit einem Ausgangstreiber des integrierten MOS-Schaltkreises verbunden ist und bei der die erste Gate-Elektrode jene eines MOS-Ausgangstreibertransistors ist und verbunden ist zum Anlegen eines logischen Ausgangssignals von dem MOS-Schaltkreis.