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Die vorliegende Erfindung betrifft das Gebiet integrierter
Schaltungen und insbesondere integrierte Schaltungen mit
lateralen (seitlichen) Transistoren und vertikalen Transistoren,
wobei die lateralen Transistoren einzeln oder gruppenweise
isolierte Übergänge, oder Grenzschichten, aufweisen.
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Um das gestellte Problem darzulegen, sollen zwei Beispiele für
herkömmliche Konfigurationen integrierter Schaltungen mit
vertikalen Transistoren und lateralen Transistoren in Bezug auf
die Figuren 1 und 2 in Erinnerung gerufen werden.
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Figur 1 zeigt eine integrierte Schaltung, welche in einem N-
Substrat 1 ausgebildet ist, auf dessen Rückseite eine
überdotierte N&spplus;-Zone 2 vorgesehen ist, die mit einer Metallisierung 3
beschichtet ist. Auf der rechten Seite der Figur ist eine
vertikale N-Kanal MOS-Transistorzelle 10 gezeigt, und auf der
linken Seite der Figur ist ein Logikbereich oder Signalbereich
20 gezeigt, in dem die lateralen N-Kanal und P-Kanal
MOS-Transistoren augebildet sind.
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Der vertikale MOS-Transistor 10 umfaßt Source-Bereiche 11, die
in Kanalbereichen 12 ausgebildet sind, welche von einem
isolierten Gate 13 überbrückt werden. Die Source-Bereiche 11 sind
einstückig mit einer Source-Metallisierung 14 ausgebildet, die
auch in Kontakt mit dem Caisson-Bereich 15 sind, wobei ein
Teil dieses Bereiches den Kanalbereich 12 bildet.
Üblicherweise besteht ein vertikaler Leistungstransistor (VDMOS) aus
einer großen Anzahl von parallelen Zellen, wie der Zelle 10.
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Der Logikbereich 20 weist P-Kanal MOS-Transistoren 21 und N-
Kanal MOS-Transistoren 22 auf. Diese Transistoren sind in
einem N-Caisson 23 ausgebildet (die N-Kanal Transistoren sind in
einem zweiten Caisson 24 ausgebildet, der in dem Caisson 23
angeordnet ist). Die gesamte Anordnung des Logikbereiches ist
mittels P&spplus;-dotierter Bereiche Übergangs-isoliert, wobei die P&spplus;-
dotierten Bereiche einerseits eine vergrabene (verdeckte)
Schicht 25 und andererseits laterale Schächte 26 bilden,
welche die vergrabene Schicht 25 erreichen. Die isolierende
Struktur 25, 26 ist über ihren oberen Teil mit isolierenden
Metallisierungen 27 verbunden, welche an ein
Isolationspotential Viso angeschlossen sind.
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Figur 2 zeigt eine andere übliche Struktur für einen
integrierten Schaltkreis, die aus vertikalen und lateralen
Komponenten besteht. In dieser Figur sind die Komponenten, welche
denen von Figur 1 entsprechen, mit denselben Bezugszeichen
bezeichnet.
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Der rechte Teil der Figur 2, welcher einer Zelle eines
vertikalen N-Kanal MOS-Transistors entspricht, ist mit dem rechten
Teil von Figur 1 identisch.
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Der Bereich der Logiktransistoren ist nun mit dem
Bezugszeichen 30 bezeichnet. Dieser Teil ist in einem P&supmin;-Caisson 31 mit
zu dem Substrat entgegengesetzter Leitfähigkeitsart
ausgebildet. In der Figur wurde nur ein N-Kanal Transistor 32
dargestellt. An den P&supmin;-Caisson grenzt ein P&spplus;-Isolationsschacht 36
an, welcher mit einer isolierenden Metallisierung 37 verbunden
ist, die an ein Isolationspotential Viso an geschlossen ist. Bei
dieser Konfiguration ist Viso gleich dem Bezugspotential VSS
des Signalbereiches.
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Ferner ist in Figur 2 ein vertikaler bipolarer Transistor 40
mit einem P&supmin;-Basisbereich 41 und einem N&spplus;-Emitterbereich 42
dargestellt. Der Kollektor dieses vertikalen Transistors
entspricht dem Drain des vertikalen MOS-Transistors, und die
Metallisierung des Kollektors ist daher die Metallisierung der
Rückseite 3. Man bemerke, daß in der Struktur von Figur 1
ebenso ein vertikaler NPN-Transistor vorgesehen sein könnte.
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Die Figuren 1 und 2 wurden extrem schematisch dargestellt, und
sie sollen nur das Problem darlegen, welches bei der
Isolierung der lateralen Transistorbereiche (Signalbereich oder
Logikbereich) entsteht.
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In einem üblichen Betriebsmodus eines vertikalen
Leistungstransistors sind die Sources des vertikalen MOS-Transistors
(VDMOS) oder die Ermitter des vertikalen NPN-Transistors mit
Masse verbunden, und die Drains der VDMOS und die Kollektoren
der vertikalen NPN-Transistoren (Rückseite) sind mit der
positiven hohen Spannung verbunden. Die Logikschaltkreise arbeiten
normalerweise zwischen dem Massepegel und einer positiven
Versorgungsspannung (VCC). Damit die Caissons der lateralen
Transistoren richtig isoliert sind, ist es zweckmäßig, wenn das
Isolationspotential Viso das negativste Potential des
Schaltkreises ist, d.h. Masse. In diesem Fall ist der Anschluß 27
(Figur 1) oder der Anschluß 37 (Figur 2), wie Figur 3A sehr
schematisch zeigt, mit Masse verbunden, und die P&spplus;N-Diode 50
zwischen dem Isolationsbereich (25, 26; 36) und der Rückseite
liegt in Sperrrichtung zwischen der positiven hohen Spannung
Vout und Masse. Die Schaltung ist dann angemessen isoliert.
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Dennoch ist es möglich, daß die an die Metallisierung der
Rückseite 3 angelegte Spannung Vout während einer
Übergangsphase negativ wird, beispielsweise in Folge eines Umschaltens
oder von Störungen. Dann wird die in Figur 3A gezeigte
isolierende Diode 50 in Vorwärtsrichtung polarisiert oder
vorgespannt. Daraus ergeben sich zahlreiche wohlbekannte Nachteile,
nämlich:
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- eine Zirkulation beträchtlicher Störströme in dem
Logikbereich oder Signalbereich,
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- ein hoher Leistungsverbrauch in der Versorgung des
Signalbereiches,
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- das Risiko eines Latch-Up-Effekts potentieller CMOS-
Strukturen, die in dem oder den logischen Caissons
enthalten sind,
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- eine mögliche Veränderung des Zustandes bestimmter
logischer Schaltkreise, wie Speicherstellen, Zähler und dgl.
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Um diesen Nachteilen zu begegnen, wurde im Stande der Technik
vorgeschlagen, daß Isolationspotential Viso nicht direkt
sondern über eine Diode 51 mit Masse zu verbinden, wie in Figur
3B gezeigt ist. Dadurch ist die Zirkulation des Stromes
zwischen dem Isolationsbereich und der Rückseite der integrierten
Schaltung normalerweise gesperrt, wenn sich die Spannung Vout
an dieser Rückseite umkehrt. Diese Lösung hat jedoch
zahlreiche Nachteile:
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- die Diode 51 ist nicht leicht integrierbar;
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- das Einfügen dieser Diode 51 addiert eine
Diodenschwellspannung (ungefähr 0,6 Volt) zu allen Eingangs/Ausgangs-
Spannungen des Logikbereiches; daraus ergibt sich
beispielsweise, daß dieser logische Bereich nicht mehr
kompatibel zu den TTL-Steuersignalen ist;
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- es besteht die Gefahr, daß die Schaltung nicht mehr
arbeiten kann, wenn Vout negativ wird, wobei Viso dann auf
einem Schwebepotential liegt; und
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- wie Figuren 1 und 2 zeigen, existiert ein parasitärer
bipolarer PNP-Transistor Qp1, dessen Kollektor dem
Isolationsbereich 26 oder 36 entspricht, dessen Emitter dem
Caisson 15 des MOS-Leistungtransistors entspricht und
dessen Basis dem Substrat 1 der integrierten Schaltung
entspricht. Wenn Vout negativ wird, besteht die Gefahr,
daß dieses Element, das, wie in Figur 3B gezeigt,
parallel
zu der Diode 51 angeschlossen ist, leitend wird und
so die Wirkung dieser Diode 51 zunichte macht.
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Es ist daher eine Aufgabe der vorliegenden Erfindung, eine
Isolierschaltung vorzusehen, welche Teil eines monolithischen
integrierten Schaltkreises gemäß der in den Figuren 1 und 2
gezeigten Art ist und die es möglich macht, die Isolation und
richtige Funktion der Logikbereiche der Schaltung selbst dann
aufrechtzuerhalten, wenn sich die positive hohe Spannung
umkehrt.
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Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung eine
integrierte Struktur, welche als dynamische Isolierschaltung
bezeichnet ist, gemäß Anspruch 1 vor, die es möglich macht,
automatisch die Isolationsbereiche entweder mit Masse zu
verbinden, wenn die hohe Spannung an der Rückseite der
integrierten Schaltung relativ zu Masse positiv ist, oder mit der
Spannung der Rückseite zu verbinden, wenn sie relativ zu Masse
negativ wird. Viele vorteilhafte Ausführungsformen der
vorliegenden Erfindung sind in den abhängigen Ansprüchen angegeben.
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Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung
sind mit weiteren Einzelheiten in der folgenden Beschreibung
besonderer Ausführungsformen mit Bezug auf die Zeichnung näher
dargelegt. In den Figuren zeigen:
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Figuren 1 bis 3B, welche bereits beschrieben wurden, sollen
den Stand der Technik und die dieser Erfindung
zugrundeliegende Aufgabe illustrieren; in diesen Figuren zeigen Figur 1 und
2 herkömmlich integrierte Schaltungsstrukturen mit lateralen
und vertikalen Transistoren, und Figuren 3A und 3B zeigen
äquivalente Diagramme der Isolation der logischen Caissons;
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Figur 4 zeigt die Funktion, welche die Schaltung gemaß der
vorliegenden Erfindung ausführt;
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Figur 5 zeigt schematisch ein Beispiel eines
Polaritätsdetektors;
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Figur 6 zeigt ein Beispiel eines Polaritätsdetektors mit
weiteren Einzelheiten;
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Figur 7 zeigt eine andere Ausführungsform eines
Polaritätsdetektors;
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Figur 8 stellt die Hauptelemente einer Ausführungsform der
Schaltung gemäß der vorliegenden Erfindung dar;
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Figur 9 zeigt etwas detaillierter die Hauptelemente einer
Ausführungsform einer Schaltung gemäß der vorliegenden Erfindung;
und
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Figur 10 zeigt schematisch ein Beispiel einer
Integrationsschaltung gemäß der vorliegenden Erfindung.
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Wie Figur 4 zeigt, umfaßt eine Schaltung gemäß der
vorliegenden Erfindung einen Polaritätsdetektor D zum Anzeigen, ob das
Potential der Rückseite einer integrierten Schaltung, wie der
von Figuren 1 und 2, die vertikale und laterale Komponenten
aufweist, relativ zu der Bezugsspannung der Schaltung positiv
oder negativ ist, wobei die Bezugsspannung normalerweise Masse
GND ist. Gemäß dem Ergebnis des von dem Detektor D
vorgenommenen Vergleichs, ist die an die Isolationsbereiche (25, 26; 36)
angelegte Spannung Viso entweder Masse GND, die über einen
ersten Schalter 51 angeschlossen wird, oder die Spannung der
Rückseite Vout, die über einen zweiten Schalter 52
angeschlossen wird. Ein Inverter I macht es möglich, die Schalter 51 und
52 zueinander entgegengesetzt anzusteuern. Dadurch ist das
Isolationspotential Viso immer über einen niederohmigen
Schalter mit dem niedrigsten Potential der Schaltung verbunden, und
der Betrieb der Logikschaltungen bleibt zufriedenstellend,
unabhängig von möglichen negativen Störeffekten auf der
Rückseite.
Beispiele für den Aufbau des Polaritätsdetektors für die
Rückseite
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Eine erste Ausführungsform des Detektors D ist schematisch in
Figur 5 gezeigt. Sie umfaßt einen vertikalen NPN-Transistor
Q1, beispielsweise derart, wie er auf der linken Seite von
Figur 2 gezeigt ist. Dieser Transistor wird jedoch unter
Berücksichtigung der Tatsache eingesetzt, daß der Kollektor die
Funktion eines Emitters und der Emitter die Funktion eines
Kollektors hat. Wie Figur 2 zeigt, ist der Kollektor baulich
mit der Spannung der Rückseite Vout verbunden. Der Emitter A,
der den Ausgangsanschluß bildet, ist mit der
Versorgungsspannung der Logikschaltungen + VCC über einen Lastwiderstand Rc
verbunden, welcher beispielsweise ein MOS-Verarmungstransistor
sein kann.
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Erfindungsgemäß ist die Basis des Transistors QI mit einer
Spannungsquelle Vb verbunden, die auf Masse GND bezogen ist und
einen Wert hat, der geringer ist als die
Basis-Emitter-Leitspannung VBE eines NPN-Transistors, nämlich eine Spannung von
weniger als 0,6 Volt, beispielsweise 0,2 Volt. Solange die
Spannung Vout positiv ist, sperrt also der Transistor QI, und
der Punkt A liegt bei dem Potential VCC (beispielsweise 5 bis
15 Volt). Sobald die Spannung Vout ausreichend negativ ist,
damit die Spannung zwischen der Basis und dem Emitter (Vb-Vout)
des Transistors QI gleich einer Dioden-Schwellspannung (VBE)
wird, wird der Transistor Q1 andererseits leitend, und der
Punkt A folgt im wesentlichen dem Potential von Vout. Dadurch
wird ein Signal am Ausgangsanschluß A des Detektors erhalten,
das im wesentlich gleich der Spannung VCC ist, wenn Vout
positiv ist, und ein Signal, das im wesentlichen gleich Vout ist,
wenn Vout negativ ist (negativer als 200 mV-VBE).
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Figur 6 zeigt ein Beispiel eines detaillierteren Schaltbildes
der Schaltung von Figur 5. In dieser Figur sind die N-Kanal
MOS-Verarmungstransistoren mit einer zusätzlichen vertikalen
Linie symbolisch dargestellt. Die Schaltung zum Vorsehen der
Spannung Vb (beispielsweise 200mV) umfaßt vier
MOS-Transistoren in Reihenschaltung, drei MQS-Verarmungstransistoren M1, M2
und M3 und einen MOS-Anreicherungstransistor M4, die zwischen
der Spannung VCC und Masse angeschlossen sind. Die Gates der
Transistoren M1, M2 und M4 sind miteinander und mit dem
Drain/Source-Verbindungspunkt D4 der Transistoren M3 und M4
verbunden. Das Gate des Transistors M3 ist mit dem
Drain/Souce-Verbindungspukt D2 der Transistoren MI und M2 verbunden.
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Der Transistor M1 ist eine 1"Kaskoden"-Anordnung, welche an der
Source von M1 (Punkt D2) eine Spannung erzeugt, die fast
unabhängig von der Versorgungsspannung VCC ist. Die Zelle (M2,
M3) ist eine Schaltung zum Erzeugen einer Bezugsspannung der
"Lambda-Zellen"-Art, welche eine Potentialdifferenz Vb zwischen
D3 und D4 erzeugt, die etwas abhängig von der
Potentialdifferenz V(D2) - V(D4) ist. Der Transistor M4 ist ein
Anreicherungstransistor mit großer Steilheit (Transkonduktanz), dessen
Drain D4 auf eine Spannung vorgespannt ist, die wenig von
ihrer Schwellspannung VTE abweicht. Die Spannung am Punkt D3
nimmt daher den Wert VTE+Vb an.
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Die Spannung Vb+VTE am Punkt D3 wird an eine
Stromverstärkerschaltung angelegt, die in Reihenschaltung Transistoren M5 und
M6 aufweist, wobei der Transistor M5 ein
NMOS-Anreicherungstransistor ist, der identisch mit dem Transistor M4 ist,
und der Transistor M6 ist ein NMOS-Verarmungstransistor,
dessen Gate mit der Source verbunden ist. Die Source des
Transistors M6 ist mit Masse verbunden, und der Drain des
Transistors M5 ist mit VCC verbunden. Am
Drain/Source-Verbindungspunkt der Transistoren M5 und M6 wird also die Spannung Vb
erhalten, die an die Basis des Transistors Q1 angelegt werden
soll, der, wie in Figur 5 gezeigt, in Reihe mit einem
Widerstand Rc geschaltet ist, welcher in Form eines
MOS-Verarmungstransistors realisiert ist, dessen Gate mit dem Drain
verbunden ist.
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Ein anderes Beispiel für den Aufbau des Detektors D ist in
Figur 7 gezeigt. Diese Schaltung umfaßt einen
MOS-Verarmungstransistor M11 und einen MOS-Anreicherungstransistor M12
zwischen der Spannung VCC und Masse. Die Gates der Transistoren
M11 und M12 sind gemeinsam mit dem
Drain/Source-Verbindungspunkt dieser Transistoren verbunden. An diesem Drain/Source-
Verbindungspunkt liegt also eine Spannung an, welche nahe bei
der Schwellspannung VTE eines N-Kanal
MOS-Anreicherungstransistors (des Transistors M12) liegt. Diese Schaltung umfaßt
ferner zwischen der Spannung VCC und der Rückseite (Vout) einen N-
Kanal MOS-Verarmungstransistor M13, einen N-Kanal
MOS-Anreicherungstransistor M14 und einen vertikalen N-Kanal
MOS-Anreicherungstransistor (VDMOS) M15. Die Verbindung zwischen den
Transistoren M14 und M15 ist mit dem Bezugszeichen B
bezeichnet. Das Gate des Transistors M13 ist mit dem Drain/Source-
Verbindungspunkt der Transistoren M13 und M14 verbunden und
bildet den Ausgangsanschluß A des Detektors. Das Gate des
Transistors M14 ist mit dem Drain/Source-Verbindungspunkt der
Transistoren M11 und M12 verbunden, d.h., es liegt bei einem
Potential in der Nähe von VTE. Das Gate des VDMOS-Transistors
M15 liegt auf dem Potential VCC.
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Der Betrieb dieser Schaltung ist folgender. Wenn Vout positiv
ist, wird die Spannung am Punkt B auf VCC minus der
Schwellspannung des VDMOS M15 begrenzt, d.h. VCC - VTVDMOS. Die Gate-
Spannung des Transistors M14 beträgt dann weniger als die
Source-Spannung, M14 sperrt, und die Spannung am Punkt A ist
gleich VCC.
Wenn Vout negativ wird, leitet der Transistor M15 und die
Spannung
am Punkt B ist im wesentlichen gleich Vout In diesem Fall
leitet der Transistor M14 einen Strom, der ausreichend ist,
damit die Spannung am Punkt A auf einer Spannung sehr nahe bei
Vout abfällt.
Beispiel für den Aufbau der Schalter
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Figur 8 nimmt in etwas detaillierterer Form den allgemeinen
Schaltplan der vorliegenden Erfindung wieder auf, der zuvor in
Figur 4 als Blockdiagramm gezeigt wurde.
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In dieser Darstellung ist der Schalter 51, welcher es möglich
macht, die Verbindung zwischen der Isolationsspannung Viso und
Masse GND herzustellen, wenn Vout positiv ist, durch einen
lateralen MOS-Transistor realisiert, und der Schalter S2,
welcher es möglich macht, die Verbindung zwischen der Spannung
Viso und dem Potential Vout herzustellen, wenn Vaut negativ ist,
ist durch einen vertikalen NPN-Transistor S2 realisiert. Die
anderen Bezugszeichen dieser Schaltung sind identisch zu
denen, die in Figur 4 verwendet wurden. Man wird bemerken, daß
der Inverter I vorzugsweise zwischen VCC und dem Potential
Viso, d.h. abhängig von dem Vorzeichen von Vout dem Potential
GND oder Vout, vorgesehen wird. Dies macht es möglich, seinen
Betrieb in dem Fall, daß Vout negativ ist, besser zu
gewährleisten.
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Figur 9 nimmt in etwas detaillierterer Darstellung die
Schaltung von Figur 8 wieder auf, abgesehen davon, daß in der
Praxis Treiber- und Pufferstufen vorgesehen werden müssen, damit
die Schaltung zufriedenstellend arbeitet.
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Der Ausgangsanschluß A des Detektors D, an dem die Spannung
Vout (wenn Vout negativ ist) oder VCC (wenn Vout positiv ist) zur
Verfügung steht, ist mit zwei Invertern 61 und 62 verbunden.
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MOS-Transistoren M21 und M22 sind in Reihe zwischen der
Versorgungsspannung VCC und dem Potential Viso angeordnet. Ein
MOS-Transistor M23, ein MOS-Transistor M24 und ein
NPN-Transistor Q2 sind in Reihe zwischen der Versorgungsspannung VCC und
der Spannung Vout angeordnet. Der Ausgang des Inverters 61
steuert die Gates der Transistoren M21 und M24 an. Der Ausgang
des Inverters 62 steuert die Gates der Transistoren M22 und
M23 an. Der Drain/Source-Verbindungspunkt der Transistoren M21
und M22 steuert die Basen der bipolaren Transistoren Q2 und S2
an, die beide vertikale bipolare NPN-Transistoren sind. Der
Drain/Source-Verbindungspunkt der MOS-Transistoren M23 und M24
steuert das Gate des lateralen MOS-Transistors S1 an.
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Die Transistoren M21 und M22 bilden eine erste
Folgeverstärkerstufe, während die Transistoren M23, M24 und Q2 eine zweite
Folgeverstärkerstufe bilden. Diese Stufen sollen die
notwendigen Steuerströme und ein ausreichend schnelles Umschalten der
Schalter S1 und S2 gewährleisten.
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Wenn der Punkt A auf dem Potential VCC liegt (Vout ist
positiv), sind die Transistoren M22 und M23 leitend, die
Transistoren M21 und M24 sperren. Daraus ergibt sich, daß die NPN-
Transistoren Q2 und S2 sperren, während der Transistor S1
leitend ist. Das Potential Viso liegt dann tatsächlich auf Masse
GND, und zwar über den Transistor S1.
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Wenn der Punkt A auf dem negativen Potential Vout liegt, kehrt
sich der Zustand der MOS-Transistoren M21, M22, M23 und M24
um, das Gate des Schalters S1 liegt bei Vouti und die Basis der
bipolaren Transistoren Q2 und S2 liegt bei Vout + VBE,- d.h. der
letztgenannte Transistor wird leitend und das Potential Viso
wird auf das Potential Vout eingestellt, was dem gewünschten
Ergebnis entspricht.
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Aus dem oben gesagten folgt tatsächlich, daß die Spannung Viso
nicht streng gleich dem Massepotential oder der Spannung von
Vout ist, sondern daß sie von diesen Potentialen nur um eine
Spannung von einigen zehn mV abweicht, was beispielsweise der
Kollektor/Emitter-Spannung bei Sättigung eines bipolaren
Transistors oder dem Drain/Source-Spannungsabfall eines
MOS-Transistors im leitenden Zustand entspricht.
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Der Fachmann auf diesem Gebiet wird erkennen, daß die obigen
Ausführungsformen nur ein Beispiel eines Aufbaus gemäß der
vorliegenden Erfindung darstellen. Was den Transistor Sl
betrifft, so wurde dieser vorstehend als ein MOS-Transistor
beschrieben; es könnte jedoch unter der Bedingung, daß seine
Steuerschaltung entsprechend modifiziert wird, auch ein
bipolarer Transistor eingesetzt werden. Ähnlich könnte ein
vertikaler MOS-Transistor anstelle eines vertikalen NPN-Transistors
für den Transistor S2 vorgesehen werden. Allgemeiner gesagt,
die vorliegende Erfindung kann auf dieselbe Weise mit P-Kanal
Transistoren für die lateralen MOS bzw. PNP-Transistoren für
die vertikalen bipolaren Transistoren eingesetzt werden.
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Figur 10 zeigt auf vereinfachte Weise ein Beispiel für die
Integration einer Schaltung gemäß der vorliegenden Erfindung,
welche Figur 8 entspricht.
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Figur 10 zeigt von links nach rechts:
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- einen vertikalen NPN-Transistor S1, dessen Basis B das
Ausgangssignal des Detektors D empfängt,
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- einen logischen Caisson, wie den Caisson 30 von Figur 2,
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dessen Isolationsbereiche mit der Spannung Viso verbunden
sind,
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- einen lateralen N-Kanal MOS-Transistor, der den Schalter
S1 bildet, und
- eine VDMOS-Transistorzelle, wie die Zelle 10 der Figuren
1 und 2.
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Wie bereits erläutert, ist der Ermitter des vertikalen NPN-
Transistors S2 mit dem Potential Viso verbunden, welches auch
mit dem Drain des Transistors S1 verbunden ist, dessen Source
mit Masse verbunden ist, wobei als Verbindung der Source
beispielsweise die VDMOS-Zelle 10 dient.
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Es sei bemerkt, daß gemäß eines weiteren Merkmals der
vorliegenden Erfindung vorzugsweise der P&spplus;-Isolationsbereich des
lateralen MOS-Transistors S1 mit Masse und nicht mit Viso
verbunden ist. In diesem Fall, wird nämlich dann, wenn Vout negativ
wird, der parasitäre bipolare NPN-Transistor QP2, der in Figur
10 gezeigt ist, leitend und bestätigt die Verbindung von Viso
zu Vout