JP2004311684A - 半導体装置 - Google Patents
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Abstract
【課題】ＢｉＣＭＯＳプロセスの工程数を削減する。
【解決手段】Ｐ型の半導体基板１の表面には第１のＮウエル３Ａ，３Ｂが深く形成されている。第１のＮウエル３Ａの中には、Ｐウエル４Ａが形成され、このＰウエル４Ａ中にＮチャネル型ＭＯＳトランジスタ１０が形成されている。第１のＮウエル３Ｂは、縦型ＮＰＮバイポーラトランジスタ３０のコレクタに用いられている。第１のＮウエル３Ｂの中には、Ｐウエル４Ｂが形成されている。Ｐウエル４ＢはＰウエル４Ａと同時に形成される。このＰウエル４Ｂは、縦型ＮＰＮバイポーラトランジスタ３０のベースに用いられる。Ｐウエル４Ｂの表面には、縦型ＮＰＮバイポーラトランジスタ３０のＮ＋型のエミッタ層３１、Ｐ＋型のベース電極層３２が形成されている。
【選択図】 図１
【解決手段】Ｐ型の半導体基板１の表面には第１のＮウエル３Ａ，３Ｂが深く形成されている。第１のＮウエル３Ａの中には、Ｐウエル４Ａが形成され、このＰウエル４Ａ中にＮチャネル型ＭＯＳトランジスタ１０が形成されている。第１のＮウエル３Ｂは、縦型ＮＰＮバイポーラトランジスタ３０のコレクタに用いられている。第１のＮウエル３Ｂの中には、Ｐウエル４Ｂが形成されている。Ｐウエル４ＢはＰウエル４Ａと同時に形成される。このＰウエル４Ｂは、縦型ＮＰＮバイポーラトランジスタ３０のベースに用いられる。Ｐウエル４Ｂの表面には、縦型ＮＰＮバイポーラトランジスタ３０のＮ＋型のエミッタ層３１、Ｐ＋型のベース電極層３２が形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、同一の半導体基板上にＭＯＳトランジスタとバイポーラトランジスタとを有した半導体装置に関する。
【０００２】
【従来の技術】
近年、アナログ回路とデジタル回路を集積化した、アナログ・デジタル混載ＬＳＩが開発されている。係るＬＳＩでは、アナログ回路については主としてバイポーラトランジスタで構成し、デジタル回路についてＭＯＳトランジスタで構成している。そして、ＭＯＳトランジスタとバイポーラトランジスタとを同一の半導体基板上に形成する場合には、通常、バイポーラプロセスとＣＭＯＳプロセスとを組み合わせたＢｉＣＭＯＳプロセスが用いられている。
【０００３】
従来、ＢｉＣＭＯＳプロセスでは、ＣＭＯＳプロセスに対して工程数が大幅に増加するため、ＬＳＩの製造コスト及び作製日数の大幅な増加を招いている。
これに対して、特許文献１には、いわゆるトリプルウエルＣＭＯＳプロセスを用いたバイポーラトランジスタを形成することで、工程数の削減を図る技術が記載されている。
【０００４】
【特許文献１】特開２０００−３９７２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、バイポーラトランジスタのベースは、特別の追加工程により形成しており、その分、工程数が増加していた。
【０００６】
【課題を解決するための手段】
そこで、本発明はトリプルウエルＣＭＯＳプロセスを用い、しかも特別の工程を追加することなく、種々のタイプのバイポーラトランジスタを形成したものである。その主な特徴構成は、Ｐ型の半導体基板の表面にＮウエルを形成し、その中にＰチャネル型トランジスタを形成する。また、Ｎウエル中にＰウエルを形成し、その中にＮチャネル型トランジスタを形成する。そして、Ｎウエルを縦型ＮＰＮバイポーラトランジスタのコレクタとして用いるというものである。
【０００７】
これに加えて、Ｐウエルを縦型ＮＰＮバイポーラトランジスタまたは横型ＮＰＮバイポーラトランジスタのベースとして用いるというものである。
【０００８】
【発明の実施の形態】
次に、本発明の実施形態に係る半導体装置について、図面を参照しながら詳細に説明する。図１及び図２は、本発明の実施形態に係る半導体装置の断面図である。図１は、Ｎチャネル型ＭＯＳトランジスタ１０、Ｐチャネル型ＭＯＳトランジスタ２０、縦型ＮＰＮバイポーラトランジスタ（Ｖｅｒｔｉｃａｌ ＮＰＮ ＢＪＴ）３０を示しており、図２は、横型ＮＰＮバイポーラトランジスタ（Ｌａｔｅｒａｌ ＮＰＮ ＢＪＴ）４０、横型ＰＮＰバイポーラトランジスタ（Ｌａｔｅｒａｌ ＰＮＰ ＢＪＴ）５０、縦型ＰＮＰバイポーラトランジスタ（Ｖｅｒｔｉｃａｌ ＰＮＰ ＢＪＴ）６０を示している。これらの２種類のＭＯＳトランジスタ及び４種類のバイポーラトランジスタはいずれも同一の半導体基板１中に形成されている。
【０００９】
次に、図１を参照して、Ｎチャネル型ＭＯＳトランジスタ１０、Ｐチャネル型ＭＯＳトランジスタ２０、縦型ＮＰＮバイポーラトランジスタ３０の構造及びその製法について詳しく説明する。
【００１０】
Ｐ型の半導体基板１の表面にはこれらのトランジスタを電気的に分離するためのフィールド絶縁膜２が形成されている。また、Ｐ型の半導体基板１の表面には第１のＮウエル３Ａ，３Ｂが深く同時に形成されている。その深さは、例えば、Ｐ型の半導体基板１の表面から４μｍ程度である。第１のＮウエル３Ａの中には、Ｐウエル４Ａが形成され、この中に、Ｎチャネル型ＭＯＳトランジスタ１０が形成されている。Ｐウエル４Ａは第１のＮウエル３Ａより浅く形成され、その深さは例えば１μｍ〜２μｍである。Ｐウエル４Ａの表面に、Ｎチャネル型ＭＯＳトランジスタ１０のＮ＋のソース層１１、Ｎ＋型のドレイン層１２、ゲート絶縁膜、ゲート絶縁膜上のゲート電極１３及び、Ｐウエル４Ａの電位設定用のＰ＋層１４が形成されている。
【００１１】
一方、第１のＮウエル３Ｂは、縦型ＮＰＮバイポーラトランジスタ３０のコレクタに用いられている。また、第１のＮウエル３Ｂの中には、Ｐウエル４Ｂが形成されている。Ｐウエル４ＢはＰウエル４Ａと同時に同一工程で形成される。このＰウエル４Ｂは、縦型ＮＰＮバイポーラトランジスタ３０のベースに用いられる。Ｐウエル４Ｂの表面には、Ｎ＋型のエミッタ層３１、Ｐ＋型のベース電極層３２が形成されている。
【００１２】
また、エミッタ層３１とベース電極層３２の間には、ゲート絶縁膜を介してゲート電極３３が形成されている。ゲート電極３３はエミッタ層３１と接続されている。更に、第１のＮウエル３Ｂの表面にはＰ＋型のコレクタ層３３が形成されている。エミッタ層３１とベース電極層３２はゲート電極３３をマスクとしたイオン注入により形成されるため、ベース電極層３２とエミッタ層３１との距離は、ゲート電極３３の長さによって決められる。
【００１３】
また、第１のＮウエル３Ａの中には、第２のＮウエル５Ａが形成されている。そして、その中にＰチャネル型ＭＯＳトランジスタ２０が形成されている。第２のＮウエル５Ａは、第１のＮウエル３Ａより浅く形成され、その深さは例えば１μｍ〜２μｍである。第２のＮウエル５Ａの表面には、Ｐチャネル型ＭＯＳトランジスタ２０のＰ＋のソース層２１、Ｐ＋型のドレイン層２２、ゲート絶縁膜、ゲート絶縁膜上のゲート電極２３及び、第２のＮウエル５Ａの電位設定用のＮ＋層２４が形成されている。
【００１４】
次に、図２を参照して、横型ＮＰＮバイポーラトランジスタ４０、横型ＰＮＰバイポーラトランジスタ５０、縦型ＰＮＰバイポーラトランジスタ６０の構造及びその製法について詳しく説明する。
【００１５】
Ｐ型の半導体基板１の表面にはこれらのトランジスタを電気的に分離するためのフィールド絶縁膜２が形成されている。まず、横型ＮＰＮバイポーラトランジスタ４０について説明する。Ｐ型半導体基板１の表面には、第１のＮウエル３Ｃが形成されている。この第１のＮウエル３Ｃは、前述の第１のＮウエル３Ａ，３Ｂと同時に同一工程で形成されるものである。第１のＮウエル３Ｃの中には、Ｐウエル４Ｃが形成されている。このＰウエル４Ｃも前述のＰウエル４Ａ，４Ｂと同時に同一工程で形成されるものである。横型ＮＰＮバイポーラトランジスタ４０は、第１のＮウエル３Ｃの中に形成されている。Ｐウエル４Ｃは、横型ＮＰＮバイポーラトランジスタ４０のベースに用いられる。Ｐウエル４Ｃの表面には、Ｎ＋型のエミッタ層４１、Ｐ＋型のコレクタ層４２が形成されている。
【００１６】
また、エミッタ層４１とコレクタ層４２の間には、ゲート絶縁膜を介してゲート電極４３が形成されている。ゲート電極４３はエミッタ層４１と接続されている。更に、Ｐウエル４Ｃの表面にはＰ＋型のベース層４４が形成されている。エミッタ層４１とコレクタ層４２とゲート電極４３をマスクとしたイオン注入により形成されるため、エミッタ層４１とコレクタ層４２との距離、すなわちベース幅は、ゲート電極４３の長さによって決められる。また、第１のＮウエル４Ｃの表面には第１のＮウエル３Ｃの電位設定用のＮ＋層４５が形成されている。
【００１７】
次に、横型ＰＮＰバイポーラトランジスタ５０について説明する。第２のＮウエル５Ｂは、第２のＮウエル５Ａと同時に同一工程で形成され、このトランジスタのベースとして用いられる。
【００１８】
第２のＮウエル５Ｂの表面には、Ｐ＋型のエミッタ層５１、Ｐ＋型のコレクタ層５２が形成されている。エミッタ層５１とコレクタ層５２の間には、ゲート絶縁膜を介してゲート電極５３が形成されている。ゲート電極５３はエミッタ層５１と接続されている。更に、第２のＮウエル５Ｂの表面にはＮ＋型のベース層５４が形成されている。エミッタ層５１とコレクタ層５２はゲート電極５３をマスクとしたイオン注入により形成されるため、エミッタ層５１とコレクタ層５２との距離、すなわちベース幅は、ゲート電極５３の長さによって決められる。また、第２のＮウエル５Ｂと隣接したＰ型半導体基板１表面には基板電位設定用のＰ＋層５５が形成されている。
【００１９】
次に、縦型ＰＮＰバイポーラトランジスタ６０について説明する。第２のＮウエル５Ｃは、第２のＮウエル５Ａ，５Ｂと同時に同一工程で形成され、このトランジスタのベースとして用いられる。
【００２０】
第２のＮウエル５Ｃの表面には、Ｐ＋型のエミッタ層６１、Ｎ＋型のベース電極層６２が形成されている。エミッタ層６１とベース電極層６２の間には、ゲート絶縁膜を介してゲート電極６３が形成されている。ゲート電極６３はエミッタ層６１と接続されている。エミッタ層６１とベース電極層６２はゲート電極６３をマスクとしたイオン注入により形成されるため、エミッタ層６１とコレクタ層６２との距離は、ゲート電極６３の長さによって決められる。また、第２のＮウエル５Ｃと隣接したＰ型半導体基板１表面にはＰ＋型のコレクタ層６４が形成されている。
【００２１】
次に、本実施形態に係る半導体装置の製造方法について説明する。まず、例えばＰ型シリコン基板等の半導体基板１の表面に、第１のＮウエル３Ａ，３Ｂ，３Ｃを形成する。この工程は、例えばリンのイオン注入と、その後の熱拡散により行う。
【００２２】
次に、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）を用いて、フィールド絶縁膜２を形成する。その後、Ｐウエル４Ａ，４Ｂ，４Ｃ、第２のＮウエル５Ａ，５Ｂ，５Ｃを形成する。Ｐウエル４Ａ，４Ｂ，４Ｃ、第２のＮウエル５Ａ，５Ｂ，５Ｃは別々のイオン注入工程で形成し、熱拡散を行う。熱拡散は同時でもよいし、それぞれのイオン注入工程後に別々に行っても良い。
【００２３】
その後、熱酸化によりゲート絶縁膜を形成し、必要に応じて、Ｎチャネル型ＭＯＳトランジスタ１０及びＰチャネル型ＭＯＳトランジスタ２０のチャネルイオン注入を行う。そして、ゲート絶縁膜上にゲート電極１３，２３，３３，４３，５３，６３を形成する。これらのゲート電極は、ポリシリコン層やポリサイド層によって形成される。
【００２４】
その後、燐や砒素のようなＮ型不純物のイオン注入により、Ｎ＋層の形成を行う。Ｎ＋層には、上述したＮチャネル型ＭＯＳトランジスタのソース層１１，ドレイン層、Ｐチャネル型ＭＯＳトランジスタ２０のＮ＋層２４、縦型ＮＰＮバイポーラトランジスタ３０のエミッタ層３１，コレクタ層３３、横型ＮＰＮバイポーラトランジスタ４０のエミッタ層４１，コレクタ層４２、Ｎ＋層４５、横型ＰＮＰバイポーラトランジスタ５０のベース層５４、縦型ＰＮＰバイポーラトランジスタ６０のベース電極層６２が含まれる。
【００２５】
また、ボロンや２フッ化ボロンのようなＰ型不純物のイオン注入により、Ｐ＋層の形成を行う。Ｐ＋層には、上述したＮチャネル型ＭＯＳトランジスタのＰ＋層１４、Ｐチャネル型ＭＯＳトランジスタ２０のソース層２１，ドレイン層２２、縦型ＮＰＮバイポーラトランジスタ３０のベース電極層３２、横型ＮＰＮバイポーラトランジスタ４０のベース層４４、横型ＰＮＰバイポーラトランジスタ５０のエミッタ層５１，コレクタ層５２、縦型ＰＮＰバイポーラトランジスタ６０のエミッタ層６１，コレクタ層６４が含まれる。
【００２６】
本実施形態によれば、ＣＭＯＳトリプルウエルプロセスを用いて、特別な追加工程を用いることなく、ＣＭＯＳに加えて、４種類のバイポーラトランジスタ、すなわち、縦型ＮＰＮバイポーラトランジスタ３０、横型バイポーラトランジスタ４０、横型ＰＮＰバイポーラトランジスタ５０、縦型バイポーラトランジスタ６０を同一半導体基板１上に形成することができる。
【００２７】
図３は、上記の縦型ＮＰＮバイポーラトランジスタ３０の特性を示す図であり、横軸はコレクタ電流、縦軸は電流増幅率ｈＦＥを示している。この特性図から明らかなように、電流増幅率ｈＦＥは１００、遮断周波数も１ＧＨｚという、バイポーラプロセスに遜色のない優れた特性を得ることができる。
【００２８】
【発明の効果】
本発明によれば、トリプルウエルＣＭＯＳプロセスの各種ウエルをバイポーラトランジスタのベースやコレクタに用いることで、ＢｉＣＭＯＳプロセスの工程数を大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の断面図である。
【図２】本発明の実施形態に係る半導体装置の断面図である。
【図３】本発明の実施形態に係る縦型ＮＰＮバイポーラトランジスタの特性図である。
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、同一の半導体基板上にＭＯＳトランジスタとバイポーラトランジスタとを有した半導体装置に関する。
【０００２】
【従来の技術】
近年、アナログ回路とデジタル回路を集積化した、アナログ・デジタル混載ＬＳＩが開発されている。係るＬＳＩでは、アナログ回路については主としてバイポーラトランジスタで構成し、デジタル回路についてＭＯＳトランジスタで構成している。そして、ＭＯＳトランジスタとバイポーラトランジスタとを同一の半導体基板上に形成する場合には、通常、バイポーラプロセスとＣＭＯＳプロセスとを組み合わせたＢｉＣＭＯＳプロセスが用いられている。
【０００３】
従来、ＢｉＣＭＯＳプロセスでは、ＣＭＯＳプロセスに対して工程数が大幅に増加するため、ＬＳＩの製造コスト及び作製日数の大幅な増加を招いている。
これに対して、特許文献１には、いわゆるトリプルウエルＣＭＯＳプロセスを用いたバイポーラトランジスタを形成することで、工程数の削減を図る技術が記載されている。
【０００４】
【特許文献１】特開２０００−３９７２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、バイポーラトランジスタのベースは、特別の追加工程により形成しており、その分、工程数が増加していた。
【０００６】
【課題を解決するための手段】
そこで、本発明はトリプルウエルＣＭＯＳプロセスを用い、しかも特別の工程を追加することなく、種々のタイプのバイポーラトランジスタを形成したものである。その主な特徴構成は、Ｐ型の半導体基板の表面にＮウエルを形成し、その中にＰチャネル型トランジスタを形成する。また、Ｎウエル中にＰウエルを形成し、その中にＮチャネル型トランジスタを形成する。そして、Ｎウエルを縦型ＮＰＮバイポーラトランジスタのコレクタとして用いるというものである。
【０００７】
これに加えて、Ｐウエルを縦型ＮＰＮバイポーラトランジスタまたは横型ＮＰＮバイポーラトランジスタのベースとして用いるというものである。
【０００８】
【発明の実施の形態】
次に、本発明の実施形態に係る半導体装置について、図面を参照しながら詳細に説明する。図１及び図２は、本発明の実施形態に係る半導体装置の断面図である。図１は、Ｎチャネル型ＭＯＳトランジスタ１０、Ｐチャネル型ＭＯＳトランジスタ２０、縦型ＮＰＮバイポーラトランジスタ（Ｖｅｒｔｉｃａｌ ＮＰＮ ＢＪＴ）３０を示しており、図２は、横型ＮＰＮバイポーラトランジスタ（Ｌａｔｅｒａｌ ＮＰＮ ＢＪＴ）４０、横型ＰＮＰバイポーラトランジスタ（Ｌａｔｅｒａｌ ＰＮＰ ＢＪＴ）５０、縦型ＰＮＰバイポーラトランジスタ（Ｖｅｒｔｉｃａｌ ＰＮＰ ＢＪＴ）６０を示している。これらの２種類のＭＯＳトランジスタ及び４種類のバイポーラトランジスタはいずれも同一の半導体基板１中に形成されている。
【０００９】
次に、図１を参照して、Ｎチャネル型ＭＯＳトランジスタ１０、Ｐチャネル型ＭＯＳトランジスタ２０、縦型ＮＰＮバイポーラトランジスタ３０の構造及びその製法について詳しく説明する。
【００１０】
Ｐ型の半導体基板１の表面にはこれらのトランジスタを電気的に分離するためのフィールド絶縁膜２が形成されている。また、Ｐ型の半導体基板１の表面には第１のＮウエル３Ａ，３Ｂが深く同時に形成されている。その深さは、例えば、Ｐ型の半導体基板１の表面から４μｍ程度である。第１のＮウエル３Ａの中には、Ｐウエル４Ａが形成され、この中に、Ｎチャネル型ＭＯＳトランジスタ１０が形成されている。Ｐウエル４Ａは第１のＮウエル３Ａより浅く形成され、その深さは例えば１μｍ〜２μｍである。Ｐウエル４Ａの表面に、Ｎチャネル型ＭＯＳトランジスタ１０のＮ＋のソース層１１、Ｎ＋型のドレイン層１２、ゲート絶縁膜、ゲート絶縁膜上のゲート電極１３及び、Ｐウエル４Ａの電位設定用のＰ＋層１４が形成されている。
【００１１】
一方、第１のＮウエル３Ｂは、縦型ＮＰＮバイポーラトランジスタ３０のコレクタに用いられている。また、第１のＮウエル３Ｂの中には、Ｐウエル４Ｂが形成されている。Ｐウエル４ＢはＰウエル４Ａと同時に同一工程で形成される。このＰウエル４Ｂは、縦型ＮＰＮバイポーラトランジスタ３０のベースに用いられる。Ｐウエル４Ｂの表面には、Ｎ＋型のエミッタ層３１、Ｐ＋型のベース電極層３２が形成されている。
【００１２】
また、エミッタ層３１とベース電極層３２の間には、ゲート絶縁膜を介してゲート電極３３が形成されている。ゲート電極３３はエミッタ層３１と接続されている。更に、第１のＮウエル３Ｂの表面にはＰ＋型のコレクタ層３３が形成されている。エミッタ層３１とベース電極層３２はゲート電極３３をマスクとしたイオン注入により形成されるため、ベース電極層３２とエミッタ層３１との距離は、ゲート電極３３の長さによって決められる。
【００１３】
また、第１のＮウエル３Ａの中には、第２のＮウエル５Ａが形成されている。そして、その中にＰチャネル型ＭＯＳトランジスタ２０が形成されている。第２のＮウエル５Ａは、第１のＮウエル３Ａより浅く形成され、その深さは例えば１μｍ〜２μｍである。第２のＮウエル５Ａの表面には、Ｐチャネル型ＭＯＳトランジスタ２０のＰ＋のソース層２１、Ｐ＋型のドレイン層２２、ゲート絶縁膜、ゲート絶縁膜上のゲート電極２３及び、第２のＮウエル５Ａの電位設定用のＮ＋層２４が形成されている。
【００１４】
次に、図２を参照して、横型ＮＰＮバイポーラトランジスタ４０、横型ＰＮＰバイポーラトランジスタ５０、縦型ＰＮＰバイポーラトランジスタ６０の構造及びその製法について詳しく説明する。
【００１５】
Ｐ型の半導体基板１の表面にはこれらのトランジスタを電気的に分離するためのフィールド絶縁膜２が形成されている。まず、横型ＮＰＮバイポーラトランジスタ４０について説明する。Ｐ型半導体基板１の表面には、第１のＮウエル３Ｃが形成されている。この第１のＮウエル３Ｃは、前述の第１のＮウエル３Ａ，３Ｂと同時に同一工程で形成されるものである。第１のＮウエル３Ｃの中には、Ｐウエル４Ｃが形成されている。このＰウエル４Ｃも前述のＰウエル４Ａ，４Ｂと同時に同一工程で形成されるものである。横型ＮＰＮバイポーラトランジスタ４０は、第１のＮウエル３Ｃの中に形成されている。Ｐウエル４Ｃは、横型ＮＰＮバイポーラトランジスタ４０のベースに用いられる。Ｐウエル４Ｃの表面には、Ｎ＋型のエミッタ層４１、Ｐ＋型のコレクタ層４２が形成されている。
【００１６】
また、エミッタ層４１とコレクタ層４２の間には、ゲート絶縁膜を介してゲート電極４３が形成されている。ゲート電極４３はエミッタ層４１と接続されている。更に、Ｐウエル４Ｃの表面にはＰ＋型のベース層４４が形成されている。エミッタ層４１とコレクタ層４２とゲート電極４３をマスクとしたイオン注入により形成されるため、エミッタ層４１とコレクタ層４２との距離、すなわちベース幅は、ゲート電極４３の長さによって決められる。また、第１のＮウエル４Ｃの表面には第１のＮウエル３Ｃの電位設定用のＮ＋層４５が形成されている。
【００１７】
次に、横型ＰＮＰバイポーラトランジスタ５０について説明する。第２のＮウエル５Ｂは、第２のＮウエル５Ａと同時に同一工程で形成され、このトランジスタのベースとして用いられる。
【００１８】
第２のＮウエル５Ｂの表面には、Ｐ＋型のエミッタ層５１、Ｐ＋型のコレクタ層５２が形成されている。エミッタ層５１とコレクタ層５２の間には、ゲート絶縁膜を介してゲート電極５３が形成されている。ゲート電極５３はエミッタ層５１と接続されている。更に、第２のＮウエル５Ｂの表面にはＮ＋型のベース層５４が形成されている。エミッタ層５１とコレクタ層５２はゲート電極５３をマスクとしたイオン注入により形成されるため、エミッタ層５１とコレクタ層５２との距離、すなわちベース幅は、ゲート電極５３の長さによって決められる。また、第２のＮウエル５Ｂと隣接したＰ型半導体基板１表面には基板電位設定用のＰ＋層５５が形成されている。
【００１９】
次に、縦型ＰＮＰバイポーラトランジスタ６０について説明する。第２のＮウエル５Ｃは、第２のＮウエル５Ａ，５Ｂと同時に同一工程で形成され、このトランジスタのベースとして用いられる。
【００２０】
第２のＮウエル５Ｃの表面には、Ｐ＋型のエミッタ層６１、Ｎ＋型のベース電極層６２が形成されている。エミッタ層６１とベース電極層６２の間には、ゲート絶縁膜を介してゲート電極６３が形成されている。ゲート電極６３はエミッタ層６１と接続されている。エミッタ層６１とベース電極層６２はゲート電極６３をマスクとしたイオン注入により形成されるため、エミッタ層６１とコレクタ層６２との距離は、ゲート電極６３の長さによって決められる。また、第２のＮウエル５Ｃと隣接したＰ型半導体基板１表面にはＰ＋型のコレクタ層６４が形成されている。
【００２１】
次に、本実施形態に係る半導体装置の製造方法について説明する。まず、例えばＰ型シリコン基板等の半導体基板１の表面に、第１のＮウエル３Ａ，３Ｂ，３Ｃを形成する。この工程は、例えばリンのイオン注入と、その後の熱拡散により行う。
【００２２】
次に、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）を用いて、フィールド絶縁膜２を形成する。その後、Ｐウエル４Ａ，４Ｂ，４Ｃ、第２のＮウエル５Ａ，５Ｂ，５Ｃを形成する。Ｐウエル４Ａ，４Ｂ，４Ｃ、第２のＮウエル５Ａ，５Ｂ，５Ｃは別々のイオン注入工程で形成し、熱拡散を行う。熱拡散は同時でもよいし、それぞれのイオン注入工程後に別々に行っても良い。
【００２３】
その後、熱酸化によりゲート絶縁膜を形成し、必要に応じて、Ｎチャネル型ＭＯＳトランジスタ１０及びＰチャネル型ＭＯＳトランジスタ２０のチャネルイオン注入を行う。そして、ゲート絶縁膜上にゲート電極１３，２３，３３，４３，５３，６３を形成する。これらのゲート電極は、ポリシリコン層やポリサイド層によって形成される。
【００２４】
その後、燐や砒素のようなＮ型不純物のイオン注入により、Ｎ＋層の形成を行う。Ｎ＋層には、上述したＮチャネル型ＭＯＳトランジスタのソース層１１，ドレイン層、Ｐチャネル型ＭＯＳトランジスタ２０のＮ＋層２４、縦型ＮＰＮバイポーラトランジスタ３０のエミッタ層３１，コレクタ層３３、横型ＮＰＮバイポーラトランジスタ４０のエミッタ層４１，コレクタ層４２、Ｎ＋層４５、横型ＰＮＰバイポーラトランジスタ５０のベース層５４、縦型ＰＮＰバイポーラトランジスタ６０のベース電極層６２が含まれる。
【００２５】
また、ボロンや２フッ化ボロンのようなＰ型不純物のイオン注入により、Ｐ＋層の形成を行う。Ｐ＋層には、上述したＮチャネル型ＭＯＳトランジスタのＰ＋層１４、Ｐチャネル型ＭＯＳトランジスタ２０のソース層２１，ドレイン層２２、縦型ＮＰＮバイポーラトランジスタ３０のベース電極層３２、横型ＮＰＮバイポーラトランジスタ４０のベース層４４、横型ＰＮＰバイポーラトランジスタ５０のエミッタ層５１，コレクタ層５２、縦型ＰＮＰバイポーラトランジスタ６０のエミッタ層６１，コレクタ層６４が含まれる。
【００２６】
本実施形態によれば、ＣＭＯＳトリプルウエルプロセスを用いて、特別な追加工程を用いることなく、ＣＭＯＳに加えて、４種類のバイポーラトランジスタ、すなわち、縦型ＮＰＮバイポーラトランジスタ３０、横型バイポーラトランジスタ４０、横型ＰＮＰバイポーラトランジスタ５０、縦型バイポーラトランジスタ６０を同一半導体基板１上に形成することができる。
【００２７】
図３は、上記の縦型ＮＰＮバイポーラトランジスタ３０の特性を示す図であり、横軸はコレクタ電流、縦軸は電流増幅率ｈＦＥを示している。この特性図から明らかなように、電流増幅率ｈＦＥは１００、遮断周波数も１ＧＨｚという、バイポーラプロセスに遜色のない優れた特性を得ることができる。
【００２８】
【発明の効果】
本発明によれば、トリプルウエルＣＭＯＳプロセスの各種ウエルをバイポーラトランジスタのベースやコレクタに用いることで、ＢｉＣＭＯＳプロセスの工程数を大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の断面図である。
【図２】本発明の実施形態に係る半導体装置の断面図である。
【図３】本発明の実施形態に係る縦型ＮＰＮバイポーラトランジスタの特性図である。
Claims (5)
- Ｐ型の半導体基板と、
前記半導体基板の表面に形成され、その中にＰチャネル型トランジスタが形成されるＮウエルと、
前記Ｎウエルの中に形成され、その中にＮチャネル型トランジスタが形成されるＰウエルと、を有し、前記Ｎウエルを縦型ＮＰＮバイポーラトランジスタのコレクタとして用いることを特徴とする半導体装置。 - 前記Ｐウエルを縦型ＮＰＮバイポーラトランジスタのベースとして用いることを特徴とする請求項１記載の半導体装置。
- 前記Ｐウエルを横型ＮＰＮバイポーラトランジスタのベースとして用いることを特徴とする請求項１記載の半導体装置。
- 前記Ｎウエル中にこのＮウエルより浅い第２のＮウエルを形成し、この第２のＮウエルを縦型ＰＮＰバイポーラトランジスタのベースとして用いることを特徴とする請求項１記載の半導体装置。
- 前記Ｎウエル中にこのＮウエルより浅い第２のＮウエルを形成し、この第２のＮウエルを横型ＰＮＰバイポーラトランジスタのベースとして用いることを特徴とする請求項１記載の半導体装置。
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