DE69020316T2 - MOS-Schaltkreis mit einem Gate-optimierten lateralen bipolaren Transistor. - Google Patents

MOS-Schaltkreis mit einem Gate-optimierten lateralen bipolaren Transistor.

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Description

  • Die vorliegende Erfindung bezieht sich auf integrierte MOS- Schaltkreise mit Gate-optimierten lateralen Bipolartransistor- Bauelementen
  • Die BICMOS-Technologie erlaubt die Integration sowohl von Bipolartransistoren als auch von CMOS-FET-Bauelementen in MOS- Schaltkreisstrukturen. Bei Schaltkreisanwendungen, die das Treiben einer Last mit hoher Kapazität erfordern, sind Bipolarausgangstransistoren aufgrund ihrer Fähigkeit zur Bereitstellung eines hohen Strompegels vorteilhaft. Es wurden BICMOS-Schaltkreise entwickelt, die auf Kosten einer erhöhten technologischen Komplexität sowohl laterale pnp-Transistoren als auch vertikale npn-Transistoren beinhalten. Der laterale pnp-Transistor wird innerhalb der n-Wanne eines integrierten BiCMOS- oder CMOS- Schaltkreises durch ein schmales Feldoxid gebildet. Typischerweise liegt die Breite des Feldoxides, das die Basiszone des lateralen pnp-Transistors festlegt, bei der minimalen Abmessung, welche die lithographische Technik zur Erzeugung dieser Bauelemente erlaubt.
  • Jüngere Entwicklungen haben es ermöglicht, daß diese Bauelemente mit immer weiter abnehmenden Abmessungen definiert werden können. Zum Beispiel können unter Verwendung eines feineren lithographischen Druckvorganges 0,4 um Polysilicium-Gates in einer 1,0-um-MOS-Technologie gedruckt werden.
  • Der Nachteil bei bipolaren Bauelementen besteht in dem Spannungsabfall, der mit den vollständig leitenden gesättigten bipolaren Bauelementen einhergeht. Bei FET-Bauelementen verursacht der vollständig leitende Zustand im wesentlichen einen Null- Spannungsabfall, womit ein Ausgangsspannungshub zwischen Vdd, dem Drain-Potential, und Vss, dem Source-Potential, ermöglicht wird.
  • In JP-A-61 274512 ist ein Pufferschaltkreis offenbart, der einen Bipolartransistor und parallel dazu einen FET verwendet, um die Ausgangspegelreduzierung durch eine Emitter-Kollektor-Spannung im EIN-Zustand zu unterdrücken.
  • Im Stand der Technik wird erkannt, daß laterale Bipolartransistoren mit einer Gate-Elektrode aus Polysilicium ausgeführt sein können, das die Basiszone des lateralen Bipolartransistors festlegt. In dem US-Patent 4 089 022 ist eine Gate-Elektrode vorgesehen, die von der Basiszone eines lateralen Transistors isoliert ist. Die Gate-Elektrode ist vorgespannt, um das Oberflächenpotential der Minoritätsladungsträger zu erniedrigen. Die Vorspannung ist im wesentlichen eine Gleichspannung, die verwendet werden kann, um die Leistungsfähigkeit des Bauelementes zu verändern.
  • Die vorliegende Erfindung, wie sie beansprucht ist, verwendet mit einem derartigen Gate ausgerüstete laterale Transistoren, um den oben erwähnten Nachteil eines Spannungsabfalls, der zwischen den Emitter- und Kollektoranschlüssen auftritt, zu überwinden. Die Bipolartransistorleistungsfähigkeit ist daher derjenigen eines FET-Bauelementes ähnlich, ohne bezüglich der Lastkapazität oder der Schaltgeschwindigkeit einen Kompromiß einzugehen.
  • Diese und weitere Aufgaben dieser Erfindung werden durch einen Schaltkreis gelöst, der als Ausgangstreiberbauelement einen lateralen Bipolartransistor mit einer durch ein Polysilicium-Gate festgelegten Basiszone beinhaltet. Das Bauelement wird als kombiniertes Bauelement betrieben, das sowohl die Gateverbindung als auch die Basisverbindung des Bauelementes schaltet.
  • Das Anlegen eines Schaltpotentiales sowohl an die Basis- als auch an die Gateverbindung ist dahingehend wirksam, daß gewährleistet ist, daß Ladungsträger nicht nur innerhalb des Volumenmaterials des Bauelementes sondern auch entlang der Oberfläche des Siliciums fließen.
  • Die Verwendung des Leitungspfades, der durch den FET-Kanal des Bauelementes bereitgestellt wird, ermöglicht es, daß der Ausgangspegel des Bauelementes den vollen Ausgangspegel erreicht, der gleich dem Potential an dem Emitter ist, der auch als Sourceverbindung dient. Der daraus resultierende volle Spannungsversorgungshub bewirkt eine höhere Rauschgrenze, als mit herkömmlichen, in CMOS ausgeführten bipolaren Bauelementen realisiert wird.
  • Bei einer bevorzugten Ausführungsform der Erfindung ist ein lateraler Gate-optimierter pnp-Transistor mit einem vertikalen npntransistor in einem integrierten BiCMOS-Schaltkreis ausgeführt. Das eine oder das andere der Bauelemente ist befähigt, mittels eines durch ein PFET- und NFET-Netzwerk festgelegten CMOS-Logikzustandes Strom zu leiten.
  • Der pnp-Transistor wird, wenn er durch das PFET-Netzwerk aktiviert wird, mit einem Spannungspegel derart angesteuert, daß die Basisverbindung und die Gateverbindung eine Leitung zwischen der Emitter- und der Kollektor-Verbindung aufbauen. Die Gatespannung führt dazu, daß die Emitter-Kollektor-Verbindung im wesentlichen einen p-Kanal mit im wesentlichen Null-Spannungsabfall bildet.
  • Komplementäre p-Kanal- und n-Kanal-Bauelemente verbinden alternativ die jeweilige Basis- und Emitter-Verbindung jedes Bipolartransistors miteinander, wenn der Bipolartransistor nichtleitend gemacht werden soll.
  • Die Erfindung beschreibt einen gategesteuerten lateralen Bipolartransistor, der die Stromtreiberfähigkeit von bipolarem Schalten mit dem Spannungsabfall eines MOSFET-Schaltbauelementes bereitstellt.
  • Für ein besseres Verständnis der vorliegenden Erfindung zusammen mit weiteren Aufgaben und Vorteilen werden im folgenden bevorzugte Ausführungsformen der Erfindung unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen:
  • Figur 1A einen in CMOS-Technologie ausgeführten Gate-optimierten lateralen pnp-Transistor darstellt;
  • Figur 1B den Gate-optimierten lateralen pnp-Transistor von Figur 1A schematisch darstellt;
  • Figur 1C den leitenden Schaltzustand des Gate-optimierten lateralen pnp-Transistors von Figur 1A schematisch darstellt;
  • Figur 2 eine in reiner CMOS-Technologie ausgeführte Ausführungsform der Erfindung darstellt;
  • Figur 3 einen BiCMOS-ausgeführten Treiberschaltkreis unter Verwendung der Vorteile eines gategeschalteten lateralen pnp-Transistors darstellt;
  • Figur 4 einen NAND-Logikschaltkreis mit zwei Eingängen mit einem komplementären BiCMOS-Treiberschaltkreis darstellt; und
  • Figur 5 einen SOI-ausgeführten lateralen pnp-Transistor darstellt, der zur Verwendung in den vorhergehenden Schaltkreisen eingerichtet sein kann.
  • Nun bezugnehmend auf die Figuren 1A, 1B und 1C ist ein in CMOS ausgeführter Gate-optimierter lateraler pnp-Transistor gezeigt. Es ist ein Substrat 10 dargestellt, das mit einer bezüglich der Schicht 9, die ebenfalls Teil des Substrates ist, relativen p&spplus;- Dotierung dotiert ist. Der Gate-optimierte laterale pnp-Transistor besitzt eine n-Wanne 14, die durch eine n-leitende Implantation 13 eine Verbindung zu einem Basisanschluß B besitzt. Eine vergrabene Schicht 12 ist gezeigt, die ebenfalls eine n-leitende Dotierung ähnlich der Dotierung der n-leitenden Implantation 13 beinhaltet. Die Basisverbindung wird durch die n-leitende Basiskontaktimplantation 17 bewirkt.
  • An der Oberfläche der n-Wanne 14 sind zwei p-dotierte Bereiche 16 und 20 angeordnet, die einen Kollektor und einen Emitter eines bipolaren Bauelementes definieren.
  • Lateral im Bereich zwischen dem Kollektor 16 und dem Emitter 20 ist ein Polysilicium-Gate 19 angeordnet. Das Gate ist vom Kollektor, der Basis und dem Emitter 16, 14 und 20 durch eine isolierende Schicht 18 isoliert.
  • Der Gate-optimierte laterale pnp-Transistor kann mit CMOS-Herstellungstechniken gemäß dem Stand der Technik so ausgeführt werden, daß er eine Gatebreite im Bereich von 0,5 Mikrometer besitzt. Das Bauelement schaltet schneller, wenn die Breite des Gatebereiches kleiner wird.
  • Um einen Vorteil aus der verbesserten Schaltgeschwindigkeit von Bauelementen zu ziehen, die geringe, durch ein Polysilicium-Gate 19 definierte Basisbreiten aufweisen, veranschaulichen die Figuren 1B und 1C den Schalteffekt des lateralen pnp-Transistors von einem nichtleitenden Emitter-Kollektor-Schaltkreis in einen leitenden Emitter-Kollektor-Schaltkreis. Es ist ersichtlich, daß eine gemeinsame Aktivierung der Basis- und der Gateverbindung den Kollektor-Emitter-Schaltkreis leitend macht. Wenn die Gateverbindung auch geschaltet ist, erscheint das Bauelement als ein MOSFET-Bauelement, wie in Figur 1C gezeigt. In dieser Konfiguration wird der Emitter zur Source und der Kollektor zum Drain, während die Basis keinen wesentlichen Anteil mehr an dem leitenden Betriebszustand des Bauelementes hat.
  • Wie aus den folgenden Ausführungen des lateralen pnp-Transistors sowohl in reiner CMOS-Herstellung als auch in BiCMOS-Herstellung ersichtlich werden wird, weist das Bauelement von Figur lc im wesentlichen keinen Spannungsabfall von Source zu Drain auf. Während ein echtes bipolares Bauelement stets einen Spannungsabfall vom Kollektor zum Emitter (VCE) aufweist, der für das Bauelement keinen vollen Spannungshub bis zur Emitterspannung zuläßt, besitzt somit das Bauelement von Figur 1C keinen derartigen Spannungsabfall.
  • In Figur 2 ist ein Inverterschaltkreis dargestellt, der den lateralen pnp-Transistor als Bauelement zum Treiben einer Last mit hoher Stromstärke verwendet. Der laterale pnp-Transistor verfügt über verbesserte Lasttreiberfähigkeiten, wobei der Strom zu einer angeschlossenen Last erhöht wird. Der Inverterschaltkreis beinhaltet neben dem lateralen pnp-Transistor 31 sowohl p-Kanal- Bauelemente 32 und 33 als auch ein n-Kanal-Bauelement 34. Der Wert des implementierten lateralen Transistors in dem Inverterschaltkreis von Figur 2 besteht darin, Vorteile aus der Pullup- Eigenschaft zu ziehen. Wenn der laterale pnp-Transistor 31 dergestalt durchgeschaltet ist, daß er Strom über den Kollektor- Emitter-Schaltkreis leitet, erlaubt die Gateverbindung, daß das Bauelement als ein vollständig freigegebener MOSFET-Transistor, wie in Figur 1C gezeigt, betrieben wird. Somit wird ein vollständiges Hochziehen der Spannung auf den Pegel Vdd erreicht, was den Spannungshub für den Inverter erhöht, und so den üblicherweise vorhandenen VCE-Spannungsabfall von bipolaren Bauelementen vermeidet.
  • Die Basisverbindung des lateralen, verbesserten pnp-Transistors 31 wird durch den Betrieb des p-Kanal-Bauelementes 33, wenn der Eingang 29 auf niedrigen Pegel wechselt, leitend geschaltet. Zu diesem Zeitpunkt leitet nicht nur das Basisbauelement 31 Strom, sondern auch das Gate wird auf einem niedrigen Potential gehalten, womit die Konfiguration von Figur 1C bereitgestellt wird.
  • Während des entgegengesetzten Eingangszustands für den Inverter von Figur 2 schaltet ein Signal mit hohem Pegel das Bauelement 34 durch, was den Kollektor im wesentlichen auf Vss bringt. Außerdem verbindet das p-Kanal-Bauelement 32 Basis und Emitter miteinander, was das Bauelement in seinen nichtleitenden Zustand versetzt.
  • Diese grundlegende Ausführung eines reinen CMOS-Inverters kann auch in BiCMOS-Bauelementen implementiert sein, wie in Figur 3 gezeigt. Das BiCMOS-Treiberbauelement stellt eine bipolare Treiberfähigkeit für beide Zustände des an einem Eingang 37 angelegten Logiksignals bereit. Es ist ein lateraler pnp-Transistor 38 gezeigt, um den Ausgangsschaltungspunkt 39 während des ersten logischen Eingabezustands am Eingang 37 auf den vollen Vdd-Spannungspegel zu treiben. Ein vertikaler implementierter npn-Transistor 43 ist gezeigt, um während des an den Eingang 37 angelegten zweiten logischen Eingabezustands zu bewirken, daß Strom vom Schaltungspunkt 39 nach Vss abgezogen wird. Ein Schalten sowohl des Gates des lateralen pnp-Transistors als auch der Basis erlaubt, daß der Verbindungspunkt 39 während des Pull-up- Betriebs im wesentlichen auf Vdd gebracht wird, was den Nachteil eines Kollektor-Emitter-Spannungsabfalls eines bipolaren Bauelementes eliminiert. Während des entgegengesetzten logischen Zustands wird der Schaltungspunkt 39 auf ein Potential gebracht, das im wesentlichen um den Spannungsabfall am npn-Transistor 43, VCE, über der gewünschten Leistungsversorgungsspannung Vss liegt.
  • Das Schalten dieser zwei komplementären bipolaren Bauelemente ist sowohl unter Verwendung eines PFET-Netzwerkes, das einen PFET 41, 45 beinhaltet, als auch eines NFET-Netzwerkes gezeigt, das Bauelemente 42 und 44 beinhaltet. Während eines an den Eingang 37 angelegten, ersten logischen Zustandes wird das Bauelement 41 leitend gemacht, wodurch die Basisverbindung des lateralen pnp-Transistors 38 freigegeben wird. Zur gleichen Zeit wird das Gate dieses Bauelementes dazu verwendet, die Löcherdiffusion durch die Basis des lateralen pnp-Transistors 38 zu erhöhen, wodurch das Bauelement in eine leitende Konfiguration, wie in Figur 1C gezeigt, gebracht wird.
  • Während des entgegengesetzten logischen Zustands wird der vertikale npn-Transistor 43 durch den Betrieb des NFET 42 leitend gemacht. Wenn das Bauelement 38 in einen nichtleitenden Betriebszustand zurückgeführt wird, unterstützt das p-Kanal-Bauelement 45 das Verbringen des Bauelementes 38 in den nichtleitenden Betriebszustand von Figur 1B. In ähnlicher Weise wirkt das n-Kanal-Bauelement 44 in Richtung eines Vorspannens des vertikalen npn-Bipolartransistors 43 in den Aus-Zustand.
  • Figur 4 veranschaulicht, wie die zuvor beschriebenen Inverterschaltkreise verwendet werden können, um einen Standard-Logikschaltungsaufbau auszuführen. In Figur 4 ist ein NAND-Gatter mit zwei Eingängen gezeigt, das einen vertikal ausgeführten npn- Transistor 50 und zwei laterale pnp-Transistoren 51 und 52 verwendet. Der Betrieb der NAND-Schaltkreise mit zwei Eingängen erfordert ein PFET-Netzwerk und ein NFET-Netzwerk. Das gezeigte PFET-Netzwerk besitzt ein Paar von PFET-Bauelementen 54 und 55, die dazu verwendet werden, die Basen der lateralen pnp-Transistoren 51 und 52 freizugeben. Die Gates des PFET-Netzwerks werden durch den an die Eingänge 48 und 49 jeweils angelegten Logikzustand, der Logikwerte X und Y repräsentiert, freigegeben. Außerdem werden die gleichen logischen Eingangssignale an die Gateverbindungen für die lateralen pnp-Transistoren 51 und 52 angelegt. Somit werden, wenn der Wert von X null ist, sowohl das Gate als auch die Basis des lateralen pnp-Transistors 51 leitend gemacht. Außerdem werden, wenn der Logikzustand Y null ist, das Gate und die Basis des Gate-optimierten lateralen pnp-Transistors 52 durch die an die Basis- und die Polysilicium-Gateverbindung angelegte Spannung leitend gemacht.
  • Das NFET-Netzwerk beinhaltet NFET-Bauelemente 58 und 59, die leiten, wenn sich sowohl X als auch Y in einem logischen 1-Zustand befinden. In diesem Zustand ist der vertikal ausgeführte npn-Transistor 50 über seine Kollektor-Emitter-Verbindung leitend. Bauelemente 60 und 62 partizipieren im Ausschaltzustand des vertikalen npn-Transistors 50. Somit spannt, wenn eines der pnpBauelemente 51 und 52 leitend ist, das NFET-Bauelement 60 das vertikale npn-Bauelement 50 über die bipolare Diode 62 effektiv in einen nichtleitenden Zustand vor. In ähnlicher Weise wird das PFET-Bauelement 56 dazu verwendet, die Bauelemente 51 und 52 nichtleitend zu halten, wenn das npn-Bauelement 50 leitend ist. Somit ist klar, daß die Gate-optimierten lateralen pnp-Bauelemente 51 und 52 beide einen Ausgangsschaltungsknoten 63 auf dem vollen Vdd-Pegel bereitstellen. Wenn sich sowohl X als auch Y im logischen Eins("1")-Zustand befinden, erzeugt das npn-Bauelement 50 das logische NAND-Ausgangssignal null am Schaltungsknoten 63. Diese logische Null ist gleich dem Potentialabfall über dem npn- Transistor 50 im vollständig leitenden Zustand, d.h. VCE.
  • Somit wurden verschiedene Ausführungsformen für entweder eine CMOS- oder eine BiCMOS-Ausführung beschrieben, die einen verbesserten Schaltkreis mit Schaltfunktion beinhalten, der ein Gateoptimiertes laterales pnp-Bauelement als kombiniertes bipolares und FET-Bauelement verwendet. Beim Schalten der Gateverbindung des pnp-Bauelementes mit einem Basis-Schaltsignal ist es möglich, die Vorteile einer Hochstrom-Schaltfähigkeit eines Bipolarbauelementes mit einem Null-Spannungsabfall über dem vollständig leitenden kombinierten FET-Bauelement zu erzielen. Viele Logikschaltkreise können die grundlegende Ausführung des CMOS- Inverters, wie in Figur 3 gezeigt, unter Verwendung des Standardwissens eines Fachmanns beinhalten. Dies wurde in Figur 4 gezeigt, die veranschaulicht, wie der Inverter dazu verwendet werden kann, einen Standard-Logikschaltungsaufbau auszuführen.
  • Die vorstehenden bevorzugten Ausführungsformen wurden unter Bezugnahme auf Gate-optimierte laterale pnp-Bauelemente beschrieben. Es versteht sich jedoch außerdem, daß derartige Anordnungen in SOI-Technologie ausgeführt sein können. Ein Gate-optimierter iateraier pnp-Transistor in dieser Technologie ist allgemein in Figur 5 dargestellt. In dieser Figur ist ein unterer Isolator 68 und ein tiefes Grabenoxid 69 zur Bauelementisolation sowie ein flaches Grabenoxid 70 zur Sperrschichtisolation gezeigt. Diese Ausführung weist eine kleinere Basiszone und reduzierte parasitäre pnp-Komponenten auf. Die Basisladung ist minimiert und auch eine abwärts gerichtete oder parasitäre Injektion vom Emitter wird unterdrückt. Für ein retrogrades n-Substrat wird die vertikale Injektion weiter unterdrückt und der störstellenleitende Basiswiderstand ist niedrig. Demzufolge hat das Bauelement eine laterale pnp-Stromverstärkung und Frequenzcharakteristika, die besser sind als jene, die gemäß den vorher beschriebenen CMOS- ausgeführten Bauelementen realisiert sind.
  • Die Verwendung eines Gate-optimierten lateralen npn-Transistors kann ebenfalls gemäß der Erfindung möglich sein. Jüngere Entwicklungen schlagen vor, daß n-dotierte Substrate die Basis eines lateralen Transistors mit einer p-Wanne bilden können. Derartige Bauelemente mit p-Wanne erlauben die Implementierung eines isolierten Gates zwischen n-dotierten Kollektor- und Emitterzonen. Diese Bauelemente können daher in Anwendungen verwendet werden, die analog zu den vorstehenden pnp-ausgeführten Schaltkreisen sind.

Claims (10)

1. Integrierter MOS-Schaltkreis mit:
wenigstens einer Logiksignal-Eingangselektrode (29),
einem Gate-optimierten lateralen Bipolartransistor (Fig. 1A), der eine Basis-Elektrode (17), eine Emitter- Elektrode (20), eine Kollektor-Elektrode (16) sowie eine Gate-Elektrode (19) beinhaltet, wobei die Emitter-Elektrode (20) und die Kollektor-Elektrode (16) durch die Gate-Elektrode (19) getrennt sind, welche die Breite der Basis (14) des Gate-optimierten lateralen Bipolartransistors (31 in Fig. 2) definiert, und
ersten MOS-Schaltmitteln (33) zur Verbindung der Basis- Elektrode und der Kollektor-Elektrode des Gate-optimierten lateralen Bipolartransistors (31) in Erwiderung auf ein an die Logiksignal-Eingangselektrode (29) angelegtes, erstes Logiksignal, wodurch ein Einschalt-Vorspannungssignal auch an der Gate-Elektrode des Gate-optimierten lateralen Bipolartransistors (31) in Erwiderung auf das an die Logiksignal-Eingangselektrode (29) angelegte erste Logiksignal vorliegt.
2. Integrierter MOS-Schaltkreis nach Anspruch 1, der des weiteren beinhaltet:
zweite MOS-Schaltmittel (32) zur Verbindung der Basis-Elektrode und der Emitter-Elektrode des Gate-optimierten lateralen Bipolartransistors (31) in Erwiderung auf ein an die Logiksignal-Eingangselektrode (29) angelegtes, zweites Logiksignal, wobei das zweite Logiksignal invers zu dem ersten Logiksignal ist.
3. Integrierter MOS-Schaltkreis nach Anspruch 1 oder 2, wobei der Gate-optimierte laterale Bipolartransistor ein pnp- Transistor (31) ist, die Emitter-Elektrode des pnp-Transistors (31) an eine Spannungsversorgungselektrode (Vdd) angeschlossen ist und die Kollektor-Elektrode des pnp-Transistors (31) mit einem Lastbauelement (LOAD) verbunden ist und
die ersten MOS-Schaltmittel (33) aus einem ersten p-Kanal- Feldeffekttransistor (erster PFET, 33) bestehen, wobei der erste PFET (33) zwischen die Basis-Elektrode und die Kollektor-Elektrode des pnp-Transistors (31) eingeschleift ist und wobei der erste PFET (33) eine mit der Logiksignal-Eingangselektrode (29) verbundene Gate-Elektrode aufweist.
4. Integrierter MOS-Schaltkreis nach Anspruch 2 oder 3, wobei
die zweiten MOS-Schaltmittel aus einem zweiten p-Kanal- Feldeffekttransistor (zweiter PFET, 32) bestehen, wobei der zweite PFET (32) zwischen die Basis-Elektrode und die Emitter-Elektrode des pnp-Transistors (31) eingeschleift ist und wobei der zweite PFET (32) eine mit der Kollektor-Elektrode des pnp-Transistors (31) verbundene Gate-Elektrode aufweist.
5. Integrierter MOS-Schaltkreis nach einem der Ansprüche 1 bis 4, der des weiteren beinhaltet:
dritte MOS-Schaltmittel (34) zur Verbindung des Kollektors des Gate-optimierten lateralen Bipolartransistors (31) mit einer gemeinsamen Potential-Elektrode (Vss) in Erwiderung auf das an die Logiksignal-Eingangselektrode (29) angelegte zweite Logiksignal.
6. Integrierter MOS-Schaltkreis nach Anspruch 5, wobei
die dritten MOS-Schaltmittel aus einem ersten n-Kanal-Feldeffekttransistor (erster NFET, 34) bestehen, wobei der erste NFET (34) zwischen die Kollektor-Elektrode des Gate-optimierten lateralen Bipolartransistors (31) und der gemeinsamen Potentialelektrode (Vss) eingeschleift ist und wobei der erste NFET (34) eine mit der Logiksignal-Eingangselektrode (29) verbundene Gate-Elektrode aufweist.
7. Integrierter MOS-Schaltkreis nach einem der Ansprüche 1 bis 4, der des weiteren beinhaltet:
einen Bipolartransistor (43) zur Verbindung der Kollektor- elektrode des Gate-optimierten lateralen Bipolartransistors (38 in Fig. 3) mit einer gemeinsamen Potential-Elektrode (Vss) in Erwiderung auf das an die Logiksignal-Eingangselektrode (37 in Fig. 3) angelegte zweite Logiksignal.
8. Integrierter MOS-Schaltkreis nach Anspruch 7, der des weiteren beinhaltet:
vierte MOS-Schaltmittel (42) zur Verbindung von Basis- und Kollektor-Elektrode des Bipolartransistors (43) in Erwiderung auf das an die Logiksignal-Eingangselektrode (37) angelegte zweite Logiksignal und
fünfte MOS-Schaltmittel (44) zur Verbindung von Basis- und Emitter-Elektroden des Bipolartransistors (43) in Erwiderung auf das an die Logiksignal-Eingangselektrode (37) angelegte erste Logiksignal.
9. Integrierter MOS-Schaltkreis nach Anspruch 8, wobei
der Bipolaretransistor ein npn-Transistor (43) ist, die Kollektor-Elektrode des npn-Transistors (43) mit der Kollektor-Elektrode des Gate-optimierten lateralen Bipolartransistors (38) unter Bildung einer gemeinsamen Kollektor- Elektrode (39) verbunden ist, die Emitter-Elektrode des npn-Transistors (43) an die gemeinsame Potential-Elektrode (Vss) angeschlossen ist und die Basis-Elektrode des npn- Transistors (43) mit einer gemeinsamen Elektrode der vierten und fünften MOS-Schaltmittel (42, 44) verbunden ist.
10. Integrierter MOS-Schaltkreis nach Anspruch 8 oder 9, wobei
die vierten MOS-Schaltmittel aus einem zweiten n-Kanal- Feldeffekttransistor (zweiter NFET, 42) bestehen, wobei der zweite NFET (42) zwischen die Kollektor- und die Basis- Elektrode des Bipolartransistors (43) eingeschleift ist und wobei der zweite NFET (42) eine mit der Logiksignal-Eingangselektrode (37) verbundene Gate-Elektrode aufweist, und
die fünften MOS-Schaltmittel (44) aus einem dritten n-Kanal-Feldeffekttransistor (dritter NFET, 44) bestehen, wobei der dritte NFET (44) zwischen die Basis-Elektrode des Bipolartransistors (43) und die gemeinsame Potential-Elektrode (Vss) eingeschleift ist und wobei der dritte NFET (44) eine mit der gemeinsamen Kollektor-Elektrode (39) des Bipolartransistors (43) und des Gate-optimierten lateralen Bipolartransistors (38) verbundene Gate-Elektrode aufweist.
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