DE4121292C2 - Halbleiterspeichervorrichtung - Google Patents

Halbleiterspeichervorrichtung

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Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung mit den Merkmalen a), b), c) d1) und e) des Patentanspruchs 1. Eine solche Halbleiterspeichervorrichtung ist aus "IEEE Journal of Solid-State Circuit Vol. 24", Nr. 5, Oktober 1989, Seiten 1170-1174 oder aus der EP 02 98 421 A2 bekannt.
Ein Beispiel einer herkömmlichen Halbleiterspeichervorrich­ tung wird nachfolgend unter Bezug auf Fig. 1 beschrieben.
Fig. 1 zeigt die Struktur eines DRAM (Dynamischer Schreib/Lesespeicher) mit einem CMOS (komplementärer Metall­ oxidhalbleiter), der einen n-Kanal-MOS-Feldeffekttransistor und einen p-Kanal-MOS-Feldeffekttransistor einsetzt. Der DRAM umfaßt eine n-Wanne 2 und eine p-Wanne 3, die in einem p-Typ- Halbleitersubstrat 1 gebildet sind. Die n-Wanne 2 ist mit einer Versorgungsspannung VCC verbunden, die an einen einge­ betteten n-Typ-Störstellbereich 4 angelegt wird, und die p-Wanne 3 ist mit einer Substratspannung VBB verbunden, die an einen in der p-Wanne eingebetteten p-Typ-Störstellenbereich 5 angelegt wird. Ein p-Kanal-MOS-Feldeffekttransistor (nachfolgend als "p-MOSFET" bezeichnet) 6 wird auf der Ober­ fläche der n-Wanne 2 gebildet, und zwei n-Kanal-MOS-Feldef­ fekttransistoren (nachfolgend als "n-MOSFET" bezeichnet) 7a, 7b werden auf der Oberfläche der p-Wanne 3 gebildet.
Der p-MOSFET 6 umfaßt p-Typ-Störstellendiffusionsbereiche 8 als Source/Drainbereiche und eine Gateelektrode 10, die über einem Kanalbereich zwischen den p-Störstellendiffusionsberei­ chen 8 mit einem dazwischenliegenden Gateoxidfilm 9 gebildet ist. Die n-MOSFET 7a, 7b umfassen n-Typ-Störstellendiffusi­ onsbereiche 11a, 11b als Source/Drainbereiche und Gateelektro­ den 13a, 13b über Kanalbereichen zwischen den n-Typ-Störstel­ lendiffusionsbereichen 11a bzw. 11b mit dazwischenliegenden Gateoxidfilmen 12a, 12b. Bei dem derart aufgebauten allgemei­ nen CMOS-Kreis ist die Sourceelektrode S1 des p-MOSFET 6 mit dem Anschluß für die Versorgungsspannung VCC verbunden und die Source-Elektrode S2 des n-MOSFET ist mit dem Erdanschluß verbunden und auf ein Erdpotential VSS gelegt. Der n-MOSFET 7b entspricht einer Speicherzelle aus einer Vielzahl von Speicherzellen mit seiner Gateelektrode 13b als Wortleitung (WL) und ist mit seinen zwei n-Typ-Störstellendiffusionberei­ chen 11b mit einem Speicherknoten (SN) als Ladungsspeicher­ elektrode bzw. einer Bitleitung (BL) als Lese/Schreibelektro­ de verbunden. Eine weitere Schnittansicht der Speicherzelle ist in Fig. 3A gezeigt und ein entsprechendes Äquivalenz­ schaltbild ist in Fig. 3B gezeigt. Ein selektiv auf dem Halbleitersubstrat 1 gebildeter dicker Oxidfilm 14 sorgt für die Isolation zwischen Diffusionsbereichen.
Der Betrieb der wie oben beschrieben aufgebauten Halbleiter­ speichervorrichtung wird nachfolgend beschrieben. Im allge­ meinen wird ein negatives Potential in der Größenordnung von z. B. -3 V als Substratpotential VBB angelegt. Der Grund ist wie folgt: Wenn ein extern angelegtes Eingabesignal an die in der p-Wanne 3 gebildeten n-Typ-Störstellendiffusionsbereiche 11a angelegt wird, wird das Potential VBB der p-Wanne 3 manchmal höher als das Potential des n-Typ-Störstellendiffu­ sionsbereiches 11a durch den Unterschwung beim Signalwechsel vom H-Niveau zum L-Niveau, wobei das negative Potential als L-Pegeleingabe angelegt wird. Der Unterschwung ist ein Phäno­ men, bei welchem die Spannung zeitweise einen negativen Pegel erreicht, wie bei dem durch einen Pfeil A in Fig. 2 bezeich­ neten Bereich, wenn ein externes Signal an einen Anschluß an­ gelegt wird und z. B. von 5 V auf 0 V wechselt, wie in der Fi­ gur gezeigt.
Wenn daher VBB 0 V beträgt, wird der pn-Übergang der n-Typ- Störstellendiffusionsbereiche 11a und der p-Wanne 3 in Vor­ wärtsrichtung angesteuert, so daß eine Elektroneninjektion bewirkt wird. Durch die Injektion werden die Elektronen in Richtung von den n-Typ-Störstellendiffusionsbereichen 11a zur p-Wanne injiziert, so daß die injizierten Elektronen die Speicherzelle erreichen und die Daten in der Speicherzelle zerstören. Das Negativpotential wird an VBB angelegt, um eine derartige Elektroneninjektion zu verhindern.
Mit dem Fortschreiten der Miniaturisierung der Gateelektroden 10, 13a, 13b durch eine Miniaturisierung von Vorrichtungen mit größerer Speicherkapazität entsteht allerdings das Pro­ blem, daß die dielektrische Festigkeit zwischen Source/Drain des Transistors durch Anlegen des negativen Potentials an das Substrat vermindert wird. Das bedeutet, daß das Anlegen ei­ ner negativen Spannung an die p-Wanne 3 die Schwellspannungen der n-MOSFET 7a, 7b vergrößert. Wenn die Konzentration von p- Störstellen des Kanals vermindert wird, um das Ansteigen der Schwellspannungen zu kontrollieren, neigt eine Verarmungs­ schicht im Kanal dazu, sich zu vergrößern und einen Durch­ bruch zwischen Source/Drain entsteht, so daß die dielektri­ sche Festigkeit zwischen Source/Drain vermindert wird. Es er­ gibt sich daher ein Problem, daß die Miniaturisierung des Transistors schwierig ist, wenn negatives Potential an das Substrat angelegt wird.
Aufgabe der Erfindung ist es, eine Halbleiterspeichervorrichtung zu schaffen, bei der ein Verlust von in einer Speicherzelle gespeicherten Daten durch Ladungsträgerinjektion aus einer externen Eingabeschaltung verhindert wird.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1.
Bei dieser Struktur werden die Ladungsträger, die von der ex­ ternen Eingabeschaltung in die Wanne des ersten Leitungstyps injiziert werden, in der Wanne des zweiten Leitungstyps ab­ sorbiert und davon abgehalten, die Speicherzelle zu errei­ chen.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Schnittansicht mit der Struktur eines herkömmlichen DRAM;
Fig. 2 ein Diagramm zum Verdeutlichen des Phäno­ mens eines Unterschwunges;
Fig. 3A ein Diagramm mit einer anderen Schnittan­ sicht der Umgebung einer Speicherzelle bei dem in Fig. 1 gezeigten herkömmlichen DRAM;
Fig. 3B ein Aquivalenzschaltbild der in Fig. 3A gezeigten Speicherzelle;
Fig. 4 eine Schnittansicht zur Erläuterung eines DRAMs der nicht dem Patentgegenstand entspricht;
Fig. 5 eine vergrößerte Schnittansicht eines Schnitts in der Umgebung der Speicher­ zelle des in Fig. 4 gezeigten DRAM;
Fig. 6 eine Schnittansicht zur Erläuterung eines DRAMs, der nicht dem Patentgegenstand entspricht;
Fig. 7, 8, 9 und 10 Schnittansichten einer Struktur entspre­ chend einer ersten, zweiten, dritten und vierten Ausführungsform der vorliegenden Erfindung.
Ein DRAM wird jetzt zur Erläuterung eines DRAMs, der nicht dem Patentgegenstand entspricht, unter Bezug auf die Fig. 4 und 5 beschrie­ ben. Fig. 4 zeigt einen DRAM mit einem CMOS. Wie in Fig. 4 gezeigt, umfaßt die Halbleiterspeichervorrich­ tung eine erste n-Wanne 2a, eine p-Wanne 3a, eine zweite p-Wanne 3b und eine zweite n-Wanne 2b, die die zweite p-Wanne 3b auf einem p-Typ-Halb­ leitersubstrat 1 eines ersten Leitungstyps umgibt. Eine posi­ tive Versorgungsspannung VCC wird an die erste n-Wanne 2a und die zweite n-Wanne 2b über einen n-Typ-Störstellendiffusions­ bereich 4 angelegt.
Ein n-MOSFET 7a ist in der ersten p-Wanne 3a gebildet, und ein p-MOSFET 6 ist in der ersten n-Wanne 2a gebildet. Der n- MOSFET 7a und der p-MOSFET 6a bilden einen CMOS als Periphe­ riekreis des DRAM in dieser Ausführungsform. Der p-MOSFET 6 umfaßt hauptsächlich p-Typ-Störstellendiffusionsbereiche 8 als Source/Drainbereiche und eine Gateelektrode 10, die ober­ halb des Kanalbereiches zwischen Source/Drain über einem Gateisolationsfilm gebildet ist. Der n-MOSFET 7a umfaßt n- Typ-Störstellendiffusionsbereiche 11a als Source/Drain­ bereiche und eine Gateelektrode 13a, die oberhalb des Kanal­ bereiches zwischen den Source/Drainbereichen auf einem Gate­ isolationsfilm 12a gebildet ist.
Ein n-MOSFET 7b ist in der zweiten p-Wanne 3b, die von der zweiten n-Wanne 2b umgeben ist, gebildet, und bildet eine Speicherzelle des DRAM. Der n-MOSFET 7b umfaßt im wesentli­ chen n-Typ-Störstellendiffusionsbereiche 11b als Source/Drainbereiche und eine Gateelektrode 13b oberhalb des Kanalbereiches zwischen den Source/Drainbereichen auf einem Gateisolationsfilm 12b. Eine positive Versorgungsspannung VCC wird an die erste n-Wanne 2a und die zweite n-Wanne 2b über den Störstellendiffusionsbereich 4 angelegt. Das Erdpotential VSS wird an die erste p-Wanne 3a und die zweite p-Wanne 3b über den p-Typ-Störstellendiffusionsbereich 5 angelegt. Die Elemente sind voneinander durch einen Oxidfilm 14 isoliert.
Bei diesem DRAM mit dem oben erwähnten Aufbau ist bereits eine umgekehrte Vorspannung an einen pn-Übergang an­ gelegt, der an der Grenze zwischen der zweiten p-Wanne 3b auf Erdpotential VSS und der zweiten n-Wanne 2b auf Versorgungs­ spannung VCC gebildet ist. Wenn daher z. B. das Potential des n-Typ-Störstellendiffusionsbereiches 11b in der zweiten p- Wanne 3b mit einem negativen Potential in Form eines Unter­ schwungs zum Zeitpunkt des Wechsels des Eingangssignal von H auf L oder als L-Potential des Eingangs versehen wird, er­ reicht es einen negativen Pegel, der niedriger ist, als das Erdpotential VSS. Selbst wenn daher eine Injektion von Elektronen von den n-Typ-Störstellendiffusionsbereichen 11b in die p-Wanne 3b bewirkt wird, werden die injizierten Elektronen durch die auf VCC gelegte zweite n-Wanne 2b absorbiert, wie in Fig. 5 gezeigt. Die Isolation durch den pn-Übergang verhindert auch, daß die Elektronen die Speicher­ zelle erreichen, so daß ein Zerstören der in der Speicher­ zelle gespeicherten Daten verhindert werden kann.
Da die Potentiale der ersten p-Wanne 3a und der zweiten p- Wanne 3b auf Erdpotential VSS gelegt sind, wird die Schwell­ spannung des MOSFET 7b nicht vergrößert, wie es in dem Fall gewesen wäre, bei dem negatives Potential angelegt würde, so daß es unnötig ist, die p-Typ-Störstellenkonzentration im Ka­ nalbereich zu vermindern.
Bei dem oben beschriebenen DRAM wurde ein Fall be­ schrieben, bei dem eine Speicherzelle mit dem n-MOSFET 7b auf der zweiten p-Wanne 3b gebildet wurde, die von der n-Typ- Wanne umgeben ist. Wenn die Leitungstypen umgekehrt werden, wird nur die Polarität von VCC umgekehrt, und die Injektions­ träger ändern sich von Elektronen zu Löchern, was zu densel­ ben Effekten führt.
Ein DRAM, der nicht dem Patentgegenstand entspricht und eine erste, zweite, dritte und vierte Ausführungsform entsprechend der vorliegenden Er­ findung werden anschließend unter Bezug auf die Fig. 6 bzw. 7 bis 10 beschrieben. In diesen Figuren entsprechen die Bestand­ teile denen in Fig. 4 und sind mit denselben Bezugszeichen versehen, so daß auf eine detaillierte Beschreibung an dieser Stelle verzichtet wird.
Während die Zerstörung des Inhalts einer Speicherzelle durch die Injektion von Elektronen von außerhalb der zweiten n- Wanne 2b dadurch verhindert wird, daß bei dem obigen DRAM der die Speicherzelle bildende n-MOSFET 7b im Bereich der zweiten p-Wanne 3b innerhalb der zweiten n-Wanne 2b gebildet wird, wird die Speicherzelle (n-MOSFET 7b) im Be­ reich außerhalb der zweiten n-Wanne 2b vor der Zerstörung durch Elektroneninjektion aus einer externen Eingabeschaltung dadurch bewahrt, daß ein n-MOSFET, der die externe Eingabe­ schaltung bildet, innerhalb der zweiten p-Wanne 3b gebildet wird, die innerhalb der zweiten n-Wanne 2b gebildet ist.
Bei dem in Fig. 6 gezeigten Aufbau wird eine Wirkung auf die Speicherzelle ver­ hindert, indem nur ein n-MOSFET 7c als externe Eingabeschal­ tung, in der eine Elektroneninjektion auftritt, im voraus isoliert ist, wobei die Anordnung des p-MOSFET 6 und der n- MOSFETs 7a, 7b der Anordnung der in Fig. 1 gezeigten herkömm­ lichen Ausführungsform entspricht.
Wie in Fig. 6 gezeigt, umfaßt der n-MOSFET 7c n-Typ-Störstel­ lendiffusionsbereiche 11c als Source/Drainbereiche und eine Gateelektrode 13c oberhalb der n-Typ- Störstellendiffusionsbereiche 11c mit einem dazwischenliegen­ den Gateoxidfilm 12c. Obwohl der externe Eingabekreis tatsächlich eine Mehrzahl von n-MOSFETs umfaßt, wird nur ein n-MOSFET 7c beispielhaft gezeigt, um die Darstellung von Fig. 6 zu vereinfachen. Der Sourceanschluß S3 unter den Sourcean­ schlüssen S3, der Drainanschluß D3 und der Gateanschluß G3 des n-MOSFET 7c sind elektrisch mit einem externen Eingabean­ schluß verbunden (nicht gezeigt).
Der Betrieb der in Fig. 6 gezeigten Struktur wird nachfolgend beschrieben. Die zweite p- Wanne 3b, in der der n-MOSFET 7c vorgesehen ist, wird auf Erdpotential VSS gelegt. Wenn das Potential des n-Typ-Stör­ stellendiffusionsbereichs 11c in der zweiten p-Wanne 3b mit einem negativen Potential, wie einem Unterschwung zum Zeit­ punkt des Signalwechsels des Eingangssignals von H auf L oder einem L-Pegel des Eingangssignals, versehen wird, wird dieses unter das Erdpotential VSS vermindert. Selbst wenn Elektronen von den n-Typ-Störstellendiffusionsbereichen 11c in die zweite p-Wanne 3b injiziert werden, ist die zweite n-Wanne 2b, die die zweite p-Wanne 3b umgibt, auf Versorgungsspan­ nungspotential VCC festgelegt, so daß die injizierten Elek­ tronen in der zweiten n-Wanne 2b absorbiert werden. Die inji­ zierten Elektronen erreichen daher nicht den die Speicher­ zelle bildenden n-MOSFET 7b, und die darin gespeicherten Daten werden nicht zerstört.
Da außerdem die erste p-Wanne 3a und die zweite p-Wanne 3b auf Erdpotential VSS gelegt sind, entsteht kein Problem wie bei der herkömmlichen Ausführungsform mit angelegtem negati­ vem Potential. Es ist daher möglich, eine Miniaturisierung zum Vergrößern der Integrationsdichte zu erhalten, wobei die Source/Drain-dielektrische Festigkeit der n-MOSFET 7a, 7b, 7c erhalten bleibt.
Wenn bei diesem DRAM die Leitungstypen der Ele­ mente alle umgekehrt werden, wird die Polarität VCC umge­ kehrt, und die Injiektionsträger werden lediglich von Elektronen zu Löchern geändert, was zu dem gleichen Effekt wie bei dem oben beschriebenen DRAM führt.
Während die n-MOSFET 7a, 7b beide in der ersten p-Wanne 3a bei der obigen in Fig. 6 gezeigten Struktur gebildet sind, wird dieselbe Wirkung erreicht, wenn der n- MOSFET 7b direkt in einem Bereich auf dem p-Typ-Halblei­ tersubstrat 1 gebildet werden, auf dem keine Wanne gebildet ist, wie z. B. in den Fig. 7, 8, 9 und 10 gezeigt. Bei einem in Fig. 7 gezeigten Aufbau ist der n-MOSFET 7b (Speicherzelle) direkt in einem Bereich gebildet, wo keine Wanne im p-Typ-Halblei­ tersubstrat 1 gebildet ist, während andere Bereiche denen in Fig. 6 entsprechen. Bei einer in Fig. 8 gezeigten Struktur sind die n-MOSFET 7a, 7b beide direkt in einem Bereich auf dem p-Typ-Halbleitersub­ strat 1 gebildet, in dem keine Wanne gebildet ist, während andere Bereiche denen in Fig. 6 entsprechen.
Während der erste n-Wannenbereich 2a und der zweite n-Wannen­ bereich 2b getrennt voneinander bei denen in den Fig. 6 bis 8 gezeigten Strukturen gebildet werden, kann die externe Einga­ beschaltung auf der zweiten p-Typ-Wanne 3b gebildet werden, die innerhalb der n-Wanne 2, wie in den Fig. 9 und 10 ge­ zeigt, gebildet ist, und dieselbe Effekte können mit diesen Aufbauten erreicht werden, wie bei den in den Fig. 6 bis 8 gezeigten Anordnungen. Bei den in den Fig. 9 und 10 gezeig­ ten Strukturen wird die zweite p-Wanne 3b, auf der der n- MOSFET 7c vorgesehen ist, innerhalb der n-Wanne 2 gebildet, während andere Bereiche den jeweils in den Fig. 6 bis 8 ge­ zeigten Strukturen entsprechen.
Während sowohl die erste p-Wanne 3a als auch die zweite p- Wanne 3b bei den oben beschriebenen Ausführungsformen auf Erdpotential VSS gelegt sind, erübrigt es sich zu sagen, daß dieselbe Wirkung ebenfalls erzielt werden kann, wenn die erste p-Wanne 3a und die zweite p-Wanne 3b jeweils unabhängig voneinander mit einem vorbestimmten Potential eines Substrat­ niveaus versehen werden, dessen Polarität der Versorgungs­ spannung entgegengesetzt ist oder dem Erdpotential ent­ spricht.
Während jede der oben beschriebenen Ausführungsformen auf Fälle bezogen war, in denen eine p-Wanne und eine n-Wanne in einem p-Typ-Halbleitersubstrat gebildet sind, kann derselbe Effekt wie bei den oben beschriebenen Ausführungsformen er­ zielt werden, wenn ein n-Typ-Halbleitersubstrat eingesetzt wird und die Leitungstypen von darin zu bildenden Wannen sämtlich umgekehrt werden und die Ladungsträger, deren Injek­ tion problematisch wird, lediglich von Elektronen zu Löchern geändert werden.

Claims (3)

1. Halbleiterspeichervorrichtung mit
  • a) einem Halbleitersubstrat (1) eines ersten Leitungstyps,
  • b) einer einen MOSFET aufweisenden Speicherzelle (7b) und einer mindestens einen MOSFET aufweisenden externen Eingabeschaltung (7c), die an der Hauptoberfläche des Halbleitersubstrates (1) gebildet sind, und
  • c) einer Wanne eines zweiten Leitungstyps (2; 2b) sowie einer innerhalb der Wanne des zweiten Leitungstyps (2; 2b) gebildeten Wanne des ersten Leitungstyps (3b), wobei
    d1) die externe Eingabeschaltung (7c) in einem Bereich der Wanne des ersten Leitungstyps (3b) gebildet ist und
  • d2) die Speicherzelle (7b) in einem Bereich des ersten Leitungstyps an der Oberfläche des Halbleitersubstrates (1) außerhalb der Wanne des zweiten Leitungstyps (2b) gebildet ist, wo keine Wanne gebildet ist, und
  • e) die Wanne des zweiten Leitungstyps (2b) mit einem ersten Potential eines vorbestimmten Versorgungsspannungspegels versorgt wird und die Wanne des ersten Leitungstyps (3b) mit einem zweiten vorbestimmten Potential versorgt wird, dessen Polarität der Versorgungsspannung entgegengesetzt ist oder das auf Massepotential liegt.
2. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch einen Störstellendiffusionsbereich des ersten Leitungstyps (5), der in der Oberfläche der Wanne des ersten Leitungstyps (3b) gebildet ist und mit einem Anschluß für das zweite Potential verbunden ist.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch einen Störstellendiffusionsbereich des zweiten Leitungstyps (4), der in der Oberfläche der Wanne des zweiten Leitungstyps (2; 2b) gebildet ist und mit einem Anschluß für das erste Potential verbunden ist.
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