CN109326596B - 具有电容连接垫的半导体结构与电容连接垫的制作方法 - Google Patents

具有电容连接垫的半导体结构与电容连接垫的制作方法 Download PDF

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Abstract

本发明公开一种具有电容连接垫的半导体结构与电容连接垫的制作方法。该具有电容连接垫的半导体结构包含一基底，其中具有多个接触结构、一第一介电层位于该基底与该些接触结构上、以及多个电容连接垫，每一该电容连接垫位于一该第一介电层中并与一该接触结构电连接，其中该些电容连接垫呈现上宽下窄且顶面下凹的形状。

Description

具有电容连接垫的半导体结构与电容连接垫的制作方法
技术领域
本发明涉及一种制作连接垫结构的方法。更特定言之，其是涉及一种制作动态随机存取存储器(dynamic random access memory,DRAM)中存储节点(storage node)的连接垫的方法暨其所产生的结构。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(Dynamic RandomAccess Memory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷存储装置，以接收来自于位线及字符线的电压信号。DRAM中的电容通过其下电极来与电容连接垫(landing pad)电连接并与晶体管的漏极形成存取通路。随着DRAM上的集成度快速增加，电容连接垫的尺寸也越作越小，然而受限于制作工艺技术瓶颈之故，利用曝光步骤定义电容连接垫的位置时常有对不准的情况发生，其误差容限值很小，导致后续在形成电容连接垫时相邻的电容连接垫与位线之间会发生短路的问题。故此，现有具备凹入式栅极结构的DRAM单元的制作工艺仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
为了改善前述DRAM单元制作工艺中容易发生的问题，本发明提出了一种新颖的电容连接垫制作方法暨其所制作出的电容连接垫结构，其特点在于采用先界定出连接垫凹槽再填入连接垫金属的反步调作法(reverse tone)，可有效解决存储节点电容与电容连接垫对位不准的问题，而其上宽下窄且顶面下凹的连接垫外型设计也可改善存储节点电容与电容连接垫之间容限值过低易短路的问题，并增加两者之间的接触面积。
本发明的其一目的即在于提出一种制作连接垫的方法，其步骤包含提供一基底，该基底中具有多个接触结构、在该基底上形成第一介电层、在该第一介电层中形成多个第一凹槽，其中每一该第一凹槽裸露出一个该接触结构且呈现上宽下窄的形状、以及在该些第一凹槽中填入接触材料以形成连接垫，其中该些连接垫的顶面呈现下凹的形状。
本发明的另一目的即在于提出一种连接垫，其结构包含一基底，该基底中具有多个接触结构、一第一介电层，位于该基底与该些接触结构上、以及多个连接垫，每一该连接垫位于一该第一介电层中并与一该接触结构电连接，其中该些连接垫呈现上宽下窄且顶面下凹的形状。
本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1A与图1B分别为根据本发明实施例半导体结构在形成电容接触结构(storagenode contact)后的顶面示意图与截面示意图；
图2A与图2B分别为根据本发明实施例半导体结构在电容接触结构上形成第一介电层以及第一光致抗蚀剂后的顶面示意图与截面示意图；
图3A与图3B分别为根据本发明实施例半导体结构在第一次蚀刻制作工艺后的顶面示意图与截面示意图；
图4A与图4B分别为根据本发明实施例半导体结构在第一介电层上形成第二光致抗蚀剂的顶面示意图与截面示意图；
图5A与图5B分别为根据本发明实施例半导体结构在第二次蚀刻制作工艺后形成第一凹槽的顶面示意图与截面示意图；
图6A与图6B分别为根据本发明实施例半导体结构在第一介电层上与第一凹槽中形成接触材料的顶面示意图与截面示意图；
图7A与图7B分别为根据本发明实施例半导体结构在进行回蚀刻制作工艺形成电容连接垫后的顶面示意图与截面示意图；以及
图8A与图8B分别为根据本发明实施例半导体结构在电容连接垫上形成第二介电层以及第二凹槽的顶面示意图与截面示意图。
须注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
10 基底
11 主动区域
12 浅沟槽隔离结构
13 层间介电层
14 外延层
14a 金属硅化物层
15 电容接触结构
15a 阻障层
16 位线
16a 位线掩模
16b 位线接触结构
17 绝缘层
18 第一介电层
18a 氮化硅层
18b 多晶硅层
18c 连接垫凹槽
19a 有机介电层
19b 含硅底部抗反射层
19c 第一光致抗蚀剂
20a 有机介电层
20b 含硅底部抗反射层
20c 第二光致抗蚀剂
21 阻障层
22 接触材料层
22a 电容连接垫
22b 顶面
22c 顶面
23 第二介电层
23a 碳氮化硅层
23b 氧化硅层
24 电容凹槽
具体实施方式
在下文的本发明细节描述中，元件符号会标示在随附的图示中成为其中的一部份，并且以可实行该实施例的特例描述方式来表示。这类的实施例会说明足够的细节使该领域的一般技术人士得以具以实施。为了图例清楚之故，图示中可能有部分元件的厚度会加以夸大。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
在说明优选实施例之前，通篇说明书中会使用特定的词汇来进行描述。例如文中所使用的「蚀刻」一词一般是用来描述图形化一材料的制作工艺，如此制作工艺完成后至少会有部分的该材料余留下来。须了解蚀刻硅材料的制作工艺都会牵涉到在硅材料上图形化一光致抗蚀剂层的步骤，并在之后移除未被光致抗蚀剂层保护的硅区域。如此，被光致抗蚀剂层保护的硅区域会在蚀刻制作工艺完成后保留下来。然而在其他例子中，蚀刻动作也可能指的是不使用光致抗蚀剂层的制作工艺，但其在蚀刻制作工艺完成后仍然会余留下来至少部分的目标材料层。
上述说明的用意在于区别「蚀刻」与「移除」两词。当蚀刻某材料时，制作工艺完成后至少会有部分的该材料于留下来。相较之下，当移除某材料时，基本上所有的该材料在该制作工艺中都会被移除。然而在某些实施例中，「移除」一词也可能会有含括蚀刻意涵的广义解释。
文中所说明的「基底」、「半导体基底」或「晶片」等词通常大多为硅基底或是硅晶片。然而，「基底」、或「晶片」等词也可能指的是任何半导体材质，诸如锗、砷化锗、磷化铟等种类的材料。在其他实施例中，「基底」、或「晶片」等词也可能指的是非导体类的玻璃或是蓝宝石基板等材料。此外，文中所使用的「电容」一词在动态随机存取存储器(dynamic randomaccess memory,DRAM)的架构中即为存储节点(storage node)，在其他的电子元件或是存储器架构下其可能有不同的名称，本文中统一以电容来指称该部件。
在埋入式字符线的DRAM制作工艺中，其一般会先进行字符线(word line)、位线(bit line)、源/漏极、以及电容接触插塞的制作，之后才进行其上电容连接垫与电容(存储节点)的制作。由于电容连接垫之前的埋入式存储器制作工艺并非本发明方法与结构的重点，为了避免模糊本发明重点，文中将不对其相关制作工艺进行多余的细节说明。
在本发明图示中，图1A至图8B依序绘示出本发明电容连接垫的制作方法在各个步骤时的结构图，其中各图都分为A,B两个子图，分别为该步骤时的顶面示意图与截面示意图，其可清楚的表达出各部件与部件以及层结构与层结构之间的连接关系以及其在半导体平面上的布局分布。
首先请先参照图1B，其为本发明实施例中半导体结构在形成电容接触结构(storage node contact)后的截面示意图。首先提供一基底10，基底10的存储器区中设置有多个主动区域11以及浅沟槽隔离结构12来分隔各个主动区域11，其中多条往第二方向D2延伸的字符线(未图示)会埋在基底10中并穿过浅沟槽隔离结构12。一层间介电层13形成在主动区域11和浅沟槽隔离结构12上，层间介电层13中可选择性地设置外延层14，而外延层14下方的主动区域11中可以设置有源/漏极掺杂区(图未示)来与外延层14电连接。每个外延层14上都形成有电容接触结构15，或称之为电容接触插塞，其通过两者之间所形成的金属硅化物14a达成电连接。电容接触结构15的外侧则可以选择性地形成一阻障层15a来提供阻障效果。再者，电容接触结构15之间形成有多条位线16，其往第一方向D1延伸并与字符线垂直交错，位线16包含位线掩模16a，如一氮化硅层。在本发明实施例中，位线掩模16a与电容接触结构15的顶面齐高。位线16与下方的主动区域11会通过位线接触结构(bit linecontact)16b来电连接，需注意此截面中仅示对应中间的位线16的位线接触结构16b，两旁位线16的位线接触结构则未出现在此截面中。位线16与电容接触结构15之间会通过绝缘层17，如氧化硅或氮化硅层来隔绝避免两者短路。
在平面布局方面，如图1A所示，电容接触结构15在基底面上排列成阵列态样，一个电容接触结构15即会对应后续所形成的一个存储节点电容。图1B即是以图1A中截线A-A’所作的截面图，需注意为了图示简明之故，图1A中并未示出图1B中阻障层15a、位线16以及字符线等与本发明重点未特别相关的部件，且图中将其表面的位线掩模16a与绝缘层17合并表示。
在完成了前述字符线、位线、源/漏极、以及电容接触结构等埋入式DRAM的前段制作工艺后，接着即是要进行电容连接垫的制作。请参照图2A与图2B，首先在基底上形成一第一介电层18覆盖住电容接触结构15。第一介电层18包含一下层的氮化硅层18a以及一上层的多晶硅层18b，氮化硅层18a是用来容置后续所要形成的电容连接垫，其厚度将可决定后续所形成的电容连接垫的厚度。多晶硅层18b则将在后续制作工艺中做为界定连接电凹槽的硬掩模之用。接着，在多晶硅层18b上依序形成一有机介电层(organic dielectriclayer,ODL)19a和一含硅底部抗反射层(silicon-containing hard mask bottom anti-reflection coating,SHB)19b、以及一第一光致抗蚀剂19c，其中的第一光致抗蚀剂19c会被图案化成多条条状图案，该些条状图案是往第一方向D1延伸且不与下方的电容接触结构15重叠，其位置大致与下方的位线16重叠。有机介电层19a、含硅底部抗反射层19b、第一光致抗蚀剂19c三者在制作工艺中可以视作为是连续的多层掩模结构。
接下来请参照图3A与图3B，在形成上述三层的连续掩模结构后，首先将第一光致抗蚀剂19c的多条条状图案转印至下方的有机介电层19a与含硅底部抗反射层19b，然后再将第一光致抗蚀剂19c移除。接着，再以转印后的有机介电层19a与含硅底部抗反射层19b双层结构为蚀刻掩模进行一第一蚀刻制作工艺，将原先的条状图案转印到第一介电层18中的多晶硅层18b，之后再移除有机介电层19a与含硅底部抗反射层19b双层结构。如此，如图3A所示，图案化后的多晶硅层18b也呈现与原先第一光致抗蚀剂19c一样的多条条状图案，其将在后续的制作工艺中作为界定连接垫凹槽在第一方向D1上范围的硬掩模之用。第一介电层18中的氮化硅层18a则未受到上述图案化的影响。
在完成了连接垫凹槽在第一方向D1上范围的界定后，接下来则是要进行其在第二方向D2的界定。请参照图4A与图4B，在氮化硅层18a上依序形成有机介电层20a、含硅底部抗反射层20b、以及一第二光致抗蚀剂20c，其覆盖住条状的多晶硅层18b，其中第二光致抗蚀剂20c与先前的第一光致抗蚀剂19c一样，会被图案化成多条不与下方的电容接触结构15重叠条状图案，然而其条状图案是呈第二方向D2走向，其位置大致与下方的字符线重叠。同样地，有机介电层20a、含硅底部抗反射层20b、第二光致抗蚀剂20c三者在制作工艺中是视作为连续的多层掩模结构，其在后续蚀刻制作工艺是用以界定连接垫凹槽在第二方向D2上的范围。不同于其他截面图，需注意图4B是根据图4A中的截线B-B’所做，而非截线A-A’，以表达出20a/20b/20c三层掩模结构在第一介电层18上完整的盖覆情形。由图案化多晶硅层18b与图案化第二光致抗蚀剂20c所交错界定出未重叠区域即为本发明预定形成连接垫的位置。
在形成上述三层的连续掩模结构后，如同先前图2A与图2B的步骤，首先将第二光致抗蚀剂20c的多条条状图案转印至下方的有机介电层20a与含硅底部抗反射层20b，然后再将第二光致抗蚀剂20c移除，如此即完成了连接垫凹槽图形的蚀刻掩模的界定。接着，请参照图5A与图5B，再以转印后的有机介电层20a与含硅底部抗反射层20b双层结构以及先前所形成的图案化多晶硅层18b为蚀刻掩模进行一第二蚀刻制作工艺来蚀刻裸露的氮化硅层18a，以在氮化硅层18a中形成连接垫凹槽18c。每个连接垫凹槽18c都会裸露出其下方的电容接触结构15。图5A中的虚线是表示出其氮化硅层18a在该蚀刻后不同平面的转折线。须注意在本发明实施例中，第二蚀刻制作工艺是为一非等向性制作工艺，使得受蚀刻的氮化硅层18a侧壁层呈现从外逐渐向中心倾斜延伸的态样，如此整个连接垫凹槽18c呈现上宽下窄的外型，是为本发明一大特点。
在形成连接垫凹槽18c后，接着如图6A与图6B所示，先在第一介电层18以及电容接触结构15上形成一层共形的阻障层21，如一氮化钛层。之后再形成一接触材料层22，如一钨金属层，覆盖在阻障层21上并填满连接垫凹槽18c。此接触材料层22于后续制作工艺中作为形成电容连接垫的材料。
在形成阻障层21以及接触材料层22后，接着如图7A与图7B所示，进行一回蚀刻制作工艺移除连接垫凹槽18c外的接触材料层22，使得连接垫凹槽18c中剩余的接触材料层22形成电容连接垫(landing pad)22a，所形成的电容连接垫22a在基底平面上排列成阵列型态，且分别与其下方的电容接触结构15电连接。此回蚀刻制作工艺也会移除连接垫凹槽18c周遭的阻障层21、多晶硅层18b以及部份的氮化硅层18a。需注意的是，在本发明实施例中，由于回蚀刻制作工艺对于接触材料层22有稍大的蚀刻速率，故在回蚀刻完后电容连接垫22a会具有下凹的顶面22b特征，此特征将有助于在后续存储结点电容与电容连接垫22a的连接中提供较大的接触面积。
在形成电容连接垫22a后，接着如图8A与图8B所示，在电容连接垫22a以及氮化硅层18a上形成一第二介电层23其可包含由碳氮化硅(SiCN)层23a与氧化硅层23b等低介电常数材料构成的双层结构，之后再进行一光刻蚀刻制作工艺在第二介电层23中吃出电容凹槽24，其裸露出下方的电容连接垫22a。需注意在本发明实施例中，有部分的电容连接垫22a也会在蚀刻中被移除，且由于在此蚀刻制作工艺前电容连接垫22a已具有下凹的顶面22b，故在蚀刻后原先电容连接垫22a顶面22b从电容凹槽24裸露出的部分的下凹幅度会进一步扩大，形成另一下凹幅度较大的顶面22c。此特征的优点在于可增加电容连接垫22a提供的接触面积，达到更好的电容接触功效。
在形成具有前述特征的电容连接垫22a以及电容凹槽24后，接着可在电容凹槽24中形成存储结点/电容结构(未示出)。由于电容结构并非本发明的相关要点，为了避免模糊本发明重点，文中与图中将不对其相关制作工艺进行多余的细节说明。
除了前文中有说明过的本发明特点，本发明制作工艺的一大重点主轴在于电容连接垫22a采用先形成连接垫凹槽再填入接触材料的反步调(reverse tone)制作工艺作法，此作法的优点在于电容连接垫22a的外型会由所界定出连接垫凹槽18c来决定，而非是如传统作法般形成材料层后再图案化成连接电态样。根据此反步调的作法原理，制作工艺中可以采用非等向性蚀刻并通过控制连接垫凹槽的深度(意即氮化硅层18a的厚度)来得到吾人所要的电容连接垫上宽下窄的渐缩外型。这样特征的优点在于电容连接垫具有较大的顶面，其不仅在以光刻制作工艺界定连接垫凹槽时可以具有较大的偏移容限外，在后续与电容结构对位时也可以提供较大的接触面积与偏移容限。此外，渐缩型态的电容连接垫底面可以缩至与电容接触结构相同的面积大小，可解决传统做法中电容连接垫具有较电容接触结构更大的接触面积而容易与邻近的位线掩模短路的问题。
根据上述电容连接垫制作工艺，本发明于此也提出了一种新颖的电容连接垫结构，其结构包含一基底10，其中具有多个接触结构15。一第一介电层18位于基底10与该些接触结构15上。多个电容连接垫22a位于第一介电层18中，其中每个电容连接垫22a与一个接触结构15电连接，且该些电容连接垫呈现上宽下窄且顶面22b/22c下凹的形状。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (11)

1.一种电容连接垫的制作方法，包含：
提供一基底，该基底中具有多个接触结构；
在该基底上形成第一介电层；
在该第一介电层中形成多个第一凹槽，其中每一该第一凹槽裸露出一个该接触结构且呈现上宽下窄的形状，在该第一介电层中形成多个第一凹槽的步骤还包含：
在该第一介电层上形成一第一光致抗蚀剂，其中该第一光致抗蚀剂呈现多条往第一方向延伸的条状图案且不与下方的该些接触结构重叠；
以该第一光致抗蚀剂为蚀刻掩模进行一第一蚀刻制作工艺移除部分的该第一介电层；
在该第一介电层上形成一第二光致抗蚀剂，其中该第二光致抗蚀剂呈现多条往第二方向延伸的条状图案且不与下方的该些接触结构重叠；以及
以该第二光致抗蚀剂为蚀刻掩模进行一第二蚀刻制作工艺移除部分的该第一介电层并裸露出下方的该些接触结构；以及
在该些第一凹槽中填入接触材料以形成电容连接垫，其中该些电容连接垫的顶面呈现下凹的形状。
2.如权利要求1所述的电容连接垫的制作方法，还包含：
在该些电容连接垫上形成一第二介电层；以及
在该第二介电层中形成第二凹槽裸露出该电容连接垫，其中部分的该电容连接垫在该形成第二凹槽的步骤中被移除，使得该电容连接垫的顶面的下凹幅度更大。
3.如权利要求2所述的电容连接垫的制作方法，还包含在该些第二凹槽中形成存储节点。
4.如权利要求1所述的电容连接垫的制作方法，其中该第一介电层包含一氮化硅层以及一多晶硅层，而该第一蚀刻制作工艺只移除裸露的该多晶硅层。
5.如权利要求4所述的电容连接垫的制作方法，其中该第一介电层包含一氮化硅层以及一多晶硅层，而该第二蚀刻制作工艺是以该第二光致抗蚀剂以及剩余的该多晶硅层为蚀刻掩模移除裸露的该氮化硅层并裸露出下方的该些接触结构。
6.如权利要求1所述的电容连接垫的制作方法，其中在该些第一凹槽中填入接触材料以形成电容连接垫的步骤还包含：
在该第一介电层上形成该接触材料，其中该接触材料填满该第一凹槽并与该些接触结构连接；以及
进行一回蚀刻制作工艺移除该第一凹槽外的接触材料以形成该些电容连接垫并使得该些电容连接垫的顶面呈现该下凹的形状。
7.如权利要求1所述的电容连接垫的制作方法，其中在填入该接触材料前还包含在该第一介电层以及该些第一凹槽上形成一阻障层。
8.一种具有电容连接垫的半导体结构，包含：
基底，该基底中具有多个接触插塞结构；
第一介电层，位于该基底与该些接触插塞结构上；以及
多个电容连接垫，每一该电容连接垫位于一该第一介电层中并与一该接触插塞结构电连接，其中该些电容连接垫呈现上宽下窄的渐缩外型，且该些电容连接垫呈现顶面下凹的形状，且该些电容连接垫的底面大于该些接触插塞结构的顶面。
9.如权利要求8所述的具有电容连接垫的半导体结构，还包含阻障层，介于该电容连接垫与该第一介电层以及该接触插塞结构之间。
10.如权利要求8所述的具有电容连接垫的半导体结构，还包含第二介电层，位于该第一介电层以及该些电容连接垫上，其中该第二介电层中形成有凹槽裸露出该些电容连接垫结构，且该电容连接垫结构裸露出的顶面的下凹幅度大于该电容连接垫结构未裸露出的顶面的下凹幅度。
11.如权利要求10所述的具有电容连接垫的半导体结构，其中该第二介电层包含碳氮化硅层以及氧化硅层。
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