CN101996930A - 制造接触接合垫的方法及半导体器件 - Google Patents

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Abstract

一种制造接触接合垫的方法及半导体器件。所述方法包括：在半导体衬底中依次形成隔离区及有源区，由隔离区对有源区进行分隔，每个有源区包括一个或多个接触区，在接触区之间形成凸起结构，在凸起结构上依次形成覆盖层、绝缘体层及光致抗蚀剂层，并去除光致抗蚀剂层的一部分以形成连续线型开口，去除开口内的绝缘体层、覆盖层及部分半导体衬底，沉积导电填充材料并执行平坦化工艺，从而形成位于凸起结构间的接触接合垫。

Description

制造接触接合垫的方法及半导体器件
技术领域
本发明涉及集成电路以及它们用于生产半导体器件的处理。更具体地，本发明涉及制造接触接合垫的方法及半导体器件。
背景技术
集成电路或“IC”已经从在单个硅芯片上制造的一些互连器件，发展到数以百万计的器件。目前的IC提供的性能和复杂度远远超出当初的想象。为了在复杂度和电路密度(即在给定芯片区域上能够被封装的器件的数量)上获得改进，每一代IC的最小器件特征的尺寸，也叫做器件“几何尺寸”，变得越来越小。目前所制造的半导体器件的特征小于四分之一微米。
电路密度的提高不仅改进了IC的复杂度和性能，还为消费者提供了更低的成本。一台IC制造设备可以花费几亿、甚至几十亿美元。每台制造设备会生产一定量的晶片，每个晶片上会有一定数量的IC。因此，通过使IC的各个器件更小，在每个晶片上可以制造更多的器件，从而提高制造设备的产量。使器件更小是非常有挑战性的，因为IC制造中所使用的每个工艺都有限度。也就是说，特定的工艺通常仅降低到一定的特征尺寸，然后需要改变该工艺或者器件布局。这种限度的一个例子就是以成本效益和效率的方式形成集成电路的生产所使用的几何尺寸越来越小的器件。
使用芯片代工服务来制造定制的集成电路已经发展了很多年。无厂芯片公司通常设计定制的集成电路。这些定制的集成电路需要一组通常称为“掩模版”的定制掩模以用于制造。进行代工服务的芯片公司的一个例子是中国上海的叫做中芯国际集成电路制造有限公司(SMIC)的芯片代工公司。尽管无厂芯片公司和代工服务已经逐年增多，但还是存在许多限制。例如，随着器件几何尺寸不断缩小，形成小的接触孔变得越来越困难。图1a-1c是传统的接触孔图形化方法的视图。如所示出的，图1a是接触孔布局图的俯视图，其接触孔横向尺寸约130nm，纵向尺寸约140到180nm。图1b是被叠加在接触孔布局图形上的光致抗蚀剂图形的俯视图。可以看出光致抗蚀剂中所形成的接触孔图形是具有不同尺寸的圆形结构。图1c是光致抗蚀剂中的接触孔图形的3维视图，示出了圆形开口和不同的尺寸。整个说明书都对这些限制以及其他的限制进行描述，特别是以下部分。
通过上面的描述，发现期望一种改进的用于对半导体器件进行处理的技术。
发明内容
根据本发明的实施例，提供了用于生产半导体器件的技术。更具体地，本发明提供了用于使用连续线型图形来形成半导体器件中的多晶硅接触接合垫的方法及相应的半导体器件。仅举例来说，本发明已应用于动态随机存取存储器装置。但可以认识到本发明具有更广泛的应用范围。例如，本发明可应用于诸如专用集成电路、微处理器、微控制器、其他存储器应用等等。
在一种实施方式中，本发明提供了一种制造接触接合垫的方法，包括：提供半导体衬底；在半导体衬底中形成隔离区；在半导体衬底中形成多个有源区，所述有源区由隔离区分隔，每个有源区包括一个或多个接触区；形成多个预定高度的凸起结构，所述凸起结构位于各个接触区之间；沉积覆盖层；在覆盖层上形成绝缘体层；在绝缘体层上形成光致抗蚀剂层；去除光致抗蚀剂层的一部分以形成连续线型开口，所述连续线型开口暴露了绝缘体层的至少位于接触区上的部分；去除光致抗蚀剂的连续线型开口中被暴露的绝缘体层；去除覆盖层的一部分以暴露接触区处的半导体衬底；去除预定厚度的被暴露的半导体衬底；去除剩余的光致抗蚀剂层；沉积导电填充材料；以及，通过将位于每个凸起结构上的覆盖层用作抛光停止层来对导电填充材料和绝缘体层执行化学机械抛光工艺，从而形成多个接触接合垫，由所述凸起结构对所述多个接触接合垫进行分隔。
在另一实施方式中，本发明提供了一种半导体器件，包括：半导体衬底；半导体衬底中的隔离区；半导体衬底中的多个源区，所述有源区由隔离区分隔，每个有源区包括一个或多个接触区；各接触区间预定高度的凸起结构；位于凸起结构上的覆盖层，所述覆盖层还覆盖凸起结构的侧面；以及，复数个接触接合垫，由所述凸起结构对所述接触接合垫彼此进行分隔。
本发明相对于传统技术实现了许多优点。例如，本发明的技术很容易使用依靠传统技术的工艺。半导体器件因此，与传统技术工艺的兼容性较好，无需对传统的设备和工艺进行实质性的修改。
此外，本发明的技术提高光刻焦深以及曝光宽容度。根据实施例，可以实现这些优点中的一个或多个优点。在整个说明书中、特别是下面的部分，将对这些优点以及其他优点进行更加详细的描述。
参考随后的详细描述以及附图，可以更完整地理解本发明的各种额外的目的、特征以及优点。
附图说明
图1a-1c是传统的接触孔图形化方法的视图；
图2是根据本发明实施例的用于制造半导体器件的方法的简化流程图；
图3是根据本发明实施例的用于制造半导体器件的方法的简化俯视布局图；
图4是器件结构400的简化横截面视图，用于示意根据本发明实施例的用于制造半导体器件的方法；
图5是器件结构500的简化横截面视图，用于示意根据本发明实施例的用于制造半导体器件的方法；
图6a-6c是根据本发明实施例的用于形成多晶硅接触接合垫图形的方法的简化视图；
图7-9是器件结构的简化横截面视图，用于示意根据本发明实施例的用于制造半导体器件的方法；
图10是根据本发明实施例的用于制造半导体器件的方法的简化横截面SEM图；
图11是根据本发明实施例的用于制造半导体器件的方法的简化俯视SEM图；
图12a是根据本发明实施例的用于形成光致抗蚀剂图形的方法的简化曝光宽容度图；以及
图12b是用于形成光致抗蚀剂图形的传统方法的简化曝光宽容度图。
具体实施方式
半导体器件如前所述，随着器件几何尺寸不断缩小，形成小的接触孔变得越来越困难。对于复杂的半导体器件，已经开发出一种方法来形成接触接合垫，在其上可以在绝缘体材料中形成接触孔。然而，当器件几何尺寸减小到0.11μm，光刻的需求超出高NA KrF扫描器的限度。一种昂贵的替代方式是使用高分辨率的扫描器，如193nm扫描器，结合高质量的光致抗蚀剂。另一种替代方式是开发新的工艺使用更便宜的248nm KrF扫描器。例如，248nm激光器所提供的焦深(DOF)裕度(margin)通常不足以限定一致的孔关键尺寸(CD)约为130nm的接合接触孔结构。通常需要使用分辨率增强方法。例如，已经实现了RELACS、SAFIER以及热流工艺这些化学技术。然而，光刻工艺窗口仍然是受限制的。在0.11μm DRAM应用中，有许多接触孔的工艺窗口小。这种工艺的生产产量往往很低。因此，需要一种改进的在高级存储器装置中形成接触结构的技术。
下面会简要概述根据本发明实施例的用于形成多晶硅接触接合垫多晶硅接触接合垫的方法。
1.(步骤210)提供包括器件结构的衬底；
2.(步骤220)沉积氮化物覆盖层；
3.(步骤230)沉积绝缘体层；
4.(步骤240)在光致抗蚀剂中形成连续线型图形；
5.(步骤250)蚀刻以形成线型图形；
6.(步骤260)沉积多晶硅；
7.(步骤270)平坦化多晶硅和绝缘体层，在氮化物层停止；以及
8.(步骤270)执行后段(backend)工艺。
上面的一系列步骤提供了根据本发明实施例的用于形成接合多晶硅接触(多晶硅接触接合垫)结构的方法。如所示出的，该方法使用了包括在用于形成接合多晶硅接触垫结构的光致抗蚀剂中形成连续线型图形的步骤的组合。当增加步骤、去掉一个或多个步骤、或者以不同顺序提供一个或多个步骤时，在不脱离本发明权利要求的范围的情况下，还可以提供其他替代方式。在整个说明书、特别是下面参见图2的部分可以找到当前方法的进一步的细节。
图2是根据本发明实施例的用于制造半导体器件的方法200的简化流程图。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改和替代方式。如所示出的，该方法使用连续线型光致抗蚀剂图形来形成多晶硅接触接合垫。该方法包括提供包含器件结构的衬底(步骤210)。在优选实施例中，器件结构包括有源区和隔离区。在具体实施例中，器件结构是可以包括内置于有源区中的晶体管、用于电荷存储的电容器、诸如浅沟隔离区的隔离结构等等的DRAM器件。当然，还存在其他的变型、修改以及替代方式。
仅仅作为该方法所提供的器件结构的实例，图3是根据本发明实施例的用于形成半导体器件的方法的简化俯视布局图300。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改和替代方式。如所示出的，器件布局图300包括诸如301和302等等的有源区(AA)。图3还包括诸如WLK、WLK+1、WLK+2等等的许多字线，以及诸如311、312和313等等的接触区。布局图300还包括线型多晶硅接触图形331和332，以下将对其进行更详细的描述。
图4是沿图3中的虚线CC’的器件结构400的横截面视图。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。如所示出的，器件结构400包括衬底410和扩散区431、432和433等等，这些扩散区可以是晶体管的源/漏极并且可以被用作接触区。器件结构还包括隔离区441和442。在具体实施例中，隔离区可以是浅沟隔离(STI)区。器件结构400还包括诸如411、412、413和414的字线。在具体实施例中，诸如412的每个字线包括位于多晶硅栅区424上的硅化物区422。在400所示的实例中，字线411位于隔离区441上，且字线414位于隔离区442上。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。
图5是示出了根据本发明实施例的用于制造半导体器件的方法200的器件结构500的简化横截面视图。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。参考图2和5，该方法包括在器件结构上沉积氮化物覆盖层510(步骤220)。该方法还包括在氮化物层上形成绝缘体层520(步骤230)。在一个实施例中，所述氮化物覆盖层510可以为氮化硅，绝缘体层520是包括诸如硼磷硅玻璃(BPSG)、氟化玻璃(FSG)等。
优选地，该方法包括沉积光致抗蚀剂层以及图形化该光致抗蚀剂层以形成多晶硅接触接合垫，步骤240。此前在图3的简化布局图300中示出了连续线型多晶硅接触接合垫图形的实例。诸如图3中的331和332的连续线型多晶硅接触接合垫图形是在光致抗蚀剂层中形成的。如图3所示，在诸如301和302等的两个或多个有源区上沿着一定的方向来形成多晶硅接触接合垫多晶硅接触接合垫图形以包括大量的接触区。在具体实施例中，垂直于字线方向并沿着位线(未示出)方向来形成多晶硅接触接合垫图形。在某实施例中，多晶硅接触接合垫图形可以包括沿着DRAM存储器阵列的位线的长度方向的有源区中的所有接触区。在一些实施例中，位线可以与数千个有源区相关联，且每个有源区可以包括两个或多个接触区。当然，存在其他的变型、修改和替代方式。
在优选实施例中，沿着一定的线路来形成多晶硅接触接合垫图形以包括大量的接触区。图6a-6c是根据本发明实施例的半导体器件形成多晶硅接触接合垫图形的方法的简化视图。这些图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。如所示出的，图6a是横向尺寸约110nm的线型多晶硅接触接合垫图形布局图的俯视图。图6b是被叠加在多晶硅接触接合垫布局图形上的光致抗蚀剂的附视图。可以看出，光致抗蚀剂中所形成的多晶硅接触接合垫图形是具有一致宽度的线型结构。图6c是光致抗蚀剂中的多晶硅接触接合垫图形的3维视图，示出了光致抗蚀剂中的线型开口。
在步骤250，该方法包括蚀刻步骤，以通过把图形化的光致抗蚀剂作为掩模来形成多晶硅接触接合垫结构。图7是器件结构700的简化视图，用于示意根据本发明实施例的用于制造半导体器件的方法200。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。如图7所示，该方法包括去除诸如BPSG或FSG。该方法包括使用用于在BPSG和氮化物之间提供蚀刻选择性的干蚀刻工艺。在一个实施例中，该方法去除所有暴露的BPSG，而去除相对少的氮化物。该方法包括去除被暴露在图形化的抗蚀剂的开口中的剩余氮化物材料。该方法还包括额外的硅掘入蚀刻以暴露硅表面用于形成接触垫。图7中示出了去除字线间的凹陷硅层和氮化硅之后的器件结构的实例。如所示出的，诸如710的氮化物覆盖区保留在诸如720的字线的顶部和侧面。这些图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。
在步骤260，在接着蚀刻工艺去除光致抗蚀剂层之后，该方法沉积多晶硅层。图8是包括仅仅用于示意出根据本发明实施例的用于形成多晶硅接触接合垫结构的方法的一些特征的各种器件结构的器件结构800的简化横截面视图。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。如所示出的，该方法沉积多晶硅层810，以位于被暴露的器件结构上。例如，这样的器件结构可以包括位于字线或晶体管栅极830上的氮化物层820、扩散区840、绝缘区850以及隔离区860。优选地，多晶硅填充材料是掺杂的多晶硅材料，如原位掺杂的多晶硅材料。根据应用的不同，可以以无定形或多晶硅状态来沉积材料。如果以无定形状态沉积，它之后会结晶成多晶硅状态。根据应用的不同，掺杂剂可以是浓度范围从约1.4E20cm-3到约1.4E21cm-3的磷。当然，可以有其他的变型、修改和替代方式。
接下来，该方法执行平坦化工艺(步骤270)。在优选实施例中，该方法对多晶硅材料执行化学机械抛光(CMP)工艺。该方法不断进行化学机械抛光工艺以去除绝缘体材料和多晶硅膜材料，直到每个字线器件结构上的覆盖氮化物层被暴露。优选地，同时去除多晶硅填充材料和绝缘体材料。该方法将位于每个器件结构上的覆盖氮化物层作为抛光停止层。当然，可以有其他的变型、修改和替代方式。
图9是器件结构900的简化横截面视图，用于示意根据本发明实施例的用于在半导体器件中制造多晶硅接触接合垫结构的方法。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。如所示出的，在CMP工艺之后，氮化物覆盖层920以及绝缘体层950已经被平坦化。多晶硅接合垫接触结构930和940已经形成。在具体实施例中，自对准的多晶硅接触接合垫930和940被氮化物覆盖的字线所分隔。在替代实施例中，多晶硅接合垫结构可以被氮化物覆盖的假图形(dummy pattern)所分隔。当然，本领域的普通技术人员会认识到其他的变型、修改和替代方式。
在具体实施例中，本发明提供了一种使用氧化物浆来同时抛光多晶硅、BPSG以及氮化硅，并在栅氮化硅停止的方法。所述氧化物浆包括使用针对硼磷硅玻璃/氟化玻璃和多晶硅的选择率为0.7∶1～1.3∶1的浆。该方法包括过抛光(over-polishing)蚀刻以去除氮化硅上的一些接合多晶硅接触图形，以对氮化硅进行接触式抛光。优选地，在图形上去除小的氮化硅膜，以获得适当的栅氮化硅关键尺寸、减少凹陷、并减少对多晶硅和BPSG的侵蚀。
接合多晶硅接触通常是0.13μm DRAM和下一代DRAM的关键工艺，但它需要在接合多晶硅接触多晶硅CMP步骤中保持好的顶栅AEI关键尺寸的统一性，减少凹陷和侵蚀，这在使用传统的多晶硅浆时是很难达到的。本发明的方法使用氧化物浆来同时抛光多晶硅、BPSG和氮化硅，使得接合多晶硅接触能够起作用，并且获得高产量。
图10是根据本发明实施例的包括多晶硅接触接合垫结构的半导体器件的简化横截面SEM图1000。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。如所示出的，多晶硅区1010仅呈现出约150A的凹陷，BPSG区1020包括约300A的凹陷。
图11是根据本发明实施例的包括多晶硅接触接合垫结构的半导体器件的简化俯视SEM图1100。该图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。如所示出的，多晶硅区1161、1162和1163分别被氮化物区1171和1172所分隔。如图11的实例所示出的，诸如1181或1182的BPSG区将两列多晶硅接触接合垫结构分隔开。
可选地，该方法执行蚀刻工艺用以将某多晶硅材料从线型多晶硅接触结构中去除。在某些实施例中，会希望去除多晶硅材料以在可以包括许多接触区的连续线型多晶硅接触结构中形成分隔区。可以使用掩蔽的反应离子蚀刻(RIE)工艺来完成这种去除。当然，本领域的普通技术人员会认识到其他的变型、修改以及替代方式。
在步骤280，该方法执行后段工艺。根据实施例的不同，该方法可以包括形成电介质层、形成与多晶硅接触接合垫结构对准的接触孔、对接触孔进行填充、沉积金属层、以及图形化该金属层以形成互连线。在一个实施例中，该方法可以包括形成多级互连结构。当然，可以有其他的变型、修改和替代方式。
以上的一系列步骤提供了根据本发明实施例的、使用连续线型图形来形成多晶硅接触接合垫结构的方法。如所示出的，该方法使用了步骤的组合，包括在光致抗蚀剂层中形成连续线型开口，以及执行自对准平坦化工艺，以将多晶硅接触接合垫结构分隔成单独的接触。当增加步骤、去掉一个或多个步骤、或者以不同顺序提供一个或多个步骤时，在不脱离本发明权利要求的范围的情况下，还可以提供其他替代方式。另外，尽管上述内容是依据DRAM器件来描述的，还可以使用其他的器件。在整个说明书、特别是在下面的内容中可以找到这些其他器件使用本方法的进一步的细节。
根据本发明的实施例，使用连续线型图形来形成多晶硅接触接合垫结构相对于传统的孔型接触结构有很多优点。仅仅作为示例，将根据本发明实施例的用于形成多晶硅接触接合垫光致抗蚀剂图形的方法的焦深(DOF)和用于形成接触孔光致抗蚀剂图形的传统方法的焦深(DOF)进行对比。其中，根据本发明实施例的方法，对多晶硅接触接合垫关键尺寸(ADICD)约80nm的情况，提供了约0.4μm(从约-0.1μm到约0.3μm)范围的焦深(DOF)。而传统的接触孔形成方法，对多晶硅接触接合垫关键尺寸(ADICD)约90nm的情况，只能提供约0.1μm(从约0.0μm到约0.1μm)范围的焦深(DOF)。因此，根据本发明的某些实施例的形成多晶硅接触接合垫方法在更宽的焦深范围内提供了改进的关键尺寸构造。
作为另一个实例，图12a是根据本发明实施例的用于形成多晶硅接触接合垫光致抗蚀剂图形的方法的简化曝光宽容度图。图12b是用于形成接触孔光致抗蚀剂图形的传统方法的简化曝光宽容度图。如所示出的，根据本发明的实施例，在约0.6μm的焦深范围内，能够保持10％的曝光宽容度(EL)。作为对比，传统的接触孔形成方法只能在约0.38μm的焦深范围内提供10％的曝光宽容度(EL)。因此，根据本发明实施例的形成多晶硅接触接合垫方法针对给定的曝光宽容度要求提供了改进的焦深范围。当然，这些图仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。
进行了仿真研究用以对根据本发明实施例的形成多晶硅接触接合垫方法和传统的接触孔形成方法进行比较。结果被列出在下面的表I中。
表I
Figure B2009100567181D0000091
如所示出的，相比于传统的用于接触孔构造的方法(孔型)，根据本发明实施例的形成多晶硅接触接合垫方法(线型)的DOF裕度和曝光宽容度E/L都要更优。当然，这些数据仅仅是示例，不应该不恰当地限制本发明权利要求的范围。本领域的普通技术人员会认识到其他的变型、修改以及替代方式。
还应该理解的是，这里所描述的实例和实施例仅用于示意性的目的，本领域技术人员还可以就此想到各种修改或改变，这些修改或改变应包括在本申请的精神和范围之内以及所附权利要求的范围之内。

Claims (18)

1.一种半导体器件制造接触接合垫的方法，包括：
提供半导体衬底；
在半导体衬底中形成隔离区；
在半导体衬底中形成多个有源区，所述有源区由隔离区分隔，每个有源区包括一个或多个接触区；
形成多个预定高度的凸起结构，所述凸起结构位于各个接触区之间；
沉积覆盖层；
在覆盖层上形成绝缘体层；
在绝缘体层上形成光致抗蚀剂层；
去除光致抗蚀剂层的一部分以形成连续线型开口，所述连续线型开口暴露了绝缘体层的至少位于接触区上的部分；
去除光致抗蚀剂的连续线型开口中被暴露的绝缘体层；
去除覆盖层的一部分以暴露接触区处的半导体衬底；
去除预定厚度的被暴露的半导体衬底；
去除剩余的光致抗蚀剂层；
沉积导电填充材料；以及
通过将位于每个凸起结构上的覆盖层用作抛光停止层来对导电填充材料和绝缘体层执行化学机械抛光工艺，从而形成多个接触接合垫，由所述凸起结构对所述多个接触接合垫进行分隔。
2.根据权利要求1所述的方法，所述多个凸起结构是存储器的字线。
3.根据权利要求2所述的方法，所述多个字线中的一个或多个字线是假线结构。
4.根据权利要求1所述的方法，所述覆盖层包括氮化硅层。
5.根据权利要求1所述的方法，形成绝缘体层进一步包括平坦化所述绝缘体层。
6.根据权利要求1所述的方法，所述绝缘体层包括硼磷硅玻璃层或氟化玻璃层。
7.根据权利要求2所述的方法，所述连续线型开口的长度等于存储器中位线的长度。
8.根据权利要求1所述的方法，所述导电填充材料包括多晶硅材料。
9.根据权利要求8所述的方法，所述多晶硅材料为原位掺杂的多晶硅。
10.根据权利要求9所述的方法，所述原位掺杂的多晶硅以无定形状态沉积形成。
11.根据权利要求9所述的方法，所述原位掺杂的多晶硅的掺杂浓度为1.4E20cm-3～1.4E21cm-3。
12.根据权利要求1所述的方法，所述导电填充材料包括钨。
13.根据权利要求6所述的方法，所述化学机械抛光工艺包括使用针对硼磷硅玻璃/氟化玻璃和多晶硅的选择率为0.7∶1～1.3∶1的浆。
14.一种半导体器件，包括：
半导体衬底；
半导体衬底中的隔离区；
半导体衬底中的多个源区，所述有源区由隔离区分隔，每个有源区包括一个或多个接触区；
各接触区间预定高度的凸起结构；
位于凸起结构上的覆盖层，所述覆盖层还覆盖凸起结构的侧面；
以及，
复数个接触接合垫，由所述凸起结构对所述接触接合垫彼此进行分隔。
15.根据权利要求14所述的半导体器件，所述半导体器件是DRAM。
16.根据权利要求15所述的半导体器件，所述凸起结构为DRAM中的字线。
17.根据权利要求14所述的半导体器件，所述接触结合垫的材料为原位掺杂的多晶硅。
18.根据权利要求17所述的半导体器件，所述原位掺杂的多晶硅的掺杂浓度为1.4E20cm-3～1.4E21cm-3。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326596A (zh) * 2017-08-01 2019-02-12 联华电子股份有限公司 具有电容连接垫的半导体结构与电容连接垫的制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101933044B1 (ko) 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20220003870A (ko) 2020-07-02 2022-01-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101504945A (zh) * 2008-02-04 2009-08-12 联华电子股份有限公司 集成电路芯片

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258096A (en) 1992-08-20 1993-11-02 Micron Semiconductor, Inc. Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths
KR100541049B1 (ko) 2003-07-03 2006-01-11 삼성전자주식회사 디램 셀들을 갖는 반도체 장치 및 그 제조방법
WO2006035503A1 (ja) * 2004-09-29 2006-04-06 Spansion Llc 半導体装置および半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101504945A (zh) * 2008-02-04 2009-08-12 联华电子股份有限公司 集成电路芯片

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326596A (zh) * 2017-08-01 2019-02-12 联华电子股份有限公司 具有电容连接垫的半导体结构与电容连接垫的制作方法
CN109326596B (zh) * 2017-08-01 2022-05-03 联华电子股份有限公司 具有电容连接垫的半导体结构与电容连接垫的制作方法

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