KR100385960B1 - 자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및그 제조 방법 - Google Patents

자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및그 제조 방법 Download PDF

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Abstract

자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 소자는 반도체 기판상에 형성된 도전층 패턴들을 포함한다. 반도체 기판에 수직인 단면이 실질적으로 역 T자 형상이고, 도전층 패턴들보다 큰 두께를 갖는 절연막 패턴들이 도전층 패턴들 사이의 반도체 기판상에 형성되어 있다. 도전층 패턴들 및 절연막 패턴들상에는 도전층 패턴들과 절연막 패턴들에 의하여 정의되는 트렌치들을 완전히 매립하지 않는 정도 두께로 질화막 라이너가 형성되어 있다. 질화막 라이너상에는 트렌치들을 완전히 매립하도록 다른 절연막이 형성되어 있다. 그리고, 다른 절연막 및 질화막 라이너를 관통하여 도전층 패턴들에 각각 접하는 하나 이상의 금속 콘택 플러그가 형성되어 있다.

Description

자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및 그 제조 방법 {Semiconductor device having self-aligned metal contact plugs and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리 소자가 고집적화, 대용량화되면서 칩 사이즈의 최소화를 위한 공정의 확보가 필요해지고 있다. 최근의 디램 셀 관련 분야에서는 디자인 룰 0.13㎛ 이하의 공정 개발이 추진되고 있다. 그리고, 주변 회로의 크기를 줄이기 위한 공정 개발도 추진되고 있다.
디램 셀의 디자인 룰과 칩 사이즈가 감소하면서, 충분한 공정 마진 및 소자의 동작 특성을 확보하는 것이 어려워지는 문제가 있다. 이러한 문제를 해결하기 위하여, COB(capacitor-over-bit line) 구조, 자기 정렬 콘택 플러그(self aligned contact plug), P+/N+ 비트 라인 동시 콘택 플러그, 및 비트 라인 스터드 패드 형성 등의 공정 개발이 이루어지고 있다.
이 중 COB 구조를 채용한 디램에서는, 충분한 셀 커패시턴스를 얻기 위해서 OCS(one cylinder storage node) 구조의 적용과 고유전막의 개발이 진행중이다. 그리고, 스토리지 노드의 높이를 증가시켜서 커패시터 전극의 유효면적을 증가시키고 있다. 그런데, 스토리지 노드의 높이 증가는 셀 영역과 주변 회로 영역간의 단차를증가시킴으로써 금속 배선 형성을 위한 포토 리소그래피 공정 마진을 감소시킨다.
이를 해결하기 위해, 커패시터의 상부 전극까지 형성한 후 층간절연막을 형성하고, 화학적 기계적 연마(chemical mechanical polishing : 이하 "CMP")로 층간절연막을 평탄화시키는 공정이 개발되었다. 그런데, 스토리지 노드의 높이 증가와 층간절연막의 CMP 공정의 적용에 따라, 금속 콘택 플러그용 콘택홀을 형성할 때, 식각해야 할 층간절연막의 두께가 3㎛ 이상이 된다. 식각해야 할 층간절연막의 두께가 증가하면, 콘택홀의 폭이 넓은 것과 좁은 것 또는 콘택홀의 분포가 조밀한 영역과 덜 조밀한 영역간의 식각선택비가 달라지는 로딩 효과(loading effect)에 의해 콘택홀이 완전히 오픈되지 않을 수 있다. 그리고, 콘택홀이 아래로 내려가면서 폭이 좁아지는 모양이 된다. 이로 인하여, 콘택홀에 금속을 매립하여 형성되는 금속 콘택 플러그와 비트 라인간의 접촉 면적이 좁아진다. 결국, 콘택 영역의 면적이 작아지므로 콘택 저항이 커진다. 콘택 저항이 커지면 신호의 오류 및 전력 손실을 유발할 수 있다. 또한, 디자인 룰이 감소함에 따라 금속 콘택 플러그와 게이트 전극간의 미스 얼라인 마진 부족에 의한 단락의 문제도 발생할 수 있다.
한편, 칩 사이즈를 줄이기 위한 하나의 방법으로서, 주변 회로인 센스 증폭기(sense amplifier)를 형성하는데 있어, N+/P+ 콘택 플러그를 기존의 콘택 플러그 대신 비트 라인 콘택 플러그로 형성하는 방법이 있다.
위에서 서술한 바와 같이, 콘택홀을 형성하기 위해 식각해야 할 층간절연막의 두께가 증가함에 따른 문제를 개선하면서, N+/P+ 비트 라인 동시 콘택 플러그를 적용하기 위한 방법으로서, 비트 라인 콘택 플러그와 접하는 비트 라인 스터드 패드를 형성하여 금속 콘택 플러그를 상기 비트 라인 스터드 패드 위에 형성하는 방법을 생각할 수 있다. 그러나, 디자인 룰이 감소함에 따라, 금속 콘택 플러그와 비트 라인 스터드 패드간의 미스 얼라인 마진을 확보하기 위해서는 비트 라인 스터드 패드의 넓이를 증가시켜야 한다. 그런데, 비트 라인 스터드 패드의 넓이 증가는 비트 라인 스터드 패드를 패터닝하기 위한 포토 리소그래피 초점 심도(depth of focus) 마진을 감소시켜 브릿지 등의 문제를 일으킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 비트 라인 스터드 패드와의 충분한 접촉 면적이 확보되어 콘택 저항이 작아진 금속 콘택 플러그를 구비하는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 비트 라인 스터드 패드와 미스 얼라인되더라도 미스 얼라인에 의한 오류를 최소화할 수 있는 금속 콘택 플러그를 구비하는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1 내지 도 10은 본 발명의 제1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 16은 본 발명의 제2 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 제1 실시예에 따른 반도체 소자의 셀 영역의 레이아웃 평면도이다.
도 18은 본 발명의 제2 실시예에 따른 반도체 소자의 셀 영역의 레이아웃 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판, 125a, 225a : 제1 콘택 플러그,
125b, 225b : 제2 콘택 플러그, 130a, 230a : 도전층 패턴,
135a, 235a : 질화막 패턴, 140a, 240a : 절연막 패턴,
T1, T2: 트렌치, 145, 245 : 질화막 라이너,
120a, 220a : 제1 도전성 패드, 120b, 220b : 제2 도전성 패드,
147, 247 : 질화막 스터드, 190, 290 : 커패시터,
155a, 155b, 255a, 255b : 금속 콘택 플러그
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판상에 형성된 도전층 패턴들을 포함한다. 상기 반도체 기판에 수직인 단면이 실질적으로 역 T자 형상이고, 상기 도전층 패턴들보다 큰 두께를 가지며, 상기 도전층 패턴들 사이의 상기 반도체 기판상에 형성된 절연막 패턴들을 포함한다. 상기 도전층 패턴들과 절연막 패턴들에 의하여 정의되는 트렌치들을 완전히 매립하지 않는 정도 두께로 상기 도전층 패턴들 및 절연막 패턴들상에 형성된 질화막 라이너를포함한다. 상기 질화막 라이너상에 상기 트렌치들을 완전히 매립하도록 형성된 다른 절연막을 포함한다. 그리고, 상기 다른 절연막 및 질화막 라이너를 관통하여 상기 도전층 패턴들에 각각 접하는 하나 이상의 금속 콘택 플러그를 포함한다.
본 발명에 따른 반도체 소자에 있어서, 상기 반도체 기판과 도전층 패턴들, 및 상기 반도체 기판과 절연막 패턴들 사이에, 상기 반도체 기판상에 형성된 제1 및 제2 게이트와 소스/드레인, 상기 제1 및 제2 게이트와 소스/드레인상에 형성된 하부 절연막, 및 상기 하부 절연막을 관통하여 상기 제1 게이트와 제2 소스/드레인에 각각 접하는 제1 및 제2 콘택 플러그를 더 포함하고, 상기 도전층 패턴들은 상기 제1 및 제2 콘택 플러그의 상면에 각각 접하여 형성되어 있을 수 있다. 상기 도전층 패턴들은 상기 반도체 기판의 주변 회로 영역에 형성된 것이 바람직하다.
본 발명에 따른 다른 반도체 소자는 제1 영역과 제2 영역이 한정된 반도체 기판상에 형성된 도전층 패턴들을 포함한다. 상기 반도체 기판에 수직인 단면이 실질적으로 역 T자 형상이고, 상기 도전층 패턴들보다 큰 두께를 가지며, 상기 도전층 패턴들 사이의 상기 반도체 기판상에 형성된 절연막 패턴들을 포함한다. 상기 도전층 패턴들과 절연막 패턴들에 의하여 정의되는 트렌치들을 완전히 매립하지 않는 정도 두께로 상기 도전층 패턴들 및 절연막 패턴들상에 형성된 질화막 라이너를 포함한다. 상기 제2 영역에서, 상기 질화막 라이너상에 상기 트렌치들을 완전히 매립하도록 형성된 다른 절연막을 포함한다. 상기 제1 영역에서, 상기 절연막 패턴들과 단차가 없게 형성되어 상기 도전층 패턴들의 상면을 완전히 덮는 질화막 스터드들을 포함한다. 상기 절연막 패턴을 관통하여 상기 반도체 기판의 도전성 영역에접하는 하나 이상의 커패시터를 포함한다. 그리고, 상기 커패시터 및 다른 절연막상에 형성된 평탄화된 금속간 절연막(inter-metal dielectric)을 포함한다. 상기 금속간 절연막, 다른 절연막 및 질화막 라이너를 관통하여 상기 도전층 패턴들에 각각 접하는 하나 이상의 금속 콘택 플러그를 포함한다.
본 발명에 따른 다른 반도체 소자에 있어서, 상기 제1 영역은 셀 영역이고, 상기 제2 영역은 주변 회로 영역인 것이 바람직하다.
본 발명에 따른 다른 반도체 소자에 있어서, 상기 반도체 기판과 도전층 패턴들, 및 상기 반도체 기판과 절연막 패턴들 사이에, 상기 제2 영역에 형성된 제1 및 제2 게이트와 소스/드레인, 상기 제1 영역에 형성된 다수의 제3 게이트와 소스/드레인, 상기 제1, 제2 및 제3 게이트와 소스/드레인상에 형성된 하부 절연막, 상기 하부 절연막내에 형성되어 상기 다수의 제3 소스/드레인에 각각 접하는 제1 및 제2 도전성 패드, 상기 하부 절연막을 관통하여 상기 제1 게이트와 제2 소스/드레인 및 제2 도전성 패드의 상면에 각각 접하는 제1, 제2 및 제3 콘택 플러그를 더 포함하고, 상기 도전층 패턴들은 상기 제1, 제2 및 제3 콘택플러그의 상면에 각각 접하여 형성되고, 상기 도전성 영역은 상기 제1 도전성 패드의 상면일 수 있다.
본 발명에 따른 다른 반도체 소자에 있어서, 상기 질화막 스터드들, 절연막 패턴들 및 다른 절연막상에 형성된 또 다른 절연막을 더 포함하고, 상기 하나 이상의 커패시터는 상기 또 다른 절연막도 관통하여 형성되며, 상기 하나 이상의 금속 콘택 플러그도 상기 또 다른 절연막을 관통하여 형성될 수 있다.
본 발명에 따른 반도체 소자들에 있어서, 상기 도전층 패턴들은 디램의 비트라인 스터드 패드들인 것이 바람직하다. 상기 질화막 라이너의 두께는 100 내지 1000Å인 것이 바람직하다. 상기 금속 콘택 플러그의 상면에 각각 접하는 금속 배선을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 도전층 패턴들을 형성한다. 상기 도전층 패턴들 사이의 상기 반도체 기판상에, 상기 반도체 기판에 수직인 단면이 실질적으로 역 T자 형상이고, 상기 도전층 패턴들보다 큰 두께를 갖는 절연막 패턴들을 형성한다. 상기 도전층 패턴들과 절연막 패턴들에 의하여 정의되는 트렌치들을 완전히 매립하지 않는 정도 두께로 상기 도전층 패턴들 및 절연막 패턴들상에 질화막 라이너를 형성한다. 상기 질화막 라이너상에 상기 트렌치들을 완전히 매립하도록 다른 절연막을 형성한다. 상기 다른 절연막 및 질화막 라이너를 관통하여 상기 도전층 패턴들에 각각 접하는 하나 이상의 금속 콘택 플러그를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, 상기 도전층 패턴들을 형성하는 단계 전에, 상기 반도체 기판상에 제1 및 제2 게이트와 소스/드레인을 형성할 수 있다. 상기 제1 및 제2 게이트와 소스/드레인상에 하부 절연막을 형성할 수 있다. 상기 하부 절연막을 관통하여 상기 제1 게이트와 제2 소스/드레인에 각각 접하는 제1 및 제2 콘택 플러그를 형성할 수 있다. 상기 도전층 패턴들은 상기 제1 및 제2 콘택 플러그의 상면에 각각 접하도록 형성될 수 있다. 상기 도전층 패턴들은 상기 반도체 기판의 주변 회로 영역에 형성되는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, 상기 도전층 패턴들을형성하는 단계는, 상기 반도체 기판상에 도전층 및 질화막을 순차적으로 형성하는 단계 및 상기 도전층 및 질화막을 패터닝하여 도전층 패턴들 및 질화막 패턴들을 형성하는 단계를 포함할 수 있다. 그리고, 상기 절연막 패턴들을 형성하는 단계는, 상기 도전층 패턴들 및 질화막 패턴들이 형성된 결과물상에 상기 도전층 패턴들 및 질화막 패턴들과 단차가 없게 절연막을 형성하는 단계, 상기 절연막이 형성된 결과물에서 상기 질화막 패턴들을 소정 두께 식각하여 잔류 질화막 패턴들을 형성하는 단계, 및 상기 절연막의 일부 및 잔류 질화막 패턴들을 식각하는 단계를 포함할 수 있다. 여기서, 상기 절연막을 형성하는 단계는 상기 도전층 패턴들 및 질화막 패턴들이 형성된 결과물상에 패턴 사이의 공간을 매립하는 절연막을 형성하는 단계, 및 상기 질화막 패턴들이 노출되도록 상기 절연막의 상면을 CMP하는 단계를 포함하는 것이 바람직하다. 상기 잔류 질화막 패턴들을 형성하는 단계는 상기 절연막에 대한 상기 질화막 패턴들의 식각선택비가 있는 식각 공정에 의하여 행해지는 것이 바람직하다. 상기 절연막의 일부 및 잔류 질화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 잔류 질화막 패턴들의 식각선택비가 없는 식각 공정에 의하여 행해지는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, 상기 도전층 패턴들을 형성하는 단계는 상기 반도체 기판상에 도전층, 산화막 및 질화막을 순차적으로 형성하는 단계, 및 상기 도전층, 산화막 및 질화막을 패터닝하여 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들을 형성하는 단계를 포함할 수 있다. 그리고, 상기 절연막 패턴들을 형성하는 단계는, 상기 도전층 패턴들, 산화막 패턴들 및 질화막패턴들이 형성된 결과물상에 상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들과 단차가 없게 절연막을 형성하는 단계, 상기 산화막 패턴들이 노출되도록 상기 절연막이 형성된 결과물에서 상기 질화막 패턴들을 식각하는 단계, 및 상기 절연막의 일부 및 산화막 패턴들을 식각하는 단계를 포함할 수 있다. 여기서, 상기 절연막을 형성하는 단계는 상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들이 형성된 결과물상에 패턴 사이의 공간을 매립하는 절연막을 형성하는 단계, 및 상기 질화막 패턴들이 노출되도록 상기 절연막의 상면을 CMP하는 단계를 포함하는 것이 바람직하다. 상기 질화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 질화막 패턴들의 식각선택비가 있는 식각 공정에 의하여 행해지는 것이 바람직하다. 상기 절연막의 일부 및 산화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 산화막 패턴들의 식각선택비가 없는 식각 공정에 의하여 행해지는 것이 바람직하다.
본 발명에 따른 다른 반도체 소자의 제조 방법에서는 제1 영역과 제2 영역이 한정된 반도체 기판상에 도전층 패턴들을 형성한다. 상기 도전층 패턴들 사이의 상기 반도체 기판상에, 상기 반도체 기판에 수직인 단면이 실질적으로 역 T자 형상이고, 상기 도전층 패턴들보다 큰 두께를 갖는 절연막 패턴들을 형성한다. 상기 도전층 패턴들과 절연막 패턴들에 의하여 정의되는 트렌치들을 완전히 매립하지 않는 정도 두께로 상기 도전층 패턴들 및 절연막 패턴들상에 질화막 라이너를 형성한다. 상기 질화막 라이너상에 상기 트렌치들을 완전히 매립하도록 다른 절연막을 형성한다. 상기 제1 영역에서, 상기 절연막 패턴들과 단차가 없게 상기 도전층 패턴들의상면을 완전히 덮는 질화막 스터드들을 형성한다. 상기 절연막 패턴들을 관통하여 상기 반도체 기판의 도전성 영역에 접하는 하나 이상의 커패시터를 형성한다. 상기 커패시터가 형성된 결과물상에 평탄화된 금속간 절연막을 형성한다. 상기 금속간 절연막, 다른 절연막 및 질화막 라이너를 관통하여 상기 도전층 패턴들에 각각 접하는 하나 이상의 금속 콘택 플러그를 형성한다.
본 발명에 따른 다른 반도체 소자의 제조 방법에 있어서, 상기 도전층 패턴들을 형성하는 단계 전에, 상기 제2 영역에 제1 및 제2 게이트와 소스/드레인을, 상기 제1 영역에 다수의 제3 게이트와 소스/드레인을 형성할 수 있다. 상기 제1, 제2 및 제3 게이트와 소스/드레인상에 하부 절연막을 형성할 수 있다. 상기 하부 절연막내에 상기 다수의 제3 소스/드레인에 각각 접하는 제1 및 제2 도전성 패드를 형성할 수 있다. 상기 하부 절연막을 관통하여 상기 제1 게이트와 제2 소스/드레인, 제2 도전성 패드의 상면에 각각 접하는 제1, 제2 및 제3 콘택 플러그를 형성할 수 있다. 상기 도전층 패턴들은 상기 제1, 제2 및 제3 콘택 플러그의 상면에 각각 접하도록 형성하고, 상기 도전성 영역은 상기 제1 도전성 패드의 상면일 수 있다.
본 발명에 따른 다른 반도체 소자의 제조 방법에 있어서, 상기 제1 영역은 셀 영역이고, 상기 제2 영역은 주변 회로 영역인 것이 바람직하다.
본 발명에 따른 다른 반도체 소자의 제조 방법에 있어서, 상기 도전층 패턴들을 형성하는 단계는, 상기 반도체 기판상에 도전층 및 질화막을 순차적으로 형성하는 단계, 및 상기 도전층 및 질화막을 패터닝하여 도전층 패턴들 및 질화막 패턴들을 형성하는 단계를 포함할 수 있다. 상기 절연막 패턴들을 형성하는 단계는, 상기 도전층 패턴들 및 질화막 패턴들이 형성된 결과물상에 상기 도전층 패턴들 및 질화막 패턴들과 단차가 없게 절연막을 형성하는 단계, 상기 절연막이 형성된 결과물에서 상기 질화막 패턴들을 소정 두께 식각하여 잔류 질화막 패턴들을 형성하는 단계, 및 상기 절연막의 일부 및 잔류 질화막 패턴들을 식각하는 단계를 포함할 수 있다. 상기 절연막을 형성하는 단계는 상기 도전층 패턴들 및 질화막 패턴들이 형성된 결과물상에 패턴 사이의 공간을 매립하는 절연막을 형성하는 단계, 및 상기 질화막 패턴들이 노출되도록 상기 절연막의 상면을 CMP하는 단계를 포함하는 것이 바람직하다. 상기 잔류 질화막 패턴들을 형성하는 단계는 상기 절연막에 대한 상기 질화막 패턴들의 식각선택비가 있는 식각 공정에 의하여 행해지는 것이 바람직하다. 상기 절연막의 일부 및 잔류 질화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 잔류 질화막 패턴들의 식각선택비가 없는 식각 공정에 의하여 행해지는 것이 바람직하다.
본 발명에 따른 다른 반도체 소자의 제조 방법에 있어서, 상기 도전층 패턴들을 형성하는 단계는, 상기 반도체 기판상에 도전층, 산화막 및 질화막을 순차적으로 형성하는 단계, 및 상기 도전층, 산화막 및 질화막을 패터닝하여 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들을 형성하는 단계를 포함할 수 있다. 상기 절연막 패턴들을 형성하는 단계는, 상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들이 형성된 결과물상에 상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들과 단차가 없게 절연막을 형성하는 단계, 상기 산화막 패턴들이 노출되도록 상기 절연막이 형성된 결과물에서 상기 질화막 패턴들을 식각하는 단계, 및 상기 절연막의일부 및 산화막 패턴들을 식각하는 단계를 포함할 수 있다. 여기서, 상기 절연막을 형성하는 단계는 상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들이 형성된 결과물상에 패턴 사이의 공간을 매립하는 절연막을 형성하는 단계, 및 상기 질화막 패턴들이 노출되도록 상기 절연막의 상면을 CMP하는 단계를 포함하는 것이 바람직하다. 상기 질화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 질화막 패턴들의 식각선택비가 있는 식각 공정에 의하여 행해지는 것이 바람직하다. 상기 절연막의 일부 및 산화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 산화막 패턴들의 식각선택비가 없는 식각 공정에 의하여 행해지는 것이 바람직하다.
본 발명에 따른 다른 반도체 소자의 제조 방법에 있어서, 상기 질화막 스터드들을 형성하는 단계는 상기 다른 절연막이 형성된 결과물상에 상기 제1 영역만을 노출시키는 감광막 패턴을 형성하는 단계, 상기 제1 영역상의 질화막 라이너가 노출되도록, 상기 감광막 패턴을 마스크로 하여 상기 다른 절연막을 식각하는 단계, 상기 감광막 패턴을 제거하는 단계, 상기 질화막 라이너가 노출된 결과물상에 상기 트렌치들을 완전히 매립하는 질화물을 증착하는 단계, 및 상기 절연막 패턴들이 노출되도록 상기 질화물이 증착된 결과물의 상면을 평탄화하는 단계를 포함할 수 있다. 여기서, 상기 질화물이 증착된 결과물의 상면을 평탄화하는 단계는 에치 백(etch back)에 의하여 행해질 수 있다. 대신에, 상기 질화물이 증착된 결과물의 상면을 평탄화하는 단계는 CMP에 의하여 행해질 수도 있다.
본 발명에 따른 다른 반도체 소자의 제조 방법에 있어서, 상기 질화막 스터드들을 형성하는 단계 이후에, 상기 질화막 스터드들이 형성된 결과물상에 또 다른절연막을 형성하는 단계를 더 포함하고, 상기 하나 이상의 커패시터는 상기 또 다른 절연막도 관통하도록 형성하며, 상기 하나 이상의 금속 콘택 플러그도 상기 또 다른 절연막을 관통하도록 형성할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법들에 있어서, 상기 도전층 패턴들은 디램의 비트 라인 스터드 패드들인 것이 바람직하다. 상기 질화막 라이너의 두께는 100 내지 1000Å인 것이 바람직하다. 상기 금속 콘택 플러그를 형성하는 단계 이후에 상기 금속 콘택 플러그의 상면에 각각 접하는 금속 배선을 형성하는 단계를 더 포함할 수 있다.
본 발명에 의하면, 금속 콘택 플러그와 비트 라인 스터드 패드인 도전층 패턴간의 충분한 접촉 면적이 확보되어 콘택 저항이 작아진다. 그리고, 도전층 패턴과 금속 콘택 플러그가 미스 얼라인되더라도, 금속 콘택 플러그는 질화막 라이너에 의하여 자기 정렬되므로 미스 얼라인에 기인한 오류가 최소화된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
제1 실시예
도 1 내지 도 10은 본 발명의 제1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 그리고, 도 17은 본 실시예에 따른 반도체 소자의 셀 영역의 레이아웃 평면도이다. 도 1에서의 셀 영역(C)의 단면은 도 17의 I-I' 단면에 대응된다. 도 2 내지 도 10에서의 셀 영역(C)의 단면은 도 17의 II-II' 단면에 대응된다.
도 1을 참조하면, 반도체 기판(100)상에 소자분리막(90)으로서 쉘로우 트렌치 소자분리막(Shallow Trench Isolation : STI)을 형성한다. 상기 소자분리막(90)은 상기 반도체 기판(100)의 셀 영역(C)과 주변 회로 영역(P)을 한정할 뿐만 아니라 각 영역(C, P)에 형성되는 소자간을 분리시킨다.
상기 주변 회로 영역(P)에 제1 게이트(105)와 소스/드레인(도면에 나타나지 않음) 및 제2 게이트(106)와 소스/드레인(111)을 형성한다. 상기 셀 영역(C)에 다수의 제3 게이트(107)와 소스/드레인(112)을 형성한다. 상기 제1, 제2 및 제3 게이트(105, 106, 107)와 반도체 기판(100) 사이에는 게이트 절연막(105a)이 개재된다. 상기 제1, 제2 및 제3 게이트(105, 106, 107)와 게이트 절연막(105a)으로 이루어진 각 적층체의 상면 및 측벽은 질화막 스페이서(105b)로 포위된다.
상기 제1, 제2 및 제3 게이트(105, 106, 107)와 소스/드레인(111, 112)이 형성된 반도체 기판(100)상에 제1 절연막(분리하여 도시하지 않음)을 형성한다. 상기제3 소스/드레인(112)을 노출시키는 홀이 형성되도록 상기 제1 절연막을 패터닝한다. 상기 홀을 완전히 매립하는 도전 물질을 증착한 후, 상기 도전 물질이 증착된 결과물의 상면을 평탄화하여 서로 분리된 제1 도전성 패드(120a) 및 제2 도전성 패드(120b)를 형성한다. 후속 공정에서, 커패시터의 스토리지 노드 콘택 플러그는 상기 제1 도전성 패드(120a)의 상면에 접하여 형성된다. 그리고, 셀 비트 라인 콘택 플러그는 상기 제2 도전성 패드(120b)의 상면에 접하여 형성된다.
상기 제1 도전성 패드(120a) 및 제2 도전성 패드(120b)가 형성된 결과물상에 제2 절연막(분리하여 도시하지 않음)을 형성한다. 상기 제1 및 제2 절연막을 합쳐서 하부 절연막(115)이라 한다. 상기 하부 절연막(115)을 관통하여 상기 제1 게이트(105)에 접하는 제1 콘택 플러그(125a)와, 제2 소스/드레인(111)에 접하는 제2 콘택 플러그(125b)를 형성한다. 그리고, 상기 제2 도전성 패드(120b)의 상면에 접하는 제3 콘택 플러그(125c)를 형성한다. 상기 제1, 제2 및 제3 콘택 플러그(125a, 125b, 125c)는 비트 라인 콘택 플러그의 역할을 한다. 상기 제1, 제2 및 제3 콘택 플러그(125a, 125b, 125c)가 형성된 결과물상에 도전층(130)을 형성한 다음, 상기 도전층(130)상에 질화막(135)을 형성한다.
도 2를 참조하면, 상기 도전층(130) 및 질화막(135)을 패터닝하여 상기 제1, 제2 및 제3 콘택 플러그(125a, 125b, 125c)의 상면에 각각 접하는 도전층 패턴(130a)들 및 질화막 패턴(135a)들을 형성한다. 상기 도전층 패턴(130a)들은 디램의 비트 라인 스터드 패드들이다.
도 3을 참조하면, 상기 도전층 패턴(130a)들 및 질화막 패턴(135a)들과 단차가 없게 절연막(140)을 형성한다. 상기 절연막(140)을 형성하는 방법은 다음과 같다. 우선, 상기 도전층 패턴(130a)들 및 질화막 패턴(135a)들이 형성된 결과물상에 패턴 사이의 공간을 매립하는 절연막을 형성한다. 다음에, 상기 질화막 패턴(135a)들의 상면이 노출되도록 상기 절연막의 상면을 CMP한다.
도 4를 참조하면, 도 3의 결과물에서 상기 질화막 패턴(135a)들을 소정 두께 식각하여 잔류 질화막 패턴(135b)들을 형성한다. 이 때, 상기 절연막(140)이 식각되지 않는 것이 바람직하다. 따라서, 상기 잔류 질화막 패턴(135b)들을 형성하는 단계는 상기 절연막(140)에 대한 상기 질화막 패턴(135a)들의 식각선택비가 있는 식각 공정에 의하여 행하는 것이 바람직하다. 상기 잔류 질화막 패턴(135b)들은 후속 공정에서 상기 절연막(140)의 일부를 식각할 때, 상기 절연막(140)과 동시에 식각되면서 상기 도전층 패턴(130a)들이 식각되는 것을 방지하는 역할을 한다. 따라서, 상기 잔류 질화막 패턴(135b)들의 두께는 식각하고자 하는 상기 절연막(140)의 두께를 고려하여 결정한다.
도 5를 참조하면, 도 4의 결과물에서 상기 절연막(140)의 일부 및 잔류 질화막 패턴(135b)들을 습식식각한다. 이로써, 상기 도전층 패턴(130a)들 사이에, 상기 도전층 패턴(130a)들보다 큰 두께를 가지면서 상기 반도체 기판(100)에 수직인 단면이 실질적으로 역 T자 형상인 절연막 패턴(140a)들이 형성된다. 참조부호 T1은 상기 도전층 패턴(130a)들과 절연막 패턴(140a)들에 의하여 정의되는 트렌치를 나타낸다. 상기 절연막 패턴(140a)들의 단면 형상이 역 T자이므로, 상기 각 트렌치(T1)의 폭은 상기 각 도전층 패턴(130a)의 폭보다 크게 된다. 상기 절연막(140)의 일부 및 잔류 질화막 패턴(135b)들을 식각할 때에는 상기 절연막(140)에 대한 상기 잔류 질화막 패턴(135b)들의 식각선택비가 없는 식각 공정에 의하여 행하는 것이 바람직하다.
도 6을 참조하면, 상기 도전층 패턴(130a)들 및 절연막 패턴(140a)들상에 상기 트렌치(T1)를 완전히 매립하지 않는 정도 두께의 질화막 라이너(145)를 형성한다. 예를 들어, 상기 질화막 라이너(145)의 두께가 100 내지 1000Å이 되도록 형성한다. 상기 질화막 라이너(145)가 형성된 결과물상에 상기 트렌치(T1)를 완전히 매립하는 다른 절연막(150)을 형성한다.
도 7을 참조하면, 상기 다른 절연막(150)이 형성된 결과물상에 상기 셀 영역(C)만을 노출시키는 감광막 패턴(PR)을 형성한다. 상기 셀 영역(C)상의 질화막 라이너(145)가 노출되도록, 상기 감광막 패턴(PR)을 마스크로 하여 상기 다른 절연막(150)을 식각한다.
도 8을 참조하면, 상기 감광막 패턴(PR)을 제거한 다음, 상기 질화막 라이너(145)가 노출된 결과물상에 상기 트렌치(T1)들을 완전히 매립하는 질화물을 증착한다. 상기 절연막 패턴(140a)들이 노출되도록 상기 질화물이 증착된 결과물의 상면을 평탄화한다. 여기서, 상기 평탄화하는 단계는 에치 백에 의하여 행해지는 것이 바람직하다. 이로써, 상기 셀 영역(C)에서, 상기 절연막 패턴(140a)들과 단차가 없게 상기 도전층 패턴(130a)들의 상면을 완전히 덮는 질화막 스터드(147)들이형성된다. 상기 질화막 라이너(145)도 상기 에치 백 단계에서 패터닝되어 상기 질화막 스터드(147) 아래에 질화막 라이너 패턴(145a)들로 남아 있게 된다. 상기 질화막 스터드(147)들과 질화막 라이너 패턴(145a)들은 모두 질화물로 이루어져 있으므로, 상기 질화막 스터드(147)들과 질화막 라이너 패턴(145a)들을 구분할 필요없이, 상기 질화막 스터드(147)들과 질화막 라이너 패턴(145a)들을 합쳐서 질화막 스터드들이라고 부를 수 있다. 상기 질화막 스터드(147)들은 후속 공정에서 스토리지 노드 콘택 플러그를 형성하기 위하여 스토리지 노드 콘택홀을 형성할 때, 절연막의 선택적인 식각이 가능하도록 한다.
도 9를 참조하면, 상기 질화막 스터드(147)들이 형성된 결과물상에 또 다른 절연막(151)을 형성한다. 상기 또 다른 절연막(151), 절연막 패턴(140a) 및 하부 절연막(115)을 관통하여 상기 제1 도전성 패드(120a)의 상면에 접하는 커패시터(190)를 형성한다. 먼저, 상기 질화막 스터드(147)들을 마스크로 하여 상기 또 다른 절연막(151), 절연막 패턴(140a) 및 하부 절연막(115)을 식각하여 스토리지 노드 콘택홀을 형성하고, 상기 스토리지 노드 콘택홀에 도전성 물질을 매립함으로써 스토리지 노드 콘택 플러그(190a)를 형성한다. 통상의 방법대로 상기 스토리지 노드 콘택 플러그(190a)에 접하는 하부 전극(190b)을 형성한다. 상기 하부 전극(190b)상에 유전막(190c)을 형성한 다음, 도전 물질을 증착하고 평탄화하여 상부 전극(190d)을 형성한다. 상기 커패시터(190)가 형성된 결과물상에 평탄화된 금속간 절연막(152)을 형성한다.
도 10을 참조하면, 먼저 상기 질화막 라이너(145)가 노출되도록, 상기 질화막 라이너(145)에 대한 상기 금속간 절연막(152), 또 다른 절연막(151) 및 다른 절연막(150)의 식각선택비가 있는 식각 공정에 의하여 상기 금속간 절연막(152), 또 다른 절연막(151) 및 다른 절연막(150)의 일부를 식각한다. 다음에, 상기 질화막 라이너(145)의 노출된 부분을 식각하여 상기 각 도전층 패턴(130a)들을 노출시키는 콘택홀(H11, H12)을 형성한다. 상기 콘택홀(H11, H12)에 금속을 매립한다. 이로써, 상기 금속간 절연막(152), 또 다른 절연막(151), 다른 절연막(150) 및 질화막 라이너(145)를 관통하여 상기 도전층 패턴(130a)들에 각각 접하는 금속 콘택 플러그(155a, 155b)가 형성된다. 금속 콘택 플러그용 콘택홀 형성시, 기존 공정에서는 층간절연막과 2000Å 정도의 비트 라인 마스크 실리콘 질화막을 식각해야 했다, 이에 반하여, 본 발명에서는 층간절연막과, 상기 비트 라인 마스크 실리콘 질화막에 비하여 상대적으로 얇은 질화막 라이너를 식각하면 된다. 따라서, 금속 콘택 플러그용 콘택홀 형성이 수월해진다. 그리고 본 발명에 있어서, 상기 질화막 라이너(145)는 상기 도전층 패턴(130a)들과 절연막 패턴(140a)들에 의하여 정의되는 트렌치들의 굴곡을 따라 형성된다. 따라서, 상기 질화막 라이너(145)는 상기 반도체 기판(100)에 대하여 수평인 부분과 수직인 부분을 갖는다. 도 10에서 보듯, 콘택홀(H12) 형성시 미스 얼라인이 발생하더라도, 상기 질화막 라이너(145)의 수직 부분에 의하여 상기 콘택홀(H12)은 자기 정렬된다. 이와 같이, 본 발명에 따르면 비트 라인 스터드 패드인 도전층 패턴과 미스 얼라인되더라도 미스 얼라인에 의한 오류를 최소화할 수 있는 금속 콘택 플러그를 구비하는 반도체 소자를 제조할 수 있다. 후속 공정에서, 상기 금속 콘택 플러그(155a, 155b)의 상면에 각각 접하는 금속 배선(160)들을 형성한다.
도 10에서 보듯, 상기한 바와 같은 방법으로 제조된 반도체 소자는, 비트 라인 스터드 패드인 도전층 패턴과 금속 콘택 플러그의 충분한 접촉 면적이 확보됨으로써, 콘택 저항이 작아진다. 그리고, 상기 도전층 패턴의 사이즈를 작게 형성해도 된다. 이에 따라, 기존 공정에서 문제가 되었던 비트 라인 스터드 패드 사이즈 증가에 따른 비트 라인 포토 리소그래피 초점 심도 마진 감소 문제를 해결할 수 있다.
제2 실시예
도 11 내지 도 16은 본 발명의 제2 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 그리고, 도 18은 본 실시예에 따른 반도체 소자의 셀 영역의 레이아웃 평면도이다. 도 11에서의 셀 영역(C)의 단면도는 도 18의 I-I' 단면에 대응된다. 도 12 내지 도 16에서의 셀 영역(C)의 단면도는 도 18의 II-II' 단면에 대응된다. 상기 제2 실시예는 상기 제1 실시예와 대체로 동일하나, 절연막 패턴들을 형성하는 방법에 있어서 차이가 있다.
도 11을 참조하면, 도 1을 참조하여 설명한 바와 마찬가지로, 반도체 기판(200)의 주변 회로 영역(P)에 제1 게이트(205)와 소스/드레인(도면에 나타나지 않음) 및 제2 게이트(206)와 소스/드레인(211)을 형성한다. 상기 반도체 기판(200)의 셀 영역(C)에 다수의 제3 게이트(207)와 소스/드레인(212)을 형성한다. 참조 부호 205a는 게이트 절연막을, 205b는 질화막 스페이서를 나타낸다.
상기 제1, 제2 및 제3 게이트(205, 206, 207)와 소스/드레인(211, 212)이 형성된 반도체 기판(200)상에 형성된 하부 절연막(215)내에 상기 각 제3 소스/드레인(212)에 접하는 제1 및 제2 도전성 패드(220a, 220b)를 형성한다. 상기 하부 절연막(215)을 관통하여 상기 제1 게이트(205)에 접하는 제1 콘택 플러그(225a) 및 제2 소스/드레인(211)에 접하는 제2 콘택 플러그(225b)를 형성한다. 그리고, 상기 제2 도전성 패드(220b)의 상면에 접하는 제3 콘택 플러그(225c)를 형성한다. 상기 제1, 제2 및 제3 콘택 플러그(225a, 225b, 225c)가 형성된 결과물상에 도전층(230)을 형성한다. 상기 도전층(230)상에 산화막(232)과 질화막(235)을 순차적으로 형성한다.
도 12를 참조하면, 상기 도전층(230), 산화막(232) 및 질화막(235)을 패터닝하여 상기 제1, 제2 및 제3 콘택 플러그(225a, 225b, 225c)의 상면에 각각 접하는 도전층 패턴(230a)들, 산화막 패턴(232a)들 및 질화막 패턴(235a)들을 형성한다.
도 13을 참조하면, 상기 도전층 패턴(230a)들, 산화막 패턴(232a)들 및 질화막 패턴(235a)들과 단차가 없게 절연막(240)을 형성한다. 먼저, 도전층 패턴(230a)들, 산화막 패턴(232a)들 및 질화막 패턴(235a)들이 형성된 결과물상에 패턴 사이의 공간을 매립하는 절연막을 형성한다. 다음에, 상기 질화막 패턴(235a)들의 상면이 노출되도록 상기 절연막의 상면을 CMP한다.
도 14를 참조하면, 도 13의 결과물에서 상기 산화막 패턴(232a)들이 노출되도록 상기 질화막 패턴(235a)들을 식각한다. 이 때, 상기 절연막(240)이 식각되지 않는 것이 바람직하다. 따라서, 상기 질화막 패턴(235a)들을 식각하는 단계는 상기절연막(240)에 대한 상기 질화막 패턴(235a)들의 식각선택비가 있는 식각 공정에 의하여 행하는 것이 바람직하다. 상기 산화막 패턴(232a)들은 후속 공정에서 상기 절연막(240)의 일부를 식각할 때, 상기 절연막(240)과 동시에 식각되면서 상기 도전층 패턴(230a)들이 식각되는 것을 방지하는 역할을 한다.
도 15를 참조하면, 도 14의 결과물에서 상기 절연막(240)의 일부 및 산화막 패턴(232a)들을 습식식각한다. 이로써, 상기 도전층 패턴(230a)들 사이에, 상기 도전층 패턴(230a)들보다 큰 두께를 가지면서 상기 반도체 기판(200)에 수직인 단면이 실질적으로 역 T자 형상인 절연막 패턴(240a)들이 형성된다. 참조부호 T2는 상기 도전층 패턴(230a)들과 절연막 패턴(240a)들에 의하여 정의되는 트렌치를 나타낸다. 상기 절연막 패턴(240a)들의 단면 형상이 역 T자이므로, 상기 각 트렌치(T2)의 폭은 상기 각 도전층 패턴(230a)의 폭보다 크게 된다. 상기 절연막(240)의 일부 및 산화막 패턴(232a)들을 식각할 때에는 상기 절연막(240)에 대한 상기 산화막 패턴(232a)들의 식각선택비가 없는 식각 공정에 의하여 행하는 것이 바람직하다. 이후의 공정 단계는 상기 제1 실시예에서와 동일하므로 설명을 생략한다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 금속 콘택 플러그와, 비트 라인 스터드 패드인 도전층 패턴간의 충분한 접촉 면적을 확보할 수 있다. 따라서, 콘택 영역의 저항이 증가될 염려가 없다. 따라서, 신호의 오류 및 전력 손실 문제가 감소될 수 있다.
기존 공정에서 문제가 되었던 비트 라인 스터드 패드 사이즈 증가에 따른 비트 라인 포토 리소그래피 초점심도 마진 감소 문제는 도전층 패턴의 사이즈를 줄이고 금속 콘택 플러그 사이즈를 증가시켜 개선할 수 있다. 또한, 질화막 라이너를 이용하여 금속 콘택 플러그를 자기 정렬시킴으로써, 금속 콘택 플러그와 도전층 패턴간의 미스 얼라인에 의한 오류를 최소화할 수 있다.
그리고, 셀 영역에서의 질화막 스터드들은 스토리지 노드 콘택 플러그를 형성하기 위하여 스토리지 노드 콘택홀을 형성할 때, 절연막의 선택적인 식각이 가능하도록 한다.

Claims (44)

  1. 반도체 기판상에 형성된 도전층 패턴들;
    상기 반도체 기판에 수직인 단면이 실질적으로 역 T자 형상이고, 상기 도전층 패턴들보다 큰 두께를 가지며, 상기 도전층 패턴들 사이의 상기 반도체 기판상에 형성된 절연막 패턴들;
    상기 도전층 패턴들과 절연막 패턴들에 의하여 정의되는 트렌치들을 완전히 매립하지 않는 정도 두께로 상기 도전층 패턴들 및 절연막 패턴들상에 형성된 질화막 라이너;
    상기 질화막 라이너상에 상기 트렌치들을 완전히 매립하도록 형성된 다른 절연막; 및
    상기 다른 절연막 및 질화막 라이너를 관통하여 상기 도전층 패턴들에 각각 접하는 하나 이상의 금속 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 기판과 도전층 패턴들, 및 상기 반도체 기판과 절연막 패턴들 사이에
    제1 및 제2 게이트와 소스/드레인;
    상기 제1 및 제2 게이트와 소스/드레인상에 형성된 하부 절연막; 및
    상기 하부 절연막을 관통하여 상기 제1 게이트와 제2 소스/드레인에 각각 접하는 제1 및 제2 콘택 플러그를 더 포함하고, 상기 도전층 패턴들은 상기 제1 및 제2 콘택 플러그의 상면에 각각 접하여 형성된 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 도전층 패턴들은 디램의 비트 라인 스터드 패드들인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 도전층 패턴들은 상기 반도체 기판의 주변 회로 영역에 형성된 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 질화막 라이너의 두께는 100 내지 1000Å인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 금속 콘택 플러그의 상면에 접하는 금속 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1 영역과 제2 영역이 한정된 반도체 기판상에 형성된 도전층 패턴들;
    상기 반도체 기판에 수직인 단면이 실질적으로 역 T자 형상이고, 상기 도전층 패턴들보다 큰 두께를 가지며, 상기 도전층 패턴들 사이의 상기 반도체 기판상에 형성된 절연막 패턴들;
    상기 도전층 패턴들과 절연막 패턴들에 의하여 정의되는 트렌치들을 완전히 매립하지 않는 정도 두께로 상기 도전층 패턴들 및 절연막 패턴들상에 형성된 질화막 라이너;
    상기 제2 영역에서, 상기 질화막 라이너상에 상기 트렌치들을 완전히 매립하도록 형성된 다른 절연막;
    상기 제1 영역에서, 상기 절연막 패턴들과 단차가 없게 형성되어 상기 도전층 패턴들의 상면을 완전히 덮는 질화막 스터드들;
    상기 절연막 패턴을 관통하여 상기 반도체 기판의 도전성 영역에 접하는 하나 이상의 커패시터;
    상기 커패시터 및 다른 절연막상에 형성된 평탄화된 금속간 절연막; 및
    상기 금속간 절연막, 다른 절연막 및 질화막 라이너를 관통하여 상기 도전층 패턴들에 각각 접하는 하나 이상의 금속 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 영역은 셀 영역이고, 상기 제2 영역은 주변 회로 영역인 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 반도체 기판과 도전층 패턴들, 및 상기 반도체 기판과 절연막 패턴들 사이에
    상기 제2 영역에 형성된 제1 및 제2 게이트와 소스/드레인;
    상기 제1 영역에 형성된 다수의 제3 게이트와 소스/드레인;
    상기 제1, 제2 및 제3 게이트와 소스/드레인상에 형성된 하부 절연막;
    상기 하부 절연막내에 형성되어 상기 다수의 제3 소스/드레인에 각각 접하는 제1 및 제2 도전성 패드; 및
    상기 하부 절연막을 관통하여 상기 제1 게이트와 제2 소스/드레인 및 제2 도전성 패드의 상면에 각각 접하는 제1, 제2 및 제3 콘택 플러그를 더 포함하고, 상기 도전층 패턴들은 상기 제1, 제2 및 제3 콘택플러그의 상면에 각각 접하여 형성되고, 상기 도전성 영역은 상기 제1 도전성 패드의 상면인 것을 특징으로 하는 반도체 소자.
  10. 제7항에 있어서,
    상기 도전층 패턴들은 디램의 비트 라인 스터드 패드들인 것을 특징으로 하는 반도체 소자.
  11. 제7항에 있어서,
    상기 질화막 라이너의 두께는 100 내지 1000Å인 것을 특징으로 하는 반도체 소자.
  12. 제7항에 있어서,
    상기 질화막 스터드들, 절연막 패턴들 및 다른 절연막상에 형성된 또 다른 절연막을 더 포함하고,
    상기 하나 이상의 커패시터는 상기 또 다른 절연막도 관통하여 형성되며,
    상기 하나 이상의 금속 콘택 플러그도 상기 또 다른 절연막을 관통하여 형성된 것을 특징으로 하는 반도체 소자.
  13. 제7항에 있어서,
    상기 금속 콘택 플러그의 상면에 각각 접하는 금속 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
  14. 반도체 기판상에 도전층 패턴들을 형성하는 단계;
    상기 도전층 패턴들 사이의 상기 반도체 기판상에, 상기 반도체 기판에 수직인 단면이 실질적으로 역 T자 형상이고, 상기 도전층 패턴들보다 큰 두께를 갖는 절연막 패턴들을 형성하는 단계;
    상기 도전층 패턴들과 절연막 패턴들에 의하여 정의되는 트렌치들을 완전히 매립하지 않는 정도 두께로 상기 도전층 패턴들 및 절연막 패턴들상에 질화막 라이너를 형성하는 단계;
    상기 질화막 라이너상에 상기 트렌치들을 완전히 매립하도록 다른 절연막을 형성하는 단계; 및
    상기 다른 절연막 및 질화막 라이너를 관통하여 상기 도전층 패턴들에 각각 접하는 하나 이상의 금속 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 도전층 패턴들을 형성하는 단계 전에,
    상기 반도체 기판상에 제1 및 제2 게이트와 소스/드레인을 형성하는 단계;
    상기 제1 및 제2 게이트와 소스/드레인상에 하부 절연막을 형성하는 단계; 및
    상기 하부 절연막을 관통하여 상기 제1 게이트와 제2 소스/드레인에 각각 접하는 제1 및 제2 콘택 플러그를 형성하는 단계를 더 포함하고,
    상기 도전층 패턴들은 상기 제1 및 제2 콘택 플러그의 상면에 각각 접하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 도전층 패턴들은 상기 반도체 기판의 주변 회로 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 도전층 패턴들을 형성하는 단계는,
    상기 반도체 기판상에 도전층 및 질화막을 순차적으로 형성하는 단계; 및
    상기 도전층 및 질화막을 패터닝하여 도전층 패턴들 및 질화막 패턴들을 형성하는 단계를 포함하고,
    상기 절연막 패턴들을 형성하는 단계는,
    상기 도전층 패턴들 및 질화막 패턴들이 형성된 결과물상에 상기 도전층 패턴들 및 질화막 패턴들과 단차가 없게 절연막을 형성하는 단계;
    상기 절연막이 형성된 결과물에서 상기 질화막 패턴들을 소정 두께 식각하여 잔류 질화막 패턴들을 형성하는 단계; 및
    상기 절연막의 일부 및 잔류 질화막 패턴들을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 절연막을 형성하는 단계는
    상기 도전층 패턴들 및 질화막 패턴들이 형성된 결과물상에 패턴 사이의 공간을 매립하는 절연막을 형성하는 단계; 및
    상기 질화막 패턴들이 노출되도록 상기 절연막의 상면을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 잔류 질화막 패턴들을 형성하는 단계는 상기 절연막에 대한 상기 질화막 패턴들의 식각선택비가 있는 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 절연막의 일부 및 잔류 질화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 잔류 질화막 패턴들의 식각선택비가 없는 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제14항에 있어서,
    상기 도전층 패턴들을 형성하는 단계는,
    상기 반도체 기판상에 도전층, 산화막 및 질화막을 순차적으로 형성하는 단계; 및
    상기 도전층, 산화막 및 질화막을 패터닝하여 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들을 형성하는 단계를 포함하고,
    상기 절연막 패턴들을 형성하는 단계는,
    상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들이 형성된 결과물상에 상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들과 단차가 없게 절연막을 형성하는 단계;
    상기 산화막 패턴들이 노출되도록 상기 절연막이 형성된 결과물에서 상기 질화막 패턴들을 식각하는 단계; 및
    상기 절연막의 일부 및 산화막 패턴들을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 절연막을 형성하는 단계는
    상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들이 형성된 결과물상에패턴 사이의 공간을 매립하는 절연막을 형성하는 단계; 및
    상기 질화막 패턴들이 노출되도록 상기 절연막의 상면을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제21항에 있어서,
    상기 질화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 질화막 패턴들의 식각선택비가 있는 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제21항에 있어서,
    상기 절연막의 일부 및 산화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 산화막 패턴들의 식각선택비가 없는 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제14항에 있어서,
    상기 도전층 패턴들은 디램의 비트 라인 스터드 패드들인 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제14항에 있어서,
    상기 질화막 라이너의 두께는 100 내지 1000Å인 것을 특징으로 하는 반도체소자의 제조 방법.
  27. 제14항에 있어서,
    상기 금속 콘택 플러그를 형성하는 단계 이후에 상기 금속 콘택 플러그의 상면에 각각 접하는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제1 영역과 제2 영역이 한정된 반도체 기판상에 도전층 패턴들을 형성하는 단계;
    상기 도전층 패턴들 사이의 상기 반도체 기판상에, 상기 반도체 기판에 수직인 단면이 실질적으로 역 T자 형상이고, 상기 도전층 패턴들보다 큰 두께를 갖는 절연막 패턴들을 형성하는 단계;
    상기 도전층 패턴들과 절연막 패턴들에 의하여 정의되는 트렌치들을 완전히 매립하지 않는 정도 두께로 상기 도전층 패턴들 및 절연막 패턴들상에 질화막 라이너를 형성하는 단계;
    상기 질화막 라이너상에 상기 트렌치들을 완전히 매립하도록 다른 절연막을 형성하는 단계;
    상기 제1 영역에서, 상기 절연막 패턴들과 단차가 없게 상기 도전층 패턴들의 상면을 완전히 덮는 질화막 스터드들을 형성하는 단계;
    상기 절연막 패턴들을 관통하여 상기 반도체 기판의 도전성 영역에 접하는하나 이상의 커패시터를 형성하는 단계;
    상기 커패시터가 형성된 결과물상에 평탄화된 금속간 절연막을 형성하는 단계; 및
    상기 금속간 절연막, 다른 절연막 및 질화막 라이너를 관통하여 상기 도전층 패턴들에 각각 접하는 하나 이상의 금속 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제28항에 있어서,
    상기 도전층 패턴들을 형성하는 단계 전에,
    상기 제2 영역에 제1 및 제2 게이트와 소스/드레인을, 상기 제1 영역에 다수의 제3 게이트와 소스/드레인을 형성하는 단계;
    상기 제1, 제2 및 제3 게이트와 소스/드레인상에 하부 절연막을 형성하는 단계;
    상기 하부 절연막내에 상기 다수의 제3 소스/드레인에 각각 접하는 제1 및 제2 도전성 패드를 형성하는 단계; 및
    상기 하부 절연막을 관통하여 상기 제1 게이트와 제2 소스/드레인 및 제2 도전성 패드의 상면에 각각 접하는 제1, 제2 및 제3 콘택 플러그를 형성하는 단계를 더 포함하고,
    상기 도전층 패턴들은 상기 제1, 제2 및 제3 콘택 플러그의 상면에 각각 접하도록 형성하고, 상기 도전성 영역은 상기 제1 도전성 패드의 상면인 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제28항에 있어서,
    상기 제1 영역은 셀 영역이고, 상기 제2 영역은 주변 회로 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제28항에 있어서,
    상기 도전층 패턴들을 형성하는 단계는,
    상기 반도체 기판상에 도전층 및 질화막을 순차적으로 형성하는 단계; 및
    상기 도전층 및 질화막을 패터닝하여 도전층 패턴들 및 질화막 패턴들을 형성하는 단계를 포함하고,
    상기 절연막 패턴들을 형성하는 단계는,
    상기 도전층 패턴들 및 질화막 패턴들이 형성된 결과물상에 상기 도전층 패턴들 및 질화막 패턴들과 단차가 없게 절연막을 형성하는 단계;
    상기 절연막이 형성된 결과물에서 상기 질화막 패턴들을 소정 두께 식각하여 잔류 질화막 패턴들을 형성하는 단계; 및
    상기 절연막의 일부 및 잔류 질화막 패턴들을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제31항에 있어서,
    상기 절연막을 형성하는 단계는
    상기 도전층 패턴들 및 질화막 패턴들이 형성된 결과물상에 패턴 사이의 공간을 매립하는 절연막을 형성하는 단계; 및
    상기 질화막 패턴들이 노출되도록 상기 절연막의 상면을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제31항에 있어서,
    상기 잔류 질화막 패턴들을 형성하는 단계는 상기 절연막에 대한 상기 질화막 패턴들의 식각선택비가 있는 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제31항에 있어서,
    상기 절연막의 일부 및 잔류 질화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 잔류 질화막 패턴들의 식각선택비가 없는 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 제28항에 있어서,
    상기 도전층 패턴들을 형성하는 단계는,
    상기 반도체 기판상에 도전층, 산화막 및 질화막을 순차적으로 형성하는 단계; 및
    상기 도전층, 산화막 및 질화막을 패터닝하여 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들을 형성하는 단계를 포함하고,
    상기 절연막 패턴들을 형성하는 단계는,
    상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들이 형성된 결과물상에 상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들과 단차가 없게 절연막을 형성하는 단계;
    상기 산화막 패턴들이 노출되도록 상기 절연막이 형성된 결과물에서 상기 질화막 패턴들을 식각하는 단계; 및
    상기 절연막의 일부 및 산화막 패턴들을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  36. 제35항에 있어서,
    상기 절연막을 형성하는 단계는
    상기 도전층 패턴들, 산화막 패턴들 및 질화막 패턴들이 형성된 결과물상에 패턴 사이의 공간을 매립하는 절연막을 형성하는 단계; 및
    상기 질화막 패턴들이 노출되도록 상기 절연막의 상면을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  37. 제35항에 있어서,
    상기 질화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 질화막 패턴들의 식각선택비가 있는 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  38. 제35항에 있어서,
    상기 절연막의 일부 및 산화막 패턴들을 식각하는 단계는 상기 절연막에 대한 상기 산화막 패턴들의 식각선택비가 없는 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  39. 제28항에 있어서,
    상기 질화막 스터드들을 형성하는 단계는
    상기 다른 절연막이 형성된 결과물상에 상기 제1 영역만을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 제1 영역상의 질화막 라이너가 노출되도록, 상기 감광막 패턴을 마스크로 하여 상기 다른 절연막을 식각하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 질화막 라이너가 노출된 결과물상에 상기 트렌치들을 완전히 매립하는 질화물을 증착하는 단계; 및
    상기 절연막 패턴들이 노출되도록 상기 질화물이 증착된 결과물의 상면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  40. 제39항에 있어서,
    상기 질화물이 증착된 결과물의 상면을 평탄화하는 단계는 에치 백(etch back)에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  41. 제39항에 있어서,
    상기 질화물이 증착된 결과물의 상면을 평탄화하는 단계는 화학적 기계적 연마에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  42. 제28항에 있어서,
    상기 도전층 패턴들은 디램의 비트 라인 스터드 패드들인 것을 특징으로 하는 반도체 소자의 제조 방법.
  43. 제28항에 있어서,
    상기 질화막 스터드들을 형성하는 단계 이후에,
    상기 질화막 스터드들이 형성된 결과물상에 또 다른 절연막을 형성하는 단계를 더 포함하고,
    상기 하나 이상의 커패시터는 상기 또 다른 절연막도 관통하도록 형성하며, 상기 하나 이상의 금속 콘택 플러그도 상기 또 다른 절연막을 관통하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  44. 제28항에 있어서,
    상기 금속 콘택 플러그를 형성하는 단계 이후에 상기 금속 콘택 플러그의 상면에 각각 접하는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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