KR20060039754A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 게이트 콘택 저항을 개선하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 반도체 소자 제조 방법은 셀영역과 주변회로영역으로 구분된 반도체 기판 상에 게이트 전극과 하드마스크가 적층된 게이트 패턴을 형성하는 단계; 상기 셀영역의 게이트 패턴들 사이에 랜딩플러그를 형성하는 단계; 상기 게이트 패턴을 포함하는 상기 반도체 기판 전면에 층간절연막을 형성하는 단계; 상기 주변회로영역 상에 형성된 상기 게이트 패턴의 상기 게이트 전극이 드러나도록 상기 층간절연막과 상기 하드마스크를 선택적으로 식각하여 제 1콘택홀을 형성하는 단계; 상기 제 1콘택홀의 측벽에 드러난 상기 하드마스크를 일부 습식 식각하는 단계; 상기 셀영역의 랜딩 플러그와 상기 주변회로영역의 액티브가 노출되도록 상기 층간절연막을 선택적으로 식각하여 제 2콘택홀을 형성하는 단계; 및 상기 제 1콘택홀과 제 2콘택홀 내에 비트라인 물질을 형성하는 단계를 포함한다.
게이트 콘택 저항, 비트라인콘택, DRAM

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 절연막 24 : 폴리실리콘
25 : 텅스텐실리사이드 26 : 하드마스크질화막
27 : 게이트 스페이서 28 : 랜딩 플러그 콘택 폴리실리콘
29 : 층간절연막 30 : 포토레지스트
31 : 비트라인
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 콘택 저항 개선 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 축소화 및 고속화 되어감에 따라 콘택 공정 마진의 확보가 시급한 문제로 대두되고 있으며, 또한 정보의 신속한 처리를 위해 신호 전달 속도가 빠른 소자가 요구되고 있다. 반도체 소자에 있어서 하부 도전층과 상부 도전층을 전기적으로 연결시켜 주기 위하여 콘택홀을 형성하는데, 소자의 고집적화로 콘택홀의 크기는 점점 줄어듬에 따라 콘택홀을 양호하게 매립시키는 방안으로 랜딩 플러그 콘택을 형성하는 방법을 적용하고 있다. 랜딩 플러그 (landing plug) 콘택이란 워드라인 정의후 비트라인 콘택과 전하저장전극 콘택 부분에 플러그 폴리실리콘을 형성하고, 비트라인 형성후 전하저장전극을 형성하는 것으로서, 자기정렬콘택(Self Alignment Contact; SAC) 공정의 일종이다.
또한, 고속 소자를 구현시키기 위해 워드라인, 비트라인, 캐패시터, 금속배선과 같은 반도체 소자에 적용되는 도전층을 전기 전도도가 우수한 금속을 사용하여 셩성하고 있는 추세이며, 현재 반도체 소자는 점점 더 미세화, 소형화 되어가는 추세이며, 메모리 소자를 예로 들면, 1개의 트랜지스터와 1개의 캐패시터로 구성된 DRAM의 경우 현재에는 256 메가(Mega)급이나 1 기가(Giga)급 DRAM이 양산 단계에 근접하고 있다.
반도체 장치를 형성하는 개개의 소자와 배선을 형성하는 여건은 나빠지고, 반도체 장치의 전기적인 특성에 중요한 영향을 끼치는 트랜지스터 전류나 콘택 저 항의 열화가 계속되고 있다. 반도체 소자를 구성하는 소자 크기를 줄이기 위해서 평면적으로 소자의 구성을 줄여나갈 뿐만 아니라 반도체 접합의 깊이에 있어서도 얕은 접합(shallow junction)을 추구하게 되었다. 이에 따라 콘택을 안정적으로 형성하기 어렵게 되고, 콘택에 의한 저항값과 N+ 확산층의 저항과 같은 면저항(sheet resistance)도 커져서 트랜지스터에 흐르는 전류도 감소하고 있다.
이와 같이 메모리 소자나 일반 논리 소자의 집적도가 높아지는 추세에서, 회로 선폭이 0.13μm이하인 고밀도 소자에서는 셀(cell) 사이즈가 축소될수록, 콘택 사이즈와 접합 깊이(junction depth)가 감소함에 따라 소자의 전기적인 특성 확보를 위한 콘택 저항을 확보하는데 어려움이 따른다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 메모리 셀 영역에는 제 1비트라인콘택(BLC1)이 형성되고, 주변회로영역에는 제 2비트라인콘택 (BLC2: 게이트와 액티브 상에 홀 형성)이 형성된다. 이 때, 제 1비트라인콘택은 랜딩 플러그 상에 이루어지는 콘택(LPC; Lnading Plug Contact to Bit line)이다.
이어서, 도 1b에 도시된 바와 같이, 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 절연막(13), 폴리실리콘막(14), 텅스텐실리사이드막(15) 및 게이트하드마스크질화막(16)의 순서로 적층되고, 게이트 스페이서(17)를 갖는 게이트 전극 패턴을 형성한다. 그 후, 게이트 패턴에 이온주입 공정을 진행하여 소스/드레인 접합 영역(도시하지 않음)을 형성하고 랜딩 플러그 마스크(Landing Plug Contact; LPC)(도시하지 않음)를 이용하여 영역에 랜딩 플러그 콘택홀을 형성한다. 랜딩 플러그 콘택홀에 폴리실리콘을 채워 넣어 랜딩 플러그 콘택(18)을 형성한다. 그 후, 랜딩 플러그 콘택(18)을 포함하는 반도체 기판(11) 전면에 층간절연막(19)을 형성한다. 이 때, 층간절연막(19)은 BPSG(Boron Phosphorus Silicate Glass)와 HLD(High temperature Low pressure Deposition)산화막을 사용한다.
이어서, 도 1c에 도시된 바와 같이, 마스크 및 식각 공정으로 층간절연막(19)을 식각하여 주변회로영역의 게이트 전극(15)과 액티브가 노출되는 BLC2를 형성한다. 게이트 전극(15)이 드러나도록 할려면 게이트 하드마스크절연막(16)도 식각되어야 한다.
이어서, 도 1d에 도시된 바와 같이, 비트라인콘택(BLC1)을 형성하기 위한 콘택홀을 형성하기 위하여 포토레지스트 패턴(20)을 형성한다. 포토레지스트층(20)을 마스크로 하여 층간절연막(19b)을 건식 식각하여 비트라인콘택홀을 형성한다.
도 1e에 도시된 바와 같이, 셀 영역과 주변회로영역에 형성된 비트라인콘택홀에 비트라인 물질을 채워넣는다. 이 때, 비트라인 물질로 티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐(W)의 그룹에서 선택된 어느 한 물질을 사용한다.
비트라인 물질을 채우고 난 후, 마스크 및 식각 공정에 의해 비트라인 패턴이 형성된다.
상술한 것처럼, 종래 기술에서 메모리 셀 영역을 제외한 비트라인 연결을 위한 게이트/액티브 형성을 위한 제 2비트라인콘택 공정을 진행하는 구조에서는 제 2비트라인콘택 홀 사이즈에 따른 변화로, 특히 게이트 위에 형성되는 비트라인콘택 의 CD(Critical Demension)에 따라 게이트 콘택 저항(RC)의 변화가 심하여 소자의 특성에 상당한 악영향을 미칠 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 콘택 저항을 개선하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 셀영역과 주변회로영역으로 구분된 반도체 기판 상에 게이트 전극과 하드마스크가 적층된 게이트 패턴을 형성하는 단계, 상기 셀영역의 게이트 패턴들 사이에 랜딩플러그를 형성하는 단계, 상기 게이트 패턴을 포함하는 상기 반도체 기판 전면에 층간절연막을 형성하는 단계, 상기 주변회로영역 상에 형성된 상기 게이트 패턴의 상기 게이트 전극이 드러나도록 상기 층간절연막과 상기 하드마스크를 선택적으로 식각하여 제 1콘택홀을 형성하는 단계, 상기 제 1콘택홀의 측벽에 드러난 상기 하드마스크를 일부 습식 식각하는 단계, 상기 셀영역의 랜딩 플러그와 상기 주변회로영역의 액티브가 노출되도록 상기 층간절연막을 선택적으로 식각하여 제 2콘택홀을 형성하는 단계; 및 상기 제 1콘택홀과 제 2콘택홀 내에 비트라인 물질을 형성하는 단계를 포함 한다.
이하, 본 발명이 속하는 기술 분애에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 참부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 본 발명에서는 메모리 셀 영역과 주변회로영역의 액티브에 제 1비트라인콘택(BLC1)을 실시하고, 주변회로영역의 게이트에 제 2비트라인콘택(BLC2)이 적용된다.
도 2b에 도시된 바와 같이, 소자분리막(22)이 형성된 반도체 기판(21) 상에 게이트 절연막(23), 폴리실리콘막(24), 텅스텐실리사이드막(25) 및 게이트하드마스크질화막(26)의 순서로 적층되고, 게이트 스페이서(27)를 갖는 게이트 전극 패턴을 형성한다. 그 후, 게이트 전극 패턴에 이온주입 공정을 진행하여 소스/드레인 접합 영역(도시하지 않음)을 형성하고 랜딩 플러그 마스크(Landing Plug Contact; LPC)(도시하지 않음)를 이용하여 랜딩 플러그 콘택홀을 형성한다. 랜딩 플러그 콘택홀에 폴리실리콘을 채워 넣어 랜딩 플러그 콘택(28)을 형성한다. 그 후, 랜딩 플러그 콘택(28)을 포함하는 반도체 기판(21) 전면에 층간절연막(29)을 형성한다. 이 때, 층간절연막(29)은 BPSG(Boron Phosphorus Silicate Glass)와 HLD(High temperature Low pressure Deposition)산화막을 사용한다.
도 2c에 도시된 바와 같이, 마스크 및 식각 공정에 의해서, 주변회로의 게이트 전극(25)이 드러나도록 층간절연막(29a) 및 게이트하드마스크질화막(26a)과 텅스텐실리사이드(25a)의 소정 영역이 식각된 비트라인 콘택홀을 형성할 수 있다. 이 때, 게이트하드마스크질화막(26a)과 텅스텐실리사이드(25a)는 CHF3 가스와 O2 가스가 혼합된 혼합가스를 플라즈마 건식 식각을 진행하거나, H3PO4 용액을 이용한 습식 식각으로 식각을 진행한다.
이어서, 도 2d에 도시된 바와 같이 게이트 패턴 상부의 질화막(26b)의 적정량을 습식 딥(wet dip)을 이용하여 식각함으로써, 게이트 전극과 비트라인 간의 접촉 면적을 넓힌다. 이 때, 제 2비트라인콘택홀은 게이트하드마스크질화막(26b)에서 리세스(recess) 구조를, 텅스텐실리사이드막(25a)에서 홈(home) 구조를 갖는다. 이렇게, 게이트 전극과 비트라인 간의 접촉 면적을 넓힘으로써, 게이트 전극 상의 콘택홀 사이즈가 작아지더라도 접촉 마진이 생기고, 습식 딥의 량으로 게이트 콘택 저항의 변화를 줄일 수 있다. 이 때 습식 딥은 인산을 이용하여 게이트하드마스크질화막(26b)의 일부를 제거한다.
도 2e에 도시된 바와 같이, 제 1비트라인콘택(BLC1)을 형성하기 위한 콘택홀을 형성하기 위하여 포토레지스트(30)를 도포하고, 선택적으로 패터닝한다. 패터닝되어진 포토레지스트층(30)을 마스크로 하여 건식 식각 공정으로 랜딩 플러그 폴리실리콘(28a)상의, 층간절연막(29b)을 선택적으로 식각하여 제 1비트라인콘택홀을 형성한다.
이어서, 도 2f에 도시된 바와 같이, 셀 영역과 주변회로영역에 형성된 비트라인콘택홀에 콘택 물질(31)을 채워넣고 패터닝을 실시한다. 이 때, 콘택 물질로 티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐(W)의 그룹에서 선택된 어느 한 물질을 사용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 비트라인콘택 공정에서 주변회로영역의 게이트와 비트라인 간의 접촉 면적을 넓혀 게이트 콘택 저항을 개선시켜 소자의 특성을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 셀영역과 주변회로영역으로 구분된 반도체 기판 상에 게이트 전극과 하드마스크가 적층된 게이트 패턴을 형성하는 단계;
    상기 셀영역의 게이트 패턴들 사이에 랜딩플러그를 형성하는 단계;
    상기 게이트 패턴을 포함하는 상기 반도체 기판 전면에 층간절연막을 형성하는 단계;
    상기 주변회로영역 상에 형성된 상기 게이트 패턴의 상기 게이트 전극이 드러나도록 상기 층간절연막과 상기 하드마스크를 선택적으로 식각하여 제 1콘택홀을 형성하는 단계;
    상기 제 1콘택홀의 측벽에 드러난 상기 하드마스크를 일부 습식 식각하는 단계;
    상기 셀영역의 랜딩 플러그와 상기 주변회로영역의 액티브가 노출되도록 상기 층간절연막을 선택적으로 식각하여 제 2콘택홀을 형성하는 단계; 및
    상기 제 1콘택홀과 제 2콘택홀 내에 비트라인 물질을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 습식 식각은 인산을 이용하는 것을 특징으로 하는 반도체 소자 제조 방 법.
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