KR100713926B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역을 한정하는 소자분리막이 형성된 반도체 기판 상에 수 개의 게이트를 형성하는 단계와, 상기 게이트들을 덮도록 기판 전면 상에 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 랜딩플러그 콘택 형성용 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 이용해서 노출된 층간절연막 부분 및 그 아래의 스페이서용 절연막을 식각하여 한 쌍의 게이트 및 게이트들 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 콘택홀을 매립하도록 층간절연막 상에 도전막을 형성하는 단계와, 상기 게이트 상의 스페이서용 절연막이 노출될 때까지 도전막을 전면 식각하여 게이트들 사이의 접합영역 상에 랜딩플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1c는 종래의 랜딩플러그 콘택 형성방법을 설명하기 위한 공정 평면도 및 단면도.
도 2는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 평면도.
도 3a 내지 도 3d 및 도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 5는 본 발명에 따른 랜딩플러그 콘택 형성용 감광막 패턴이 형성된 공정 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체 기판 20: 소자분리막
30: 게이트 30a: 게이트절연막
30b: 도전막 30c: 하드마스크막
40: 스페이서용 절연막 50: 층간절연막
60: 콘택홀 70: 랜딩플러그 콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 랜딩플러그 콘택 형성의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 작은 셀 면적, 또는, 작은 칩 면적 내에 더 많은 패턴을 구현하기 위한 다양한 방법들이 제안되고 있다. 한 예로서, 짧은 파장의 광원을 이용함으로써, 패턴의 임계 치수를 감소시키고 있고, 이에 따라, 작은 셀 면적, 또는, 칩 면적 내에 더 많은 수의 패턴을 집적시키고 있다.
한편, 고집적 반도체 소자를 구현함에 있어서는, 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들간의 안정적인 콘택을 확보하는 것도 필수적이다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
이에 따라, 최근의 반도체 제조 공정에서는 하부 패턴과 상부 패턴간의 안정적인 콘택을 확보하기 위해서 자기정렬콘택(Self Aligned Contact; 이하, SAC) 공정을 통해 랜딩플러그 콘택(landing plug contact)를 형성함으로써, 이러한 랜딩플러그 콘택에 의해 상,하부 패턴들간의 안정적인 전기적 연결이 이루어지도록 하고 있다.
이하에서는 현재 수행하고 있는 SAC 공정을 따른 랜딩플러그 콘택 형성방법을 도 1a 내지 도 1c를 참조해서 간략하게 설명하도록 한다.
도 1b는 도 1a의 X-X'선에 따른 단면도이며, 도 1c는 도 1a의 Y-Y'선에 따른 단면도이다.
도 1b 및 도 1c를 참조하면, 액티브영역을 한정하는 소자분리막(2)이 형성된 반도체 기판 상에 수 개의 게이트(3)를 형성한 후, 상기 기판(1) 상에 균일한 두께로 스페이서용 절연막(4)을 증착한다. 그런다음, 상기 스페이서용 절연막(4)을 포함한 게이트 양측의 기판 표면 내에 접합영역(미도시)을 형성한다. 다음으로, 상기 기판 결과물 상에 층간절연막(5)을 증착한 후, 그 표면을 CMP하여 평탄화시킨다.
이어서, 상기 층간절연막(5) 상에 콘택홀 예정 영역을 노출시키는 I형의 감광막 패턴(미도시)을 형성한 후, 상기 노출된 층간절연막(5)을 식각하여 게이트(3) 및 게이트 사이의 접합영역을 동시에 콘택홀(6)을 형성한다. 계속해서, 상기 감광막 패턴을 제거하고 나서,상기 콘택홀(6)이 매립하도록 층간절연막 상에 도전막을 증착한 후, 상기 스페이서용 절연막(4)이 노출될 때까지 도전막을 식각하여 게이트 사이의 접합영역 상에 랜딩플러그 콘택(7)을 형성한다.
도 1b에서 미설명된 도면부호 3a는 게이트절연막, 3b는 도전막, 3c는 하드마스크막을 각각 나타낸다.
그러나, 전술한 바와 같은 종래의 SAC 공정에 따른 랜딩플러그 콘택 형성방법은 다음과 같은 문제점이 있다.
종래의 SAC 공정에 따른 랜딩플러그 콘택이 적용된 고집적 반도체 소자는 하부 패턴과 상부 패턴간의 안정적인 콘택은 확보되지만, 소자의 크기가 점점 작아질수록 게이트 측벽에 형성하는 스페이서의 폭이 점점 얇아지게 되어, 워드라인(word line)과 비트라인(bite line) 사이의 기생 용량(parasitic Capacitance, 이하, Cb)가 커지게 되는 문제점이 발생한다. 이렇게 기생 용량이 증가하게 되면, 그에 비례하여 셀 용량(Cell capacitance, 이하, Cs)도 증가하여만 한다. 그러나, Cs를 증가시키지 못하는 상태에서 Cb가 증가하게 되면, sensing margin 미확보로 인하여 소자 성능 저하 및 수율 감소로 이어지게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 안출하기 위한 것으로서, 기생 용량을 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 형성된 반도체 기판 상에 수 개의 게이트를 형성하는 단계; 상기 게이트들을 덮도록 기판 전면 상에 스페이서용 절연막을 형성하는 단계; 상기 스페이서용 절연막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계; 상기 층간절연막 상에 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 랜딩플러그 콘택 형성용 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 이용해서 노출된 층간절연막 부분 및 그 아래의 스페이서용 절연막을 식각하여 한 쌍의 게이트 및 게이트들 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 콘택홀을 매립하도록 층간절연막 상에 도전막을 형성하는 단계; 상기 게이트 상의 스페이서용 절연막이 노출될 때까지 도전막을 전면 식각하여 게이트들 사이의 접합영역 상에 랜딩플러그 콘택을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 비트라인 콘택 및 스토리지 콘택과 연결되는 랜딩플러그 콘택을 형성하기 위한 것으로써, 상기 랜딩플러그 콘택 형성용 감광막 패턴을 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 감광막 패턴으로 형성한다.
이렇게 하면, 상기 비트라인 콘택과 연결되는 랜딩플러그 콘택은 종래의 랜딩플러그 콘택 폭 보다 좁은 폭을 갖는 랜딩플러그 콘택이 형성된다.
즉, 비트라인 콘택과 연결되는 랜딩플러그 콘택의 폭이 감소됨에 따라, 워드라인과 비트라인간의 기생 용량(parasitic capacitance)을 감소시킬 수 있다.
또한, 상기 스토리지노드 콘택과 연결되는 랜딩플러그 콘택의 폭은 종래의 랜딩플러그 콘택 폭 보다 넓은 폭을 갖는 랜딩플러그 콘택이 형성되어, 셀 트랜지스터의 콘택저항을 줄일 수 있다.
자세하게, 도 3a 내지 도 3d와 도 4a 내지 도 4d 및 도 5는 본 발명에 반도체 소자의 제조방법을 설명하기 위한 도면들로서, 여기서, 도 3a 내지 도 3d는 도 2의 X-X'선에 따른 공정별 단면도이고, 도 4a 내지 도 4d는 도 2의 Y-Y'선에 따른 공정별 단면도이다.
도 3a 및 도 4a를 참조하면, 반도체 기판(10) 상에 액티브영역을 한정하는 소자분리막(20)을 STI(Shallow Trench Isolation) 공정에 따라 형성한 후, 상기 기판 상에 게이트절연막(30a)과 도전막(30b) 및 하드마스크막(30c)으로 이루어진 수 개의 게이트(30)를 형성한다.
도 3b 및 도 4b를 참조하면, 상기 게이트(30)를 덮도록 기판 전면 상에 스페이서용 절연막(40)을 증착한다. 그런다음, 상기 스페이서용 절연막(40)을 포함한 게이트들 양측의 기판 표면 내에 접합 영역(미도시)을 형성한다. 다음으로, 상기 스페이서용 절연막(40) 상에 층간절연막(50)을 증착한 후, 후속 공정을 용이하게 하기 위해 이를 CMP하여 표면 평탄화를 이룬다.
도 3c와 도 4c 및 도 5를 참조하면, 상기 층간절연막(50) 상에 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 랜딩플러그 콘택 형성용 감광막 패턴(100)을 형성한다. 그런다음, 상기 감광막 패턴(100)을 식각마스크로 이용해서 노출된 층간절연막(50) 부분 및 그 아래의 스페이서용 절연막(40)을 식각하여 한 쌍의 게이트(30) 및 게이트(30)들 사이의 접합영역을 동시에 노출시키는 콘택홀(60)을 형성한다.
여기서, 본 발명은 상기 랜딩플러그 콘택 형성용 감광막 패턴을 상기의 삼각형 형상을 갖는 감광막 패턴으로 형성하여 층간절연막을 식각함으로써, 후속 비트라인 콘택과 연결되는 콘택(도 4d 및 도 5의 B영역)의 폭, 즉, 후속 랜딩플러그 콘택이 형성하는 부분의 폭이 종래의 콘택의 폭 보다 좁게 형성된다. 따라서, 기생 용량을 감소시킬 수 있게 된다.
또한, 본 발명은 상기 삼각형 감광막 패턴으로 층간절연막을 식각함으로써, 스토리지노드 콘택(storage lode contact, SNC)과 연결되는 콘택(도 5의 C영역)의 폭, 즉, 후속 랜딩플러그 콘택이 형성하는 부분의 폭이 종래의 콘택의 폭 보다 넓게 형성되어 셀 트랜지스터의 콘택 저항을 감소시킬 수 있게 된다.
도 3d 및 도 4d를 참조하면, 상기 감광막 패턴이 제거된 상태에서 상기 콘택홀(60)을 매립하도록 층간절연막 상에 도전막을 형성한다. 그런다음, 상기 게이트 상의 스페이서용 절연막(40)이 노출될 때까지 도전막을 전면 식각하여 게이트들 사이의 접합영역 상에 랜딩플러그 콘택(70)을 형성한다.
전술한 바와 같이, 본 발명은 랜딩플러그 콘택 형성용 감광막 패턴을 상기의 삼각형 형상을 갖는 감광막 패턴으로 형성하여 층간절연막을 식각함으로써, 도 1a 및 도 1c에 도시된 A영역에 비해 도 4d 및 도 5에 도시된 B영역이 좁게 형성함으로써, 워드라인과 비트라인 사이에 생성되는 기생 용량을 감소할 수 있다.
또한, 도 5에 도시된 C영역의 폭이 증가하여 셀 트랜지스터의 콘택 저항을 감소시킬 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.
이상에서와 같이, 본 발명은 랜딩플러그 형성용 감광막 패턴을 삼각형 형상으로 형성함으로써, 비트라인 콘택과 연결되는 랜딩플러그 콘택의 폭을 감소시킬 수 있어, 기생 용량을 감소시킬 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 스토리지노드 콘택과 연결되는 랜딩플러그 콘택의 폭을 증가시킬 수 있어 셀 트랜지스터의 콘택 저항을 감소시킬 수 있는 효과를 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (1)

  1. 액티브영역을 한정하는 소자분리막이 형성된 반도체 기판 상에 수 개의 게이트를 형성하는 단계;
    상기 게이트들을 덮도록 기판 전면 상에 스페이서용 절연막을 형성하는 단계;
    상기 스페이서용 절연막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 랜딩플러그 콘택 형성용 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 이용해서 노출된 층간절연막 부분 및 그 아래의 스페이서용 절연막을 식각하여 한 쌍의 게이트 및 게이트들 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 콘택홀을 매립하도록 층간절연막 상에 도전막을 형성하는 단계;
    상기 게이트 상의 스페이서용 절연막이 노출될 때까지 도전막을 전면 식각하여 게이트들 사이의 접합영역 상에 랜딩플러그 콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20040067021A (ko) * 2003-01-21 2004-07-30 주식회사 하이닉스반도체 반도체소자의 스토리지노드 콘택플러그 형성방법

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