KR20210050319A - 패턴 형성을 위한 포토마스크 세트의 제조 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

패턴 형성을 위한 포토마스크 세트의 제조 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명에 따른 포토마스크 세트의 제조 방법은, 제1 영역에 서로 이격되는 복수의 제1 레이아웃 패턴을 포함하되 복수의 제1 레이아웃 패턴 중 서로 인접하는 3개의 제1 레이아웃 패턴 각각의 중심점 사이의 거리 각각이 서로 다른 값을 가지는 마스크 레이아웃을 준비하는 단계, 복수의 제1 레이아웃 패턴을 복수의 제1 레이아웃 패턴 중 서로 인접하는 2개의 제1 레이아웃 패턴의 중심점 사이의 거리가 가장 작은 값을 가지지 않는 것들끼리 그룹화하여 마스크 레이아웃을 적어도 2개로 분할하는 단계, 및 적어도 2개로 분할된 마스크 레이아웃 각각이 가지는 제1 레이아웃 패턴에 대응하는 마스크 패턴을 각각 포함하는 적어도 2개의 포토마스크로 이루어지는 포토마스크 세트를 형성하는 단계를 포함한다.

Description

패턴 형성을 위한 포토마스크 세트의 제조 방법 및 이를 이용한 반도체 소자의 제조 방법{Method of manufacturing photomask set for forming patterns, and method of manufacturing semiconductor device using the photomask set}
본 발명은 패턴 형성을 위한 포토마스크 세트의 제조 방법 및 포토마스크 세트를 이용한 반도체 소자의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 반도체 소자에도 높은 집적도가 요구되어, 반도체 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 이에 따라서, 반도체 소자가 가지는 구성들을 이루는 패턴 형성의 공정 난이도가 증가하고 있다.
본 발명의 기술적 과제는 반도체 소자를 제조하는 과정에서 패턴 형성의 공정 난이도를 감소시킬 수 있는 포토마스크 세트의 제조 방법 및 포토마스크 세트를 이용한 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 포토마스크 세트의 제조 방법을 제공한다. 본 발명에 따른 포토마스크 세트의 제조 방법은 제1 영역에 서로 이격되는 복수의 제1 레이아웃 패턴을 포함하되, 상기 복수의 제1 레이아웃 패턴 중 서로 인접하는 3개의 제1 레이아웃 패턴 각각의 중심점 사이의 거리 각각이 서로 다른 값을 가지는 마스크 레이아웃을 준비하는 단계; 상기 복수의 제1 레이아웃 패턴을, 상기 복수의 제1 레이아웃 패턴 중 서로 인접하는 2개의 제1 레이아웃 패턴의 중심점 사이의 거리가 가장 작은 값을 가지지 않는 것들끼리 그룹화하여 상기 마스크 레이아웃을 적어도 2개로 분할하는 단계; 및 적어도 2개로 분할된 상기 마스크 레이아웃 각각이 가지는 상기 제1 레이아웃 패턴에 대응하는 마스크 패턴을 각각 포함하는 적어도 2개의 포토마스크로 이루어지는 포토마스크 세트를 형성하는 단계;를 포함한다.
본 발명에 따른 포토마스크 세트를 이용한 반도체 소자의 제조 방법은, 기판 상에 제1 수평 방향으로 상호 평행하게 연장되는 비트 라인을 가지는 복수의 비트 라인 구조체를 형성하는 단계; 상기 기판 상에서 상기 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우는 복수의 베리드 콘택을 형성하는 단계; 및 상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체 상으로 연장되며, 각각의 상면의 중심점들을 연결하는 삼각형이 부등변 삼각형을 가지며 서로 인접하는 제1 랜딩 패드, 제2 랜딩 패드 및 제3 랜딩 패드를 포함하는 복수의 랜딩 패드를 제1 포토마스크와 제2 포토마스크를 포함하는 포토마스크 세트를 사용하여 형성하는 단계;를 포함하며, 상기 복수의 랜딩 패드를 형성하는 단계는, 상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체를 덮는 랜딩 패드 물질층을 형성하는 단계; 상기 랜딩 패드 물질층 상에 상기 제1 포토마스크를 사용하여 복수의 제1 하드마스크 패턴을 형성하는 단계; 상기 랜딩 패드 물질층 상의 상기 복수의 제1 하드마스크 패턴 사이의 공간에, 상기 제2 포토마스크를 사용하여 복수의 제2 하드마스크 패턴을 형성하는 단계; 및 상기 복수의 제1 하드마스크 패턴 및 상기 복수의 제2 하드마스크 패턴을 식각 마스크로 상기 랜딩 패드 물질층을 패터닝하는 단계;를 포함한다.
본 발명에 따른 포토마스크 세트를 이용한 반도체 소자의 제조 방법은, 소자 분리막에 의하여 복수의 활성 영역이 정의되는 기판에 상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 상호 평행하게 연장되는 복수의 워드 라인을 형성하는 단계; 상기 기판 상에 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되는 비트 라인을 가지는 복수의 비트 라인 구조체을 형성하는 단계; 상기 기판 상에서 상기 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우며 상기 복수의 활성 영역과 연결되는 복수의 베리드 콘택을 형성하는 단계; 상기 복수의 베리드 콘택가 연결되고, 상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체 상으로 연장되되 각각의 상면이 원판 형상인 복수의 랜딩 패드을 제1 포토마스크와 제2 포토마스크를 포함하는 포토마스크 세트를 사용하여 형성하는 단계; 및 상기 복수의 비트 라인 구조체 상에 상기 복수의 랜딩 패드와 연결되는 복수의 스토리지 노드를 형성하는 단계;를 포함하며, 상기 복수의 랜딩 패드를 형성하는 단계는, 상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체를 덮는 랜딩 패드 물질층을 형성하는 단계; 상기 랜딩 패드 물질층 상에 상기 제1 포토마스크 및 상기 제2 포토마스크를 순차적으로 사용하여 복수의 제1 하드마스크 패턴 및 상기 복수의 제1 하드마스크 패턴과 이격되는 복수의 제2 하드마스크 패턴을 형성하는 단계; 및 상기 복수의 제1 하드마스크 패턴 및 상기 복수의 제2 하드마스크 패턴을 식각 마스크로 상기 랜딩 패드 물질층을 패터닝하는 단계;를 포함하여, 상기 복수의 랜딩 패드 중 서로 인접하는 3개의 랜딩 패드들 각각의 상면의 중심점들을 연결하는 삼각형의 세변 각각의 길이가 3F(feature size)의 값을 가지는 밑변 거리, 상기 밑변 거리보다 큰 제1 변 거리, 및 상기 밑변 거리보다 작은 제2 변 거리를 가지도록 형성하고, 상기 복수의 스토리지 노드를 형성하는 단계는, 상기 복수의 스토리지 노드 중 서로 인접하는 3개의 스토리지 노드들 각각의 상면의 중심점들을 연결하는 삼각형의 세변 각각의 길이가 3F의 값을 가지도록 형성한다.
본 발명에 따른 포토마스크 세트의 제조 방법 및 포토마스크 세트를 이용한 반도체 소자의 제조 방법은, 반도체 소자가 가지는 복수의 랜딩 패드 각각의 중심점이 인접하는 비트 라인 구조체로부터 멀어지도록 쉬프트되게 형성할 수 있다. 이때, 복수의 랜딩 패드에 대응하는 복수의 마스크 패턴 중 가장 작은 값의 거리를 가지지 않는 것들끼리 그룹화하여 분할하여 적어도 2개의 포토마스크를 가지는 포토마스크 세트를 형성한 후, 적어도 2개의 포토마스크를 이용하여 복수의 랜딩 패드를 형성하므로, 복수의 랜딩 패드 각각의 중심점이 쉬프트되어 서로 인접하는 2개의 랜딩 패드 사이의 거리가 감소된 영향을 받지 않고, 복수의 랜딩 패드를 형성할 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 제조하기 위한 마스크 레이아웃을 설명하기 위한 개략적인 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 제조하기 위한 마스크 레이아웃의 셀 영역을 설계하는 과정을 설명하기 위한 개략적인 평면도들이다.
도 3은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 제조하기 위하여 마스크 레이아웃을 분할하는 과정을 설명하기 위한 개략적인 평면도이고, 도 4a 및 도 4b, 그리고 도 5a 및 도 5b 각각은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 나타내는 개략적인 평면도들이다.
도 6은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 제조하기 위하여 마스크 레이아웃을 분할하는 과정을 설명하기 위한 개략적인 평면도이고, 도 7a 및 도 7b, 그리고 도 8a 및 도 8b 각각은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 나타내는 개략적인 평면도들이다.
도 9a 및 도 9b는 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 나타내는 개략적인 단면도들이다.
도 10a 내지 도 10h는 발명의 일 실시 예들에 따른 포토마스크 세트를 이용한 패턴 형성 방법을 단계적으로 나타내는 단면도들이다.
도 11a 및 도 11b는 본 발명의 일 실시 예들에 따른 포토마스크 세트를 이용하여 제조한 반도체 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃 및 일부 구성 요소들만을 선택적으로 도시한 평면 레이아웃이다.
도 12a 내지 도 12c는 본 발명의 일 실시 예들에 따른 포토마스크 세트를 이용하여 제조한 반도체 소자가 가지는 랜딩 패드들의 배치를 설명하기 위한 개략적인 평면 레이아웃들이다.
도 13a 및 도 13b는 본 발명의 일 실시 예들에 따른 포토마스크 세트가 가지는 포토마스크들 각각에 대응되어 형성된 반도체 소자가 가지는 랜딩 패드들을 개념적으로 구분하여 설명하기 위한 개략적인 평면 레이아웃들이다.
도 14a 내지 도 21d는 본 발명의 일 실시 예들에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 1은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 제조하기 위한 마스크 레이아웃을 설명하기 위한 개략적인 평면도이다.
도 1을 참조하면, 마스크 레이아웃(ML)은 복수의 제1 레이아웃 패턴(MLC), 제2 레이아웃 패턴(MLX) 및 제3 레이아웃 패턴(MLY)을 포함할 수 있다.
복수의 제1 레이아웃 패턴(MLC)은 서로 이격되는 아일랜드 형상의 레이아웃 패턴일 수 있다. 복수의 제1 레이아웃 패턴(MLC)은 반도체 소자가 가지는 복수의 콘택 패턴 또는 복수의 홀에 대응될 수 있다. 복수의 제1 레이아웃 패턴(MLC)은 평면적으로 제1 수평 방향(X 방향)을 따라 일렬로 배열되고, 제2 수평 방향(Y 방향)을 따라 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 복수의 제1 레이아웃 패턴(MLC)은 제1 수평 방향(X 방향)을 따라서 제1 셀 피치(PXC)를 가지며 일렬로 배치될 수 있다. 복수의 제1 레이아웃 패턴(MLC)은, 제1 수평 방향(X 방향)을 따라서 배치되는 열들이 제2 수평 방향(Y 방향)을 따라서 제2 셀 피치(PYC)를 가지며 배치될 수 있다. 일부 실시 예에서, 제1 셀 피치(PXC)는 제2 셀 피치(PYC)보다 큰 값을 가질 수 있다. 예를 들면, 제1 셀 피치(PXC)는 3F(feature size)의 값을 가질 수 있고, 제2 셀 피치(PYC)는 약 2.6F의 값을 가질 수 있다. 복수의 제1 레이아웃 패턴(MLC)은, 찌그러진 벌집 형상을 가지며 배치되도록 형성할 수 있으며, 이에 대해서는 도 2a 및 도 2b를 통하여 자세히 설명하도록 한다.
복수의 제2 레이아웃 패턴(MLX)은 대체로 제1 수평 방향(X 방향)을 따라서 연장되며 제2 수평 방향(Y 방향)을 따라서 이격되며 배치되는 복수의 라인 형상의 레이아웃 패턴일 수 있다. 복수의 제2 레이아웃 패턴(MLX)은 반도체 소자가 가지는 복수의 라인 패턴에 대응될 수 있다. 복수의 제3 레이아웃 패턴(MLY)은 대체로 제2 수평 방향(Y 방향)을 따라서 연장되며 제1 수평 방향(X 방향)을 따라서 이격되며 배치되는 복수의 라인 형상의 레이아웃 패턴일 수 있다. 복수의 제2 레이아웃 패턴(MLX)은 제2 수평 방향(Y 방향)을 따라서 제1 코어 피치(PYL)를 최소 피치로 가질 수 있고, 복수의 제3 레이아웃 패턴(MLY)은 제1 수평 방향(X 방향)을 따라서 제2 코어 피치(PXL)를 최소 피치로 가질 수 있다. 일부 실시 예에서, 제1 코어 피치(PYL) 및 제2 코어 피치(PXL)는 3F의 값을 가질 수 있다.
복수의 제3 레이아웃 패턴(MLY)은 반도체 소자가 가지는 복수의 라인 패턴에 대응될 수 있다. 복수의 제3 레이아웃 패턴(MLY)은 반도체 소자에 대체로 제2 수평 방향(Y 방향)을 따라서 연장되는 복수의 라인 형상의 패턴을 형성하기 위한 복수의 라인 형상의 레이아웃 패턴일 수 있다. 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향)은 서로 직교하는 방향일 수 있다.
제2 레이아웃 패턴(MLX)과 제3 레이아웃 패턴(MLY) 각각이 "대체로" 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상의 패턴이라는 것은, 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향)을 따라서 연장되는 직선 형상의 패턴을 의미하는 것이 아니고, 일부 굴곡을 가지거나 폭의 변화가 있는 경우에도 전체적으로 보아 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상 패턴에 유사하다는 것을 의미한다.
제1 레이아웃 패턴(MLC)이 배치되는 영역은 제1 영역(CELL)이라 호칭할 수 있고, 제2 레이아웃 패턴(MLX)과 제3 레이아웃 패턴(MLY)이 배치되는 영역은 제2 영역(CORE)이라 호칭할 수 있다. 제1 영역(CELL)은 반도체 소자의 셀 영역에 대응할 수 있고, 제2 영역(CORE)은 반도체 소자의 코어 영역에 대응할 수 있으나, 이는 예시적이며, 이에 한정되지 않는다. 제2 레이아웃 패턴(MLX) 및 제3 레이아웃 패턴(MLY)이 배치되는 영역 각각은 제1 라인 영역(CORE-H) 및 제2 라인 영역(CORE-V)이라 호칭할 수 있다. 본 명세서에서는 마스크 레이아웃(ML)의 제1 영역(CELL), 제2 영역(CORE), 제1 라인 영역(CORE-H) 및 제2 라인 영역(CORE-V)에 대응되는, 포토마스크 및 반도체 소자 각각의 영역 또한 제1 영역(CELL), 제2 영역(CORE), 제1 라인 영역(CORE-H) 및 제2 라인 영역(CORE-V)이라 호칭할 수 있다.
복수의 제1 레이아웃 패턴(MLC), 복수의 제2 레이아웃 패턴(MLX) 및 복수의 제3 레이아웃 패턴(MLY)의 평면 형상은, 배치되는 위치를 나타내기 위하여 대략적으로 도시한 것으로, 마스크 레이아웃(ML)이 가지는 실제 레이아웃 패턴의 평면 형상과는 차이가 있을 수 있다. 예를 들면, 복수의 제1 레이아웃 패턴(MLC), 복수의 제2 레이아웃 패턴(MLX) 및 복수의 제3 레이아웃 패턴(MLY)의 평면 형상은, 반도체 소자가 가지는 복수의 콘택 패턴 또는 복수의 홀이나, 복수의 라인 패턴을 원하는 형상으로 형성하기 위한 광학 근접 조정(optical proximity correction, OPC)이 수행된 결과일 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 제조하기 위한 마스크 레이아웃의 셀 영역을 설계하는 과정을 설명하기 위한 개략적인 평면도들이다. 구체적으로, 도 2b는 마스크 레이아웃의 셀 영역이 가지는 복수의 제1 레이아웃 패턴(MLC)의 배치를 나타내는 평면도이고, 도 2a는 가상의 복수의 기준 레이아웃 패턴(MLCR)의 배치를 나타내는 평면도이다.
도 2a를 참조하면, 가상의 복수의 기준 레이아웃 패턴(MLCR)은 평면적으로 제1 수평 방향(X 방향)을 따라 일렬로 배열되고, 제2 수평 방향(Y 방향)을 따라 지그재그로 배열된 벌집 형상으로 배치될 수 있다. 복수의 기준 레이아웃 패턴(MLCR)은, 서로 인접하는 3개의 기준 레이아웃 패턴(MLCR)의 중심점을 연결하는 삼각형이 정삼각형이고, 서로 인접하는 3개의 기준 레이아웃 패턴(MLCR)의 중심점을 연결하는 삼각형이 가지는 3개의 내각 중 적어도 2개의 내각이 동일한 값을 가지는 경우를 의미한다.
서로 인접하는 3개의 기준 레이아웃 패턴(MLCR) 중 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 기준 레이아웃 패턴(MLCR) 각각의 중심점 사이의 거리인 기준 밑변 거리(LRB)와, 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 기준 레이아웃 패턴(MLCR) 각각의 중심점으로부터 제2 수평 방향(Y 방향)을 따라서 인접하는 1개의 기준 레이아웃 패턴(MLCR)의 중심점 사이의 거리 각각인 제1 기준 변 거리(LR1) 및 제2 기준 변 거리(LR2)는 동일한 값인 3F의 값을 가질 수 있다. 기준 밑변 거리(LRB)는 제1 셀 피치(PXC)와 동일한 값을 가질 수 있다. 3F의 값을 가지는 거리를 기준 거리라 호칭할 수 있다.
도 2b를 참조하면, 복수의 제1 레이아웃 패턴(MLC)은 평면적으로 제1 수평 방향(X 방향)을 따라 일렬로 배열되고, 제2 수평 방향(Y 방향)을 따라 지그재그로 배열된 벌집 형상으로 배치될 수 있다. 복수의 제1 레이아웃 패턴(MLC)은, 서로 인접하는 3개의 제1 레이아웃 패턴(MLC)의 중심점을 연결하는 삼각형이 부등변 삼각형일 수 있다.
서로 인접하는 3개의 제1 레이아웃 패턴(MLC) 중 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 제1 레이아웃 패턴(MLC) 각각의 중심점 사이의 거리를 밑변 거리(LB)와, 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 제1 레이아웃 패턴(MLC) 각각의 중심점으로부터 제2 수평 방향(Y 방향)을 따라서 인접하는 1개의 제1 레이아웃 패턴(MLC)의 중심점 사이의 거리 각각인 제1 변 거리(L1) 및 제2 변 거리(L2)은 서로 다른 값을 가질 수 있다. 일부 실시 예에서, 제1 변 거리(L1)는 밑변 거리(LB)보다 큰 값을 가질 수 있고, 제2 변 거리(L2)는 밑변 거리(LB)보다 작은 값을 가질 수 있다. 예를 들면, 제1 변 거리(L1)는 3F보다 큰 값을 가질 수 있고, 제2 변 거리(L2)는 3F보다 작은 값을 가질 수 있다. 밑변 거리(LB)는 제1 셀 피치(PXC)와 동일한 값을 가질 수 있다.
복수의 제1 레이아웃 패턴(MLC)은 복수의 기준 레이아웃 패턴(MLCR)과 비교하여, 복수의 제1 레이아웃 패턴(MLC) 각각의 중심점이 복수의 기준 레이아웃 패턴(MLCR) 각각의 중심점으로부터, 제1 수평 방향(X 방향) 또는 제1 수평 방향(X 방향)의 반대 방향(-X 방향)을 따라서 일정 거리만큼 쉬프트되어 배치될 수 있다. 복수의 제1 레이아웃 패턴(MLC)은 복수의 기준 레이아웃 패턴(MLCR)과 비교하여, 제1 수평 방향(X 방향)을 따라서 배치되는 열들이 제2 수평 방향(Y 방향)을 따라서, 교번적으로 제1 수평 방향(X 방향)으로 제1 이동 거리(CM1)와 제1 수평 방향(X 방향)의 반대 방향(-X 방향)으로 제2 이동 거리(CM2)만큼 쉬프트되어 배치될 수 있다. 일부 실시 예에서, 제1 이동 거리(CM1)와 제2 이동 거리(CM2)는 동일한 값을 가질 수 있다.
도 3은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 제조하기 위하여 마스크 레이아웃을 분할하는 과정을 설명하기 위한 개략적인 평면도이고, 도 4a 및 도 4b, 그리고 도 5a 및 도 5b 각각은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 나타내는 개략적인 평면도들이다.
도 3을 참조하면, 마스크 레이아웃(ML)은 복수의 제1 레이아웃 패턴(MLC), 복수의 제2 레이아웃 패턴(MLX) 및 복수의 제3 레이아웃 패턴(MLY)을 포함할 수 있다. 복수의 제1 레이아웃 패턴(MLC), 복수의 제2 레이아웃 패턴(MLX) 및 복수의 제3 레이아웃 패턴(MLY)을 각각 복수의 제1 정(even) 레이아웃 패턴(MLC1)과 제1 반(odd) 레이아웃 패턴(MLC2), 복수의 제2 정 레이아웃 패턴(MLX1)과 제2 반 레이아웃 패턴(MLX2), 및 복수의 제3 정 레이아웃 패턴(MLY1)과 제3 반 레이아웃 패턴(MLY2)으로 분할한다.
복수의 제1 레이아웃 패턴(MLC)은, 서로 인접하는 2개의 제1 레이아웃 패턴(MLC)의 중심점 사이의 거리가 가장 작은 값을 가지는 제2 변 거리(도 2b의 L2)보다 큰 값을 가지는 것들끼리를 선택하여, 복수의 제1 정(even) 레이아웃 패턴(MLC1)과 제1 반(odd) 레이아웃 패턴(MLC2)으로 분할할 수 있다. 복수의 제1 정 레이아웃 패턴(MLC1)과 제1 반 레이아웃 패턴(MLC2) 각각은, 복수의 제1 레이아웃 패턴(MLC) 중 서로 인접하는 2개의 제1 레이아웃 패턴(MLC)의 중심점 사이의 거리가 밑변 거리(도 2b의 LB)를 가지는 것들끼리를 선택하여 그룹화한 것일 수 있다. 예를 들면, 복수의 제1 정 레이아웃 패턴(MLC1)과 제1 반 레이아웃 패턴(MLC2)은, 복수의 제1 레이아웃 패턴(MLC) 중 제1 수평 방향(X 방향)을 따라서 배치되는 열들을 교번적으로 선택한 것일 수 있다.
복수의 제2 정 레이아웃 패턴(MLX1)과 제2 반 레이아웃 패턴(MLX2)은, 제2 수평 방향(Y 방향)을 따라서 이격되며 배치되는 복수의 제2 레이아웃 패턴(MLX) 각각을 교번적으로 선택한 것일 수 있다. 복수의 제3 정 레이아웃 패턴(MLY1)과 제3 반 레이아웃 패턴(MLY2)은, 수평 방향(X 방향)을 따라서 이격되며 배치되는 복수의 제3 레이아웃 패턴(MLY) 각각을 교번적으로 선택한 것일 수 있다.
도 4a 및 도 4b를 함께 참조하면, 포토마스크 세트(PM1, PM2)는 제1 마스크 패턴(MK1)을 포함하는 제1 포토마스크(PM1) 및 제2 마스크 패턴(MK2)을 포함하는 제2 포토마스크(PM2)로 이루어질 수 있다. 제1 마스크 패턴(MK1)은 제1 영역(CELL)에 배치되는 복수의 제1 정 마스크 패턴(MKC1), 제2 영역(CORE)의 제1 라인 영역(CORE-H)에 배치되는 복수의 제2 정 마스크 패턴(MKX1), 및 제2 영역(CORE)의 제2 라인 영역(CORE-V)에 배치되는 복수의 제3 정 마스크 패턴(MKY1)을 포함할 수 있다. 제2 마스크 패턴(MK2)은 제1 영역(CELL)에 배치되는 복수의 제1 반 마스크 패턴(MKC2), 제2 영역(CORE)의 제1 라인 영역(CORE-H)에 배치되는 복수의 제2 반 마스크 패턴(MKX2), 및 제2 영역(CORE)의 제2 라인 영역(CORE-V)에 배치되는 복수의 제3 반 마스크 패턴(MKY2)을 포함할 수 있다.
복수의 제1 정 마스크 패턴(MKC1), 복수의 제2 정 마스크 패턴(MKX1) 및 복수의 제3 정 마스크 패턴(MKY1)은 각각 도 3에 보인 복수의 제1 정 레이아웃 패턴(MLC1), 복수의 제2 정 레이아웃 패턴(MLX1), 및 복수의 제3 정 레이아웃 패턴(MLY1)으로부터 형성될 수 있다. 복수의 제1 반 마스크 패턴(MKC2), 복수의 제2 반 마스크 패턴(MKX2) 및 복수의 제3 반 마스크 패턴(MKY2)은 각각 도 3에 보인 복수의 제1 반 레이아웃 패턴(MLC2), 복수의 제2 반 레이아웃 패턴(MLX2), 및 복수의 제3 반 레이아웃 패턴(MLY2)으로부터 형성될 수 있다.
복수의 제1 정 마스크 패턴(MKC1) 및 복수의 제1 반 마스크 패턴(MKC2) 각각은, 제1 수평 방향(X 방향)으로는 제1 셀 피치(PXC)의 피치를 가지고 배치되고, 제2 수평 방향(Y 방향)으로는 제2 셀 피치(PYC)의 2배(2*PYC)의 피치를 가지고 배치될 수 있다. 복수의 제2 정 마스크 패턴(MKX1) 및 복수의 제2 반 마스크 패턴(MKX2) 각각은 제2 수평 방향(Y 방향)을 따라서 제1 코어 피치(PYL)의 2배(2*PYL)의 피치를 최소 피치로 가지고 배치될 수 있다. 복수의 제3 정 마스크 패턴(MKY1) 및 복수의 제3 반 마스크 패턴(MKY2) 각각은 제1 수평 방향(X 방향)을 따라서 제2 코어 피치(PXL)의 2배(2*PXL)의 피치를 최소 피치로 가지고 배치될 수 있다.
도 5a 및 도 5b를 함께 참조하면, 포토마스크 세트(PM1a, PM2a)는 제1 마스크 패턴(MK1a)을 포함하는 제1 포토마스크(PM1a) 및 제2 마스크 패턴(MK2a)을 포함하는 제2 포토마스크(PM2a)로 이루어질 수 있다. 제1 마스크 패턴(MK1a)은 제1 영역(CELL)에 배치되는 복수의 제1 정 마스크 패턴(MKC1), 제2 영역(CORE)의 제1 라인 영역(CORE-H)에 배치되는 복수의 제2 마스크 패턴(MKX), 및 제2 영역(CORE)의 제2 라인 영역(CORE-V)에 배치되는 복수의 제3 정 마스크 패턴(MKY)을 포함할 수 있다. 제2 마스크 패턴(MK2a)은 제1 영역(CELL)에 배치되는 복수의 제2 반 마스크 패턴(MKC2)을 포함할 수 있다. 제2 포토마스크(PM2a)이 가지는 제2 마스크 패턴(MK2a)은 제2 영역(CORE)에는 배치되지 않을 수 있다.
복수의 제1 정 마스크 패턴(MKC1), 복수의 제1 반 마스크 패턴(MKC2), 복수의 제2 마스크 패턴(MKX) 및 복수의 제3 정 마스크 패턴(MKY)은 각각 도 3에 보인 복수의 제1 정 레이아웃 패턴(MLC1), 복수의 제1 반 레이아웃 패턴(MLC2)복수의 제2 레이아웃 패턴(MLX), 및 복수의 제3 레이아웃 패턴(MLY)으로부터 형성될 수 있다.
복수의 제1 정 마스크 패턴(MKC1) 및 복수의 제1 반 마스크 패턴(MKC2) 각각은, 제1 수평 방향(X 방향)으로는 제1 셀 피치(PXC)의 피치를 가지고 배치되고, 제2 수평 방향(Y 방향)으로는 제2 셀 피치(PYC)의 2배(2*PYC)의 피치를 가지고 배치될 수 있다. 복수의 제2 마스크 패턴(MKX)은 제2 수평 방향(Y 방향)을 따라서 제1 코어 피치(PYL)의 피치를 최소 피치로 가지고 배치될 수 있다. 복수의 제3 마스크 패턴(MKY)은 제1 수평 방향(X 방향)을 따라서 제1 코어 피치(PYL)의 피치를 최소 피치로 가지고 배치될 수 있다.
도 6은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 제조하기 위하여 마스크 레이아웃을 분할하는 과정을 설명하기 위한 개략적인 평면도이고, 도 7a 및 도 7b, 그리고 도 8a 및 도 8b 각각은 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 나타내는 개략적인 평면도들이다.
도 6을 참조하면, 복수의 제1 레이아웃 패턴(MLC), 복수의 제2 레이아웃 패턴(MLX) 및 복수의 제3 레이아웃 패턴(MLY) 각각을 복수의 제1 정 레이아웃 패턴(MLC1b)과 제1 반 레이아웃 패턴(MLC2b), 복수의 제2 정 레이아웃 패턴(MLX1)과 제2 반 레이아웃 패턴(MLX2), 및 복수의 제3 정 레이아웃 패턴(MLY1)과 제3 반 레이아웃 패턴(MLY2)으로 분할한다.
복수의 제1 레이아웃 패턴(MLC)은, 서로 인접하는 2개의 제1 레이아웃 패턴(MLC)의 중심점 사이의 거리가 가장 작은 값을 가지는 제2 변 거리(도 2b의 L2)보다 큰 값을 가지는 것들끼리를 선택하여, 복수의 제1 정 레이아웃 패턴(MLC1b)과 제1 반 레이아웃 패턴(MLC2b)으로 분할할 수 있다. 복수의 제1 정 레이아웃 패턴(MLC1b)과 제1 반 레이아웃 패턴(MLC2b) 각각은, 복수의 제1 레이아웃 패턴(MLC) 중 서로 인접하는 2개의 제1 레이아웃 패턴(MLC)의 중심점 사이의 거리가 가장 큰 값인 제1 변 거리(도 2b의 L1)를 가지는 것들끼리를 선택하여 그룹화한 것일 수 있다. 예를 들면, 복수의 제1 정 레이아웃 패턴(MLC1b)과 제1 반 레이아웃 패턴(MLC2b)은, 복수의 제1 레이아웃 패턴(MLC) 중 제2 수평 방향(Y 방향)을 따라서 지그재그로 배치되는 열들을 교번적으로 선택한 것일 수 있다.
도 7a 및 도 7b를 함께 참조하면, 포토마스크 세트(PM1b, PM2b)는 제1 마스크 패턴(MK1b)을 포함하는 제1 포토마스크(PMb1) 및 제2 마스크 패턴(MK2)을 포함하는 제2 포토마스크(PM2b)로 이루어질 수 있다. 제1 마스크 패턴(MK1b)은 제1 영역(CELL)에 배치되는 복수의 제1 정 마스크 패턴(MKC1b), 제2 영역(CORE)의 제1 라인 영역(CORE-H)에 배치되는 복수의 제2 정 마스크 패턴(MKX1), 및 제2 영역(CORE)의 제2 라인 영역(CORE-V)에 배치되는 복수의 제3 정 마스크 패턴(MKY1)을 포함할 수 있다. 제2 마스크 패턴(MK2b)은 제1 영역(CELL)에 배치되는 복수의 제1 반 마스크 패턴(MKC2b), 제2 영역(CORE)의 제1 라인 영역(CORE-H)에 배치되는 복수의 제2 반 마스크 패턴(MKX2), 및 제2 영역(CORE)의 제2 라인 영역(CORE-V)에 배치되는 복수의 제3 반 마스크 패턴(MKY2)을 포함할 수 있다.
복수의 제1 정 마스크 패턴(MKC1b), 복수의 제2 정 마스크 패턴(MKX1) 및 복수의 제3 정 마스크 패턴(MKY1)은 각각 도 6에 보인 복수의 제1 정 레이아웃 패턴(MLC1b), 복수의 제2 정 레이아웃 패턴(MLX1), 및 복수의 제3 정 레이아웃 패턴(MLY1)으로부터 형성될 수 있다. 복수의 제1 반 마스크 패턴(MKC2b), 복수의 제2 반 마스크 패턴(MKX2) 및 복수의 제3 반 마스크 패턴(MKY2)은 각각 도 6에 보인 복수의 제1 반 레이아웃 패턴(MLC2b), 복수의 제2 반 레이아웃 패턴(MLX2), 및 복수의 제3 반 레이아웃 패턴(MLY2)으로부터 형성될 수 있다. 복수의 제1 정 마스크 패턴(MKC1b) 및 복수의 제2 반 마스크 패턴(MKC2b) 각각은, 제1 수평 방향(X 방향)으로는 제1 셀 피치(PXC)의 2배(2*PXC)의 피치를 가지고 배치되고, 제2 수평 방향(Y 방향)으로는 제2 셀 피치(PYC)의 피치를 가지고 배치될 수 있다.
도 8a 및 도 8b를 함께 참조하면, 포토마스크 세트(PM1c, PM2c)는 제1 마스크 패턴(MK1c)을 포함하는 제1 포토마스크(PM1c) 및 제2 마스크 패턴(MK2a)을 포함하는 제2 포토마스크(PM2c)로 이루어질 수 있다. 제1 마스크 패턴(MK1c)은 제1 영역(CELL)에 배치되는 복수의 제1 정 마스크 패턴(MKC1b), 제2 영역(CORE)의 제1 라인 영역(CORE-H)에 배치되는 복수의 제2 마스크 패턴(MKX), 및 제2 영역(CORE)의 제2 라인 영역(CORE-V)에 배치되는 복수의 제3 정 마스크 패턴(MKY)을 포함할 수 있다. 제2 마스크 패턴(MK2c)은 제1 영역(CELL)에 배치되는 복수의 제1 반 마스크 패턴(MKC2c)을 포함할 수 있다. 제2 포토마스크(PM2c)이 가지는 제2 마스크 패턴(MK2c)은 제2 영역(CORE)에는 배치되지 않을 수 있다.
복수의 제1 정 마스크 패턴(MKC1c), 복수의 제1 반 마스크 패턴(MKC2c)복수의 제2 마스크 패턴(MKX) 및 복수의 제3 마스크 패턴(MKY)은 각각 도 6에 보인 복수의 제1 정 레이아웃 패턴(MLC1c), 복수의 제1 반 레이아웃 패턴(MLC2c)복수의 제2 레이아웃 패턴(MLX), 및 복수의 제3 레이아웃 패턴(MLY)으로부터 형성될 수 있다. 복수의 제1 정 마스크 패턴(MKC1c) 및 복수의 제2 반 마스크 패턴(MKC2c) 각각은, 제1 수평 방향(X 방향)으로는 제1 셀 피치(PXC)의 2배(2*PXC)의 피치를 가지고 배치되고, 제2 수평 방향(Y 방향)으로는 제2 셀 피치(PYC)의 피치를 가지고 배치될 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시 예들에 따른 패턴 형성을 위한 포토마스크 세트를 나타내는 개략적인 단면도들이다.
도 9a 및 도 9b를 함께 참조하면, 포토마스크 세트(500-1, 500-2)는 제1 포토마스크(500-1) 및 제2 포토마스크(500-2)로 이루어질 수 있다. 도 9a 및 도 9b에서는 제1 포토마스크(500-1) 및 제2 포토마스크(500-2)가 반사형 마스크인 것으로 도시하나, 이에 한정되지 않는다. 예를 들면, 제1 포토마스크(500-1) 및 제2 포토마스크(500-2)는 EUV(극자외선)광, 예컨대 13.5nm의 파장을 가지는 광을 이용하는 포토리소그래프 공정에 사용될 수 있다. 제1 포토마스크(500-1)는 도 4a, 도 5a, 도 7a, 및 도 8a에 보인 제1 포토마스크(PM1, PM1a, PM1b, PM1c)일 수 있고, 제2 포토마스크(500-2)는 도 4b, 도 5b, 도 7b, 및 도 8b에 보인 제2 포토마스크(PM2, PM2a, PM2b, PM2c)일 수 있다.
제1 포토마스크(500-1) 및 제2 포토마스크(500-2)는 마스크 기판(510), 반사층(120), 및 흡수 패턴(530-1, 530-2)을 포함할 수 있다. 마스크 기판(510)은 유리 또는 쿼츠 기판일 수 있다. 반사층(520)은 마스크 기판(510) 상에 형성되고 입사된 빛을 반사하는 기능을 할 수 있다. 반사층(520) 상에는 흡수 패턴(530-1, 530-2)이 형성되어, 흡수 패턴(530-1, 530-2) 사이에는 반사층(520)이 노출될 수 있다.
반사층(520)은 예를 들면, Mo/Si층이 30 내지 60 층으로 반복 적층된 다중층으로 구조로 형성될 수 있다. 일부 실시 예에서, 반사층(520) 보호를 위해 반사층(520) 상면에는 캡핑층(522)이 형성될 수 있다. 캡핑층(522)은 예를 들면, 루테늄옥사이드(RuO) 등으로 형성될 수 있다. 일부 실시 예에서, 캡핑층(522)은 생략될 수 있다.
마스크 기판(510)의 하부에는, 제1 포토마스크(500-1) 및 제2 포토마스크(500-2)를 노광 장치의 스테이지에 진공으로 부착하기 위해 마련되는 베이스층(532)이 형성될 수 있다. 베이스층(532)은 크롬질화층(CrN)으로 이루어질 수 있다.
흡수 패턴(530-1, 530-2)은 제1 포토마스크(500-1)에 형성되는 제1 흡수 패턴(530-1) 및 제2 포토마스크(500-2)에 형성되는 제2 흡수 패턴(530-2)으로 이루어질 수 있다. 제1 흡수 패턴(530-1)은 도 4a, 도 5a, 도 7a, 및 도 8a에 보인 제1 마스크 패턴(MK1, MK1a, MK1b, MK1c)일 수 있고, 제2 흡수 패턴(530-2)은 도 4b, 도 5b, 도 7b, 및 도 8b에 보인 제2 마스크 패턴(MK2, MK2a, MK2b, MK2c)일 수 있다.
일부 실시 예에서, 포토리소그래프 공정에 사용되는 포토레지스트의 종류에 따라 제1 흡수 패턴(530-1) 사이에 배치되는 반사층(520)의 부분이 도 4a, 도 5a, 도 7a, 및 도 8a에 보인 제1 마스크 패턴(MK1, MK1a, MK1b, MK1c)일 수 있고, 제2 흡수 패턴(530-2) 사이에 배치되는 반사층(520)의 부분이 도 4b, 도 5b, 도 7b, 및 도 8b에 보인 제2 마스크 패턴(MK2, MK2a, MK2b, MK2c)일 수도 있다.
도 10a 내지 도 10h는 발명의 일 실시 예들에 따른 포토마스크 세트를 이용한 패턴 형성 방법을 단계적으로 나타내는 단면도들이다.
도 10a를 참조하면, 타겟층(20)이 형성된 베이스 기판(10) 상에, 순차적으로 적층되는 타겟층(20), 하드마스크층(40), 및 제1 코팅층(50)을 형성한 후, 제1 포토레지스트층(90)을 형성한다. 일부 실시 예에서, 타겟층(20)과 하드마스크층(40) 상에 순차적으로 적층되는 버퍼층(30) 및 보조층(35)을 더 형성할 수 있다. 일부 실시 예에서, 제1 코팅층(50) 상에 적층되는 제1 커버층(60)을 더 형성할 수 있다.
베이스 기판(10)은 반도체 기판을 포함할 수 있다. 베이스 기판(10)은 상기 반도체 기판과 타겟층(20) 사이에 배치되는 도전 물질과 절연 물질을 더 포함할 수 있다. 타겟층(20)은 도전성 물질로 이루어질 수 있다. 예를 들면, 타겟층(20)은 폴리실리콘, 금속, 도전성 금속 질화물 등일 수 있다. 예를 들면, 버퍼층(30)은 비정질 탄소막(amorphous carbon layer, ACL)일 수 있다. 보조층(35)은 하드마스크층(40)을 패터닝하는 공정 중에, 버퍼층(30)이 노출되는 것을 방지할 수 있다. 예를 들면, 하드마스크층(40)은 TEOS(Tetraethylorthosilicate)로 이루어질 수 있다. 예를 들면, 제1 코팅층(50)은 SOH(Spin-on Hardmask)일 수 있다. 제1 커버층(60)은 제1 코팅층(50)의 상면을 보호하는 기능을 수행할 수 있다. 예를 들면, 제1 커버층(60)은 SION(silicon oxynitride)으로 이루어질 수 있다.
도 10a 및 도 10b를 함께 참조하면, 제1 포토마스크를 이용하여 제1 포토레지스트층(90)으로부터 제1 레지스트 패턴(92)을 형성한다. 예를 들면, 상기 제1 포토마스크는 도 5a, 도 8a, 및 9a에 보인 제1 포토마스크(PM1a, PM1c, 500-1) 중 어느 하나일 수 있으나, 이에 한정되지 않는다. 예를 들면, 상기 제1 포토마스크는 도 4a 및 도 7a에 보인 제1 포토마스크(PM1, PM1b) 중 어느 하나일 수도 있으며, 이 경우 제1 레지스트 패턴(92)은 제2 영역(CORE)에 도 10b에 도시된 것보다 적은 개수가 형성될 수 있다.
도 10b 및 도 10c를 함께 참조하면, 제1 레지스트 패턴(92)을 식각 마스크로 제1 코팅층(50)을 패터닝하여, 예비 하드마스크 패턴(52)을 형성한다. 일부 실시 예에서, 예비 하드마스크 패턴(52) 상에는 제1 커버층(60)의 일부분인 커버 패턴(62)이 잔류할 수 있다.
도 10c 및 도 10d를 함께 참조하면, 예비 하드마스크 패턴(52)을 식각 마스크로 하드마스크층(40)을 패너닝하여, 제1 하드마스크 패턴(42)을 형성한다.
도 10e를 참조하면, 제1 하드마스크 패턴(42)을 덮는 제2 코팅층(70)을 형성한 후, 제2 포토레지스트층(95)을 형성한다. 일부 실시 예에서, 제2 코팅층(70) 상에 적층되는 제2 커버층(80)을 더 형성할 수 있다. 제2 코팅층(70)은 탄소를 함유하는 물질로 이루어질 수 있다. 예를 들면, 제2 코팅층(70)은 SOH일 수 있다. 제2 커버층(80)은 제2 코팅층(70)의 상면을 보호하는 기능을 수행할 수 있다. 예를 들면, 제2 커버층(80)은 SION으로 이루어질 수 있다.
도 10e 및 도 10f를 함께 참조하면, 제2 포토마스크를 이용하여 제2 포토레지스트층(95)으로부터 제2 레지스트 패턴(97)을 형성한다. 예를 들면, 상기 제2 포토마스크는 도 5b, 도 8b, 및 9b에 보인 제2 포토마스크(PM2a, PM2c, 500-2) 중 어느 하나일 수 있으나, 이에 한정되지 않는다. 예를 들면, 상기 제2 포토마스크는 도 4b 및 도 7b에 보인 제2 포토마스크(PM2, PM2b) 중 어느 하나일 수도 있으며, 이 경우, 제2 레지스트 패턴(97)은 제2 영역(CORE)에서도 패터닝이 되어, 제2 코팅층(70) 및 제2 커버층(80) 상의 일부분을 덮지 않고 노출시킬 수 있다.
도 10f 및 도 10g를 함께 참조하면, 제2 레지스트 패턴(97)을 식각 마스크로 제2 코팅층(70)을 패터닝하여, 제2 하드마스크 패턴(72)을 형성한다. 일부 실시 예에서 도 10g에 도시하지는 않았으나 도 10c에 보인 예비 하드마스크 패턴(52) 상에 잔류하는 커버 패턴(62)과 유사하게, 제2 하드마스크 패턴(72) 상에는 제2 커버층(80)의 일부분이 잔류할 수 있다.
도 10g 및 도 10h를 함께 참조하면, 제1 하드마스크 패턴(42) 및 제2 하드마스크 패턴(72)을 식각 마스크로 타겟층(20)을 패터닝하여, 목표 패턴(22)을 형성한다.
도 10a 내지 도 10h을 통하여 PEPE(photo-etch-photo-etch) 방법으로 목표 패턴(22)을 형성하는 것을 설명하였으나 본 발명의 기술적 사상은 이에 한정되지 않으며, 본 발명의 기술적 사상은 PPE(photo-photo-etch) 방법으로 목표 패턴(22)을 형성하는 것과 같이, 2개 이상의 포토마스크로 이루어지는 포토마스크 세트를 사용하여 목표 패턴(22)을 형성하는 방법을 모두 포함할 수 있다.
도 11a는 본 발명의 일 실시 예들에 따른 포토마스크 세트를 이용하여 제조한 반도체 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이고, 도 11b는 도 11a에 도시된 주요 구성들 중 일부 구성 요소들만을 선택적으로 도시한 평면 레이아웃이다.
도 11a 및 도 11b를 함께 참조하면, 반도체 소자(1)는 복수의 활성 영역(ACT)을 포함할 수 있다. 일부 실시 예에서 복수의 활성 영역(ACT)은 서로 직교인 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
일부 실시 예에서, 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 일부 실시 예에서, 복수의 베리드 콘택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형상(RMB)으로 배치될 수 있다.
복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 랜딩 패드(LP)는 복수의 베리드 콘택(BC)과 적어도 일부 오버랩되도록 배치될 수 있다. 일부 실시 예에서, 복수의 랜딩 패드(LP)는 각각 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다. 복수의 랜딩 패드(LP)는 평면적으로 제1 수평 방향(X 방향)을 따라 일렬로 배열되고, 제2 수평 방향(Y 방향)을 따라 지그재그로 배열되도록 배치될 수 있다.
복수의 랜딩 패드(LP)는 2번의 포토리소그래피 공정을 통하여 형성할 수 있다. 예를 들면, 복수의 랜딩 패드(LP)는, 1번의 포토리소그래피 공정을 수행하는 패턴 밀도 증가 기술을 사용하지 않고, 2번의 EUV 리소그래피(Extreme Ultraviolet Lithography) 공정을 수행하여 형성할 수 있다. 복수의 랜딩 패드(LP) 각각의 상면은 가장자리가 타원이 아닌 실질적으로 원(circle)인 원판(disc) 형상을 가질 수 있다.
복수의 랜딩 패드(LP) 상에는 복수의 스토리지 노드(SN)가 형성될 수 있다. 복수의 스토리지 노드(SN)는 복수의 비트 라인(BL)의 상부에 형성될 수 있다. 복수의 스토리지 노드(SN)는 각각 복수의 커패시터의 하부 전극일 수 있다. 스토리지 노드(SN)는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통하여 활성 영역(ACT)에 연결될 수 있다. 복수의 스토리지 노드(SN)는 평면적으로 육각 배열 구조를 가질 수 있다. 예를 들면, 복수의 스토리지 노드(SN)는 평면적으로 제1 수평 방향(X 방향)을 따라 일렬로 배열되고, 제2 수평 방향(Y 방향)을 따라 지그재그로 배열된 벌집 형상으로 배치될 수 있다
복수의 랜딩 패드(LP)가 배치되는 벌집 형상과 복수의 스토리지 노드(SN)가 배치되는 벌집 형상은 다소 차이가 있을 수 있다. 예를 들면, 복수의 스토리지 노드(SN)는 인접하는 3개의 스토리지 노드(SN)의 중심점을 연결하는 삼각형이 정삼각형인 완전한 벌집 형상(HMS)으로 배치될 수 있고, 복수의 랜딩 패드(LP)는 인접하는 3개의 랜딩 패드(LP)의 중심점을 연결하는 삼각형이 부등변 삼각형인 찌그러진 벌집 형상(HML)으로 배치될 수 있다. 본 명세서에서, 랜딩 패드(LP)의 중심점 및 스토리지 노드(SN)의 중심점이란, 각각 평면적(X-Y 평면)으로 랜딩 패드(LP)의 상면의 중심점 및 스토리지 노드(SN)의 상면의 중심점을 의미한다.
복수의 랜딩 패드(LP) 각각은 찌그러진 벌집 형상(HML)으로 배열되어, 매트릭스 형상(RMB)으로 배열되는 복수의 베리드 콘택(BC) 각각과 완전한 벌집 형상(HMS)으로 배열되는 복수의 스토리지 노드(SN) 각각의 사이에 배치되어, 복수의 베리드 콘택(BC) 각각과 복수의 스토리지 노드(SN) 각각을 전기적으로 연결할 수 있다.
도 12a 내지 도 12c는 본 발명의 일 실시 예들에 따른 포토마스크 세트를 이용하여 제조한 반도체 소자가 가지는 랜딩 패드들의 배치를 설명하기 위한 개략적인 평면 레이아웃들이다.
도 12a를 참조하면, 복수의 랜딩 패드(LP)는 평면적으로 육각 배열 구조를 가질 수 있다. 예를 들면, 복수의 랜딩 패드(LP)는 제1 수평 방향(X 방향)을 따라 일렬로 배열되고, 제2 수평 방향(Y 방향)을 따라 지그재그로 배열된 벌집 형상으로 배치될 수 있다. 도 12a에는 복수의 랜딩 패드(LP)의 배치를 설명하기 위하여, 복수의 랜딩 패드(LP)와 가상의 복수의 기준(reference) 랜딩 패드(LPR)가 함께 도시되어 있다. 복수의 기준 랜딩 패드(LPR)는, 서로 인접하는 3개의 기준 랜딩 패드(LPR)의 중심점(LPR-C)을 연결하는 삼각형이 정삼각형인 경우를 의미한다. 기준 랜딩 패드(LPR)의 직경(DI-R)은 랜딩 패드(LP)의 직경(DI-L)과 동일한 값을 가질 수 있다.
예를 들면, 서로 인접하는 3개의 기준 랜딩 패드(LPR) 중 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 기준 랜딩 패드(LPR) 각각의 중심점(LPR-C)을 연결하는 밑변과, 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 기준 랜딩 패드(LPR) 각각의 중심점(LPR-C)으로부터 제2 수평 방향(Y 방향)을 따라서 인접하는 1개의 기준 랜딩 패드(LPR)의 중심점(LPR-C) 사이를 연결하는 2개의 변 각각과의 사이의 내각인 제1 기준 내각(θ1-R)과 제2 기준 내각(θ2-R), 그리고 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 기준 랜딩 패드(LPR) 각각의 중심점(LPR-C)으로부터 제2 수평 방향(Y 방향)을 따라서 인접하는 1개의 기준 랜딩 패드(LPR)의 중심점(LPR-C) 사이를 연결하는 2개의 변 사이의 내각인 제3 기준 내각(θ3-R)은 모두 동일한 값을 가질 수 있다. 예를 들면, 제1 기준 내각(θ1-R), 제2 기준 내각(θ2-R) 및 제3 기준 내각(θ3-R) 각각은 60°일 수 있다.
서로 인접하는 3개의 기준 랜딩 패드(LPR) 중 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 기준 랜딩 패드(LPR) 각각의 중심점(LPR-C) 사이의 거리인 기준 밑변 거리(LB-R), 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 기준 랜딩 패드(LPR) 각각의 중심점(LPR-C)으로부터 제2 수평 방향(Y 방향)을 따라서 인접하는 1개의 기준 랜딩 패드(LPR)의 중심점(LPR-C) 사이의 거리(LS-R1, LS-R2) 각각인 제1 기준 변 거리(LS-R1)와 제2 기준 변 거리(LS-R2)는 모두 동일한 값인 3F의 값을 가질 수 있다. 예를 들면, 3F는 약 25.6㎚의 값을 가질 수 있으나, 이에 한정되지 않는다.
복수의 랜딩 패드(LP) 중 서로 인접하는 3개의 랜딩 패드(LP), 예를 들면, 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 랜딩 패드(LP) 각각의 중심점(LP-C)과, 제1 수평 방향(X 방향)을 따라서 인접하는 2개의 랜딩 패드(LP)으로부터 제2 수평 방향(Y 방향)을 따라서 인접하는 1개의 랜딩 패드(LP)의 중심점(LP-C)을 연결하는 삼각형은 부등변 삼각형일 수 있다. 복수의 랜딩 패드(LP) 중, 각각의 중심점(LP-C)을 연결하는 선이 삼각형을 이루도록 서로 인접하는 3개의 랜딩 패드(LP) 중 제1 수평 방향(X 방향)을 따라서 서로 인접하는 2개의 랜딩 패드(LP)는 각각 제1 랜딩 패드(LP1)와 제2 랜딩 패드(LP2)라고 호칭하고, 제1 랜딩 패드(LP1)와 제2 랜딩 패드(LP2)의 사이에서 제2 수평 방향(Y 방향)을 따라서 인접하는 1개의 랜딩 패드(LP)는 제3 랜딩 패드(LP3)라고 호칭할 수 있다.
제1 랜딩 패드(LP1)와 제2 랜딩 패드(LP2) 각각의 중심점(LP-C)을 연결하는 밑변과 제1 랜딩 패드(LP1)와 제3 랜딩 패드(LP3)를 연결하는 변 사이의 내각인 제1 내각(θ1)와 제1 랜딩 패드(LP1)와 제2 랜딩 패드(LP2) 각각의 중심점(LP-C)을 연결하는 밑변과 제2 랜딩 패드(LP1)와 제3 랜딩 패드(LP3)를 연결하는 변 사이의 내각인 제2 내각(θ2)은 서로 다른 값을 가질 수 있다. 예를 들면, 제1 내각(θ1)은 60°보다 작은 값을 가질 수 있고, 제2 내각(θ2)은 60°보다 큰 값을 가질 수 있다. 제1 랜딩 패드(LP1)와 제3 랜딩 패드(LP3)를 연결하는 변과 제2 랜딩 패드(LP1)와 제3 랜딩 패드(LP3)를 연결하는 변 사이의 내각인 제3 내각(θ3)은 180°에서 제1 내각(θ1) 및 제2 내각(θ2) 각각의 값을 뺀 값을 가질 수 있다.
제1 랜딩 패드(LP1) 및 제2 랜딩 패드(LP2) 각각의 중심점(LP-C) 사이의 거리인 밑변 거리(LB), 제1 랜딩 패드(LP1)와 제3 랜딩 패드(LP3) 각각의 중심점(LP-C) 사이의 거리인 제1 변 거리(LS1), 및 제2 랜딩 패드(LP2)와 제3 랜딩 패드(LP3) 각각의 중심점(LP-C) 사이의 거리인 제2 변 거리(LS2) 각각은 서로 다른 값을 가질 수 있다. 밑변 거리(LB)는 기준 밑변 거리(LB-R)와 동일한 값인 3F의 값을 가질 수 있다. 제1 변 거리(LS1)는 밑변 거리(LB)보다 큰 값을 가질 수 있고, 제2 변 거리(LS2)는 밑변 거리(LB)보다 작은 값을 가질 수 있다. 예를 들면, 제1 변 거리(LS1)는 3F보다 큰 값을 가질 수 있고, 제2 변 거리(LS)는 3F보다 작은 값을 가질 수 있다.
복수의 랜딩 패드(LP) 각각의 중심점(LP-C)은, 복수의 기준 랜딩 패드(LPR) 각각의 중심점(LPR-C)으로부터 제1 수평 방향(X 방향) 또는 제1 수평 방향(X 방향)의 반대 방향(-X 방향)을 따라서, 인접하는 비트 라인(BL)으로부터 멀어지도록 쉬프트될 수 있다. 예를 들면, 제1 수평 방향(X 방향)을 따라 하나의 열을 이루는 랜딩 패드(LP)들 각각의 중심점(LP-C)은 제1 수평 방향(X 방향)을 따라 하나의 열을 이루는 기준 랜딩 패드(LPR)들 각각의 중심점(LPR-C)으로부터 제1 수평 방향(X 방향)을 따라서 제1 이동 거리(CD1)만큼 쉬프트될 수 있고, 제2 수평 방향(Y 방향)에서 인접하여 제1 수평 방향(X 방향)을 따라 다른 하나의 열을 이루는 랜딩 패드(LP)들 각각의 중심점(LP-C)은 제1 수평 방향(X 방향)을 따라 하나의 열을 이루는 기준 랜딩 패드(LPR)들 각각의 중심점(LPR-C)으로부터 제1 수평 방향(X 방향)의 반대 방향(-X 방향)을 따라서 제2 이동 거리(CD2)만큼 쉬프트될 수 있다. 일부 실시 예에서, 제1 이동 거리(CD1)와 제2 이동 거리(CD2)는 동일한 값을 가질 수 있다. 예를 들면, 제1 이동 거리(CD1) 및 제2 이동 거리(CD2) 각각은 0보다 크고, 0.75F보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 이동 거리(CD1) 및 제2 이동 거리(CD2) 각각은 약 1㎚ 내지 약 6㎚의 값을 가질 수 있다.
도 2b에 보인 제1 이동 거리(CM1)와 제2 이동 거리(CM2) 각각은, 도 12a에 보인 물리적인 거리인 제1 이동 거리(CD1)와 제2 이동 거리(CD2) 각각을 구현하기 위한 마스크 레이아웃 상의 논리적인 거리이므로 실질적으로 동일한 값을 가질 수 있다.
본 발명의 실시 예에 따른 복수의 랜딩 패드(LP)는, 1번의 포토리소그래피 공정을 수행하는 패턴 밀도 증가 기술을 사용하지 않고, 2번의 EUV 리소그래피 공정을 수행하여 형성할 수 있으므로, 복수의 랜딩 패드(LP) 각각의 상면은 가장자리가 타원이나 마름모가 아닌 실질적으로 원(circle)인 원판(disc) 형상을 가질 수 있다.
도 12b를 참조하면, 복수의 랜딩 패드(LP) 상에는 복수의 스토리지 노드(SN)가 배치될 수 있다. 복수의 랜딩 패드(LP)는 도 11a 및 도 11b를 통해서 설명한 것과 같이, 찌그러진 벌집 형상을 가지며 배치될 수 있다. 복수의 스토리지 노드(SN)는 완전한 벌집 형상을 가지며 배치될 수 있다. 스토리지 노드(SN)의 직경(DI-S)은 랜딩 패드(LP)의 직경(DI-L)과 대체로 동일한 값을 가질 수 있다. 예를 들면, 스토리지 노드(SN)의 직경(DI-S)과 랜딩 패드(LP)의 직경(DI-L)은 약 1.5F의 값을 가질 수 있다.
제1 랜딩 패드(LP1), 제2 랜딩 패드(LP2) 및 제3 랜딩 패드(LP3) 각각의 중심점(LP-C)을 연결하는 삼각형은 부등변 삼각형일 수 있고, 제1 랜딩 패드(LP1), 제2 랜딩 패드(LP2) 및 제3 랜딩 패드(LP3) 각각에 대응되는 3개의 스토리지 노드(SN) 각각의 중심점(SN-C)을 연결하는 삼각형은 정삼각형일 수 있다. 예를 들면, 제1 랜딩 패드(LP1), 제2 랜딩 패드(LP2) 및 제3 랜딩 패드(LP3) 각각에 대응되는 3개의 스토리지 노드(SN) 각각의 중심점(SN-C) 사이의 거리는 서로 동일한 값인 3F의 값을 가질 수 있다. 따라서 제1 랜딩 패드(LP1), 제2 랜딩 패드(LP2) 및 제3 랜딩 패드(LP3) 각각에 대응되는 3개의 스토리지 노드(SN) 각각의 중심점(SN-C)을 연결하는 삼각형이 가지는 제1 노드 내각(θ1-S), 제2 노드 내각(θ2-S), 및 제3 노드 내각(θ3-S) 각각은 동일한 값인 60°일 수 있다.
도 12c를 참조하면, 제1 랜딩 패드(LP1)와 제2 랜딩 패드(LP2) 각각의 중심점(LP-C)을 연결하는 밑변의 중심으로부터, 제1 랜딩 패드(LP1)와 제2 랜딩 패드(LP2) 각각의 중심점(LP-C)을 연결하는 밑변에 수직 방향인 제2 수평 방향(Y 방향)을 따라서 연장되는 가상의 중심 연장선(HVL)으로부터, 제3 랜딩 패드(LP3)의 중심점(LP-C)은 제1 수평 방향(X 방향)을 따라서 중심 이동 거리(TCD)만큼 이격되어 위치할 수 있다. 제3 랜딩 패드(LP3)의 중심점(LP-C)은 비트 라인(BL)으로부터 멀어지도록, 중심 연장선(HVL)으로부터 제1 수평 방향(X 방향)을 따라서 중심 이동 거리(TCD)만큼 쉬프트되어 위치할 수 있다. 중심 이동 거리(TCD)는 도 12a에 보인 제1 이동 거리(CD1)와 제2 이동 거리(CD2)의 합과 같은 값을 가질 수 있다. 중심 이동 거리(TCD)는 0보다 크고, 밑변 거리(LB)의 절반보다 작은 값을 가질 수 있다. 예를 들면, 중심 이동 거리(TCD)는 0보다 크고, 1.5F보다 작은 값을 가질 수 있다. 일부 실시 예에서, 중심 이동 거리(TCD)는 약 2㎚ 내지 약 12㎚의 값을 가질 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시 예들에 따른 포토마스크 세트가 가지는 포토마스크들 각각에 대응되어 형성된 반도체 소자가 가지는 랜딩 패드들을 구분하여 설명하기 위한 개략적인 평면 레이아웃들이다.
도 13a를 참조하면, 복수의 랜딩 패드(LP)는 제1 랜딩 패드(LP1)와 제2 랜딩 패드(LP2)를 포함할 수 있다. 제1 랜딩 패드(LP1)는 도 4a에 보인 제1 포토마스크(PM1) 또는 도 5a에 보인 제1 포토마스크(PM1a)가 가지는 복수의 제1 정 마스크 패턴(MKC1)로부터 형성될 수 있고, 제2 랜딩 패드(LP2)는 도 4b에 보인 제2 포토마스크(PM2) 또는 도 5b에 보인 제2 포토마스크(PM2a)가 가지는 복수의 제1 반 마스크 패턴(MKC2)로부터 형성될 수 있다. 서로 인접하는 2개의 제1 랜딩 패드(LP1) 각각의 중심점 사이의 거리는 제2 변 거리(L2)보다 큰 값을 가지는 밑변 거리(LB)일 수 있다.
도 13b를 참조하면, 복수의 랜딩 패드(LP)는 제1 랜딩 패드(LP1a)와 제2 랜딩 패드(LP2a)를 포함할 수 있다. 제1 랜딩 패드(LP1a)는 도 7a에 보인 제1 포토마스크(PM1b) 또는 도 8a에 보인 제1 포토마스크(PM1c)가 가지는 복수의 제1 정 마스크 패턴(MKC1b)로부터 형성될 수 있고, 제2 랜딩 패드(LP2)는 도 7b에 보인 제2 포토마스크(PM2b) 또는 도 8b에 보인 제2 포토마스크(PM2c)가 가지는 복수의 제1 반 마스크 패턴(MKC2b)로부터 형성될 수 있다. 서로 인접하는 2개의 제1 랜딩 패드(LP1) 각각의 중심점 사이의 거리는 제2 변 거리(L2) 및 밑변 거리(LB)보다 큰 값을 가지는 제1 변 거리(L1)일 수 있다.
도 13a 및 도 13b를 함께 참조하면, 복수의 랜딩 패드(LP)는, 서로 인접하는 2개의 랜딩 패드(LP)의 중심점 사이의 거리 중 가장 작은 값을 제2 변 거리(L2)보다 큰 값을 가지는 밑변 거리(LB) 또는 제1 변 거리(L1)를 가지며 인접하는 랜딩 패드(LP)들을 그룹화하여, 2개 이상의 포토마스크를 각각 이용하는 2번 이상의 포토리소그래피 공정을 수행하여 형성할 수 있다. 따라서 도 12a에서 설명한 것과 같이 복수의 랜딩 패드(LP) 각각의 중심점(LP-C)이 복수의 기준 랜딩 패드(LPR) 각각의 중심점(LPR-C)으로부터 쉬프트되어 서로 인접하는 2개의 랜딩 패드(LP) 사이의 거리가 감소되어도, 그 영향을 받지 않고, 복수의 랜딩 패드(LP)를 형성할 수 있다.
도 14a 내지 도 21d는 본 발명의 일 실시 예들에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 14a 내지 도 14d를 함께 참조하면, 기판(110)에 소자 분리용 트렌치(116T)를 형성하고, 소자 분리용 트렌치(116T)를 채우는 소자 분리막(116)을 형성할 수 있다. 기판(110)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 소자 분리막(116)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 소자 분리막(116)에 의해 기판(110)에 복수의 활성 영역(118)이 정의될 수 있다. 활성 영역(118)은 도 11a에 예시한 활성 영역(ACT)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
기판(110)에는 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)는 상호 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 일부 실시 예에서, 복수의 워드 라인 트렌치(120T)의 저면에는 단차가 형성될 수 있다. 복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T)의 내부에 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124)을 차례로 형성할 수 있다. 복수의 워드 라인(120)은 도 11a에 예시한 복수의 워드 라인(WL)을 구성할 수 있다. 복수의 워드 라인(120)은 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 복수의 워드 라인(120) 각각의 상면은 기판(110)의 상면보다 낮은 레벨에 위치될 수 있다. 예를 들면, 복수의 워드 라인(120)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다.
게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
복수의 매몰 절연막(124)의 상면은 기판(110)의 상면과 실질적으로 동일 레벨에 위치될 수 있다. 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합 중에서 선택되는 하나의 물질막으로 이루어질 수 있다.
도 15a 내지 도 15d를 함께 참조하면, 소자 분리막(116), 복수의 활성 영역(118) 및 복수의 매몰 절연막(124) 상을 덮는 절연막 패턴(112, 114)을 형성한다. 예를 들면, 절연막 패턴(112, 114)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 금속계 유전막 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 절연막 패턴(112, 114)은 제1 절연막 패턴(112) 및 제2 절연막 패턴(114)을 포함하는 복수의 절연막이 적층되어 이루어질 수 있다. 일부 실시 예에서, 제1 절연막 패턴(112)은 실리콘 산화막으로 이루어지고, 제2 절연막 패턴(114)은 실리콘 산질화막으로 이루어질 수 있다. 이후, 절연막 패턴(112, 114)을 관통하는 다이렉트 콘택 홀(134H)을 형성한다. 다이렉트 콘택 홀(134H)은 활성 영역(118) 내의 소스 영역을 노출시키도록 형성할 수 있다. 일부 실시 예에서, 다이렉트 콘택 홀(134H)은 활성 영역(118) 내 즉, 상기 소스 영역 내로 신장할 수 있다.
도 16a 내지 도 16d를 함께 참조하면, 다이렉트 콘택 홀(134H)을 채우며 절연막 패턴(112, 114)을 덮는 다이렉트 콘택용 도전층을 형성한다. 일부 실시 예에서, 상기 다이렉트 콘택용 도전층은 도핑된 폴리실리콘으로 이루어질 수 있다. 이후, 절연막 패턴(112, 114) 및 상기 다이렉트 콘택용 도전층을 덮으며, 비트 라인 구조체(140)를 형성하기 위한 금속계 도전층, 및 절연 캡핑층을 순차적으로 형성한 후, 상기 제1 금속계 도전층, 상기 제2 금속계 도전층 및 상기 절연 캡핑층을 식각하여, 라인 형상인 제1 금속계 도전 패턴(145) 및 제2 금속계 도전 패턴(146)을 포함하는 복수의 비트 라인(147)과 복수의 절연 캡핑 라인(148)을 형성한다. 한다. 일부 실시 예들에서, 제1 금속계 도전 패턴(145)은 티타늄 질화물(TiN) 또는 TSN(Ti-Si-N)으로 이루어질 수 있고, 제2 금속계 도전 패턴(146)은 텅스텐(W), 또는 텅스텐 및 텅스텐 실리사이드(WSix)로 이루어질 수 있다. 하나의 비트 라인(147)과, 하나의 비트 라인(147)을 덮는 하나의 절연 캡핑 라인(148)은 하나의 비트 라인 구조체(140)를 구성할 수 있다. 복수의 비트 라인(147) 및 복수의 절연 캡핑 라인(148)으로 구성되는 복수의 비트 라인 구조체(140) 각각은 상호 평행하게 기판(110)의 주면에 대하여 평행한 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 비트 라인(147)은 도 11a에 예시한 복수의 비트 라인(BL)을 구성할 수 있다. 일부 실시 예에서, 비트 라인 구조체(140)는 절연막 패턴(112, 114)과 제1 금속계 도전 패턴(145) 사이에 배치되는 도전성 반도체 패턴(132)을 더 포함할 수 있다. 도전성 반도체 패턴(132)은 도핑된 폴리실리콘으로 이루어질 수 있다.
복수의 비트 라인(147)을 형성하기 위한 식각 공정에서, 수직적으로 비트 라인(147)과 오버랩되지 않는 상기 다이렉트 콘택용 도전층의 부분을 함께 식각 공정으로 제거하여 복수의 다이렉트 콘택 도전 패턴(134)을 형성할 수 있다. 복수의 다이렉트 콘택 도전 패턴(134)은 도 11a에 예시한 복수의 다이렉트 콘택(DC)을 구성할 수 있다. 복수의 비트 라인(147)은 복수의 다이렉트 콘택 도전 패턴(134)을 통하여 복수의 활성 영역(118)과 전기적으로 연결될 수 있다.
복수의 비트 라인 구조체(140) 각각의 양 측벽을 절연 스페이서 구조체(150)로 덮을 수 있다. 복수의 절연 스페이서 구조체(150)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다. 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)보다 낮은 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시 예에서, 예를 들어, 제2 절연 스페이서(154)는 산화막으로 이루어지되, 후속 공정에서 제거되어 에어 스페이서가 될 수 있다.
복수의 비트 라인(147) 각각의 사이에는 복수의 베리드 콘택 홀(170H)이 형성될 수 있다. 복수의 베리드 콘택 홀(170H)은 복수의 비트 라인(147) 중 이웃하는 2 개의 비트 라인(147) 사이에서 이웃하는 2 개의 비트 라인(147) 각각의 측벽을 덮는 절연 스페이서 구조체(150) 및 활성 영역(118)에 의해 그 내부 공간이 한정될 수 있다. 복수의 베리드 콘택 홀(170H)은 복수의 절연 캡핑 라인(148), 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150)를 식각 마스크로 사용하여 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하여 형성할 수 있다.
도 17a 내지 도 17d를 함께 참조하면, 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간에 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)을 형성한다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방항)을 따라서 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)은 교번적으로 배치될 수 있다. 예를 들면, 복수의 베리드 콘택(170)은 폴리 실리콘으로 이루어질 수 있다. 예를 들어, 복수의 절연 펜스(180)는 질화막으로 이루어질 수 있다. 일부 실시 예에서, 복수의 베리드 콘택(170)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(170) 각각은 활성 영역(118) 상으로부터 기판(110)에 수직하는 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 베리드 콘택(170)은 도 11a에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다. 복수의 베리드 콘택(170)은, 복수의 절연 펜스(180) 및 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150)에 의하여 한정되는 공간에 배치될 수 있다. 복수의 베리드 콘택(170)은, 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간의 하측 일부분을 채울 수 있다.
복수의 베리드 콘택(170)의 상면의 레벨은 복수의 절연 캡핑 라인(148)의 상면의 레벨보다 낮게 위치할 수 있다. 복수의 절연 펜스(180)의 상면과 복수의 절연 캡핑 라인(148)의 상면은 수직 방향(Z 방향)에 대하여 동일 레벨에 위치할 수 있다.
복수의 절연 스페이서 구조체(150) 및 복수의 절연 펜스(180)에 의하여 복수의 랜딩 패드 홀(190H)이 한정될 수 있다. 복수의 랜딩 패드 홀(190H)의 저면에는 복수의 베리드 콘택(170)이 노출될 수 있다.
도 18a 내지 도 18d를 함께 참조하면, 복수의 랜딩 패드 홀(190H)을 채우고, 복수의 비트 라인 구조체(140)를 덮는 랜딩 패드 물질층(190P)을 형성한 후, 랜딩 패드 물질층(190P) 상에 복수의 제1 하드마스크 패턴(HMK1)을 형성한다. 복수의 제1 하드마스크 패턴(HMK1)은 예를 들면, EUV 리소그래피 공정을 통하여 형성될 수 있다. 랜딩 패드 물질층(190P) 상의 복수의 제1 하드마스크 패턴(HMK1)은 도 10a 내지 도 10d를 통하여 설명한 타겟층(20) 상의 제1 하드마스크 패턴(42)의 제조 방법과 유사한 방법으로 형성할 수 있다. 일부 실시 예에서, 랜딩 패드 물질층(190P)과 제1 하드마스크 패턴(HMK1) 사이에 도 10a에 보인 버퍼층(30) 및 보조층(35)이 더 배치되도록 형성할 수 있다. 일부 실시 예에서, 랜딩 패드 물질층(190P)은 도전성 배리어막 및 도전성 배리어막 상의 도전성 패드 물질층으로 이루어질 수 있다. 일부 실시 예에서, 상기 도전성 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시 예에서, 상기 도전성 패드 물질층은 텅스텐(W)을 포함할 수 있다.
도 19a 내지 도 19d를 함께 참조하면, 랜딩 패드 물질층(190P) 상에 복수의 제2 하드마스크 패턴(HMK2)을 형성한다. 복수의 제2 하드마스크 패턴(HMK2)은 예를 들면, EUV 리소그래피 공정을 통하여 형성될 수 있다. 복수의 제2 하드마스크 패턴(HMK2)은 복수의 제1 하드마스크 패턴(HMK1)과 이격되며 복수의 제1 하드마스크 패턴(HMK1) 사이의 공간에 배치될 수 있다. 복수의 제2 하드마스크 패턴(HMK2)은 도 10e 내지 도 10g를 통하여 설명한 제2 하드마스크 패턴(72)의 제조 방법과 유사한 방법으로 형성할 수 있다.
도 20a 내지 도 20d를 참조하면, 복수의 랜딩 패드 홀(190H)의 적어도 일부분을 채우고 복수의 비트 라인 구조체(140) 상으로 연장되는 복수의 랜딩 패드(190)를 형성한다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되며, 복수의 비트 라인 구조제(140) 상으로 연장될 수 있다. 일부 실시 예에서, 복수의 랜딩 패드(190)는 복수의 비트 라인(147) 상으로 연장될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되어, 서로 대응되는 복수의 베리드 콘택(170)과 복수의 랜딩 패드(190)는 전기적으로 연결될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170)을 통해 활성 영역(118)에 연결될 수 있다. 복수의 랜딩 패드(190)는 도 11a에 예시한 복수의 랜딩 패드(LP)를 구성할 수 있다.
베리드 콘택(170)은 서로 인접하는 2개의 비트 라인 구조체(140)의 사이에 배치될 수 있고, 랜딩 패드(190)는, 베리드 콘택(170)을 사이에 두고 서로 인접하는 2개의 비트 라인 구조체(140)의 사이로부터 하나의 비트 라인 구조체(140) 상으로 연장될 수 있다. 복수의 랜딩 패드(190)는, 도 18a 내지 도 19d에 도시한 복수의 제1 하드마스크 패턴(HMK1) 및 제2 하드마스크 패턴(HMK2)으로 이루어지는 하드마스크 패턴(HMK)을 식각 마스크로 사용하여 랜딩 패드 물질층(190P)의 일부분을 제거하여 리세스부(190R)에 의하여 복수개로 분리된 랜딩 패드 물질층(190P)의 부분들일 수 있다. 복수의 랜딩 패드(190)는 리세스부(190R)를 사이에 두고 서로 이격될 수 있다.
도 21a 내지 도 21d를 함께 참조하면, 복수의 랜딩 패드(190) 상에 복수의 하부 전극(210), 커패시터 유전막(220), 및 상부 전극(230)을 순차적으로 형성하여 복수의 커패시터 구조체(200)를 포함하는 반도체 메모리 소자(1)를 형성할 수 있다. 복수의 하부 전극(210) 각각은, 복수의 랜딩 패드(190) 각각에 대응하여 전기적으로 연결될 수 있다. 커패시터 유전막(220)은 복수의 하부 전극(210) 상의 컨포멀(conformal)하게 덮을 수 있다. 상부 전극(230)은 커패시터 유전막(220)을 덮을 수 있다. 상부 전극(230)은 커패시터 유전막(220)을 사이에 두고 하부 전극(210)과 대향할 수 있다. 커패시터 유전막(220) 및 상부 전극(230) 각각은 일정한 영역 내에서, 복수의 하부 전극(210) 상을 함께 덮도록 일체로 형성될 수 있다. 복수의 하부 전극(210)은 도 11a에 예시한 복수의 스토리지 노드(SN)를 구성할 수 있다.
복수의 하부 전극(210) 각각은 원형의 수평 단면을 가지도록 내부가 채워진 기둥 형상, 즉 필라(pillar) 형상일 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 하부 전극(210) 각각은 하부가 폐쇄된 실린더 형상일 수 있다. 일부 실시 예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상으로 배치될 수 있다. 복수의 하부 전극(210)은 예를 들면, 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물로 이루어질 수 있다. 별도로 도시하지는 않았으나, 반도체 메모리 소자(1)는 복수의 하부 전극(210)의 측벽들과 접촉하는 적어도 하나의 지지 패턴을 더 포함할 수 있다.
복수의 커패시터 구조(200)를 형성하기 전에, 리세스부(190R)를 채우는 절연 구조물(195)을 형성할 수 있다. 도 21a 및 도 21c에는 절연 구조물(195)의 상면과 하부 전극(210)의 하면이 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 절연 구조물(195)의 상면의 레벨은 하부 전극(210)의 하면의 레벨보다 높게 위치할 수 있으며, 하부 전극(210)은 절연 구조물(195) 내로 기판(110)을 향하여 연장될 수 있다.
본 발명에 따른 반도체 메모리 소자(1)는 복수의 랜딩 패드(190) 각각의 중심점이 인접하는 비트 라인 구조체(140)으로부터 멀어지도록 쉬프트되어 형성되므로, 인접하는 비트 라인 구조체(140)의 측면을 따라서 수직 방향(Z 방향)으로 연장되는 복수의 랜딩 패드(190)의 제1 수평 방향(X 방향)으로의 폭이 증가될 수 있다. 따라서, 서로 대응되는 랜딩 패드(190)와 베리드 콘택(170) 사이의 오버랩 마진이 증가하여, 서로 대응되는 랜딩 패드(190)와 베리드 콘택(170) 사이의 전기적 연결의 신뢰성이 향상될 수 있다. 또한 하나의 랜딩 패드(190)와, 그에 인접하는 다른 랜딩 패드(190)와 연결되는 베리드 콘택(170) 사이의 제1 수평 방향(X 방향)으로의 거리가 증가하므로, 랜딩 패드(190)와, 그에 인접하는 다른 랜딩 패드(190)와 연결되는 베리드 콘택(170) 사이에 브리지가 발생하는 것을 방지할 수 있다.
또한, 본 발명에 따른 복수의 랜딩 패드(190)는, 각각의 상면은 가장자리가 타원이 아닌 실질적으로 원(circle)인 원판(disc) 형상을 가질 수 있다. 따라서, 복수의 랜딩 패드(190) 각각 사이의 이격 거리가 증가하므로, 인접하는 랜딩 패드(190)들 사이에 브리지가 발생하는 것을 방지할 수 있고, 복수의 랜딩 패드(190) 각각 사이를 채우는 절연 구조물(195)의 캡필 특성이 향상될 수 있다. 따라서, 복수의 랜딩 패드(190) 각각 사이의 전기적 절연의 신뢰성이 향상될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1 : 반도체 메모리 소자, 110 : 기판, WL, 120 : 워드 라인, 122 : 게이트 유전막, 140 : 비트 라인 구조체, BL, 147 : 비트 라인, 150 : 절연 스페이서 구조체, BC, 170 : 베리드 콘택, 180 : 절연 펜스, LP, 190 : 랜딩 패드, 200 : 커패시터 구조체, 210 : 하부 전극, 220 : 커패시터 유전막, 230 : 상부 전극, 제1 포토마스크 : PM1, PM1a, PM1b, PM1c, 제2 포토마스크 : PM2, PM2a, PM2b, PM2c

Claims (20)

  1. 제1 영역에 서로 이격되는 복수의 제1 레이아웃 패턴을 포함하되, 상기 복수의 제1 레이아웃 패턴 중 서로 인접하는 3개의 제1 레이아웃 패턴 각각의 중심점 사이의 거리 각각이 서로 다른 값을 가지는 마스크 레이아웃을 준비하는 단계;
    상기 복수의 제1 레이아웃 패턴 중 서로 인접하는 2개의 제1 레이아웃 패턴의 중심점 사이의 거리가 가장 작은 값을 가지지 않는 것들끼리 그룹화하여 상기 마스크 레이아웃을 적어도 2개로 분할하는 단계; 및
    적어도 2개로 분할된 상기 마스크 레이아웃 각각이 가지는 상기 제1 레이아웃 패턴에 대응하는 마스크 패턴을 포함하는 적어도 2개의 포토마스크로 이루어지는 포토마스크 세트를 형성하는 단계;를 포함하는 포토마스크 세트의 제조 방법.
  2. 제1 항에 있어서, 상기 마스크 레이아웃을 준비하는 단계는,
    상기 복수의 제1 레이아웃 패턴 중 서로 인접하는 3개의 상기 제1 레이아웃 패턴 각각의 중심점들을 연결하는 삼각형이 부등변 삼각형을 가지도록 하는 것을 특징으로 하는 포토마스크 세트의 제조 방법.
  3. 제2 항에 있어서, 상기 마스크 레이아웃을 준비하는 단계는,
    상기 복수의 제1 레이아웃 패턴이 제1 수평 방향을 따라 중심점 사이가 밑변 거리를 가지며 일렬로 배열되고 상기 제1 수평 방향에 직교인 제2 수평 방향을 따라 지그재그로 배열되도록 하는 것을 특징으로 하는 포토마스크 세트의 제조 방법.
  4. 제3 항에 있어서, 상기 마스크 레이아웃을 분할하는 단계는,
    상기 복수의 제1 레이아웃 패턴 중 상기 제1 수평 방향을 따라서 배치되는 열들을 교번적으로 선택하여, 복수의 제1 정 레이아웃 패턴과 복수의 제1 반 레이아웃 패턴으로 그룹화하여 분할하고,
    상기 포토마스크 세트를 형성하는 단계는, 상기 복수의 제1 정 레이아웃 패턴과 상기 복수의 제1 반 레이아웃 패턴 각각에 대응하는 복수의 제1 정 마스크 패턴 및 복수의 제1 반 마스크 패턴을 포함하는 제1 포토마스크와 제2 포토마스크를 형성하는 것을 특징으로 하는 포토마스크 세트의 제조 방법.
  5. 제3 항에 있어서, 상기 마스크 레이아웃을 분할하는 단계는,
    상기 복수의 제1 레이아웃 패턴 중 상기 제2 수평 방향을 따라서 지그재그로 배치되는 열들을 교번적으로 선택하여, 복수의 제1 정 레이아웃 패턴과 복수의 제2 반 레이아웃 패턴으로 그룹화하여 분할하고,
    상기 포토마스크 세트를 형성하는 단계는, 상기 복수의 제1 정 레이아웃 패턴과 상기 복수의 제1 반 레이아웃 패턴 각각에 대응하는 복수의 제1 정 마스크 패턴 및 복수의 제1 반 마스크 패턴을 포함하는 제1 포토마스크와 제2 포토마스크를 형성하는 것을 특징으로 하는 포토마스크 세트의 제조 방법.
  6. 제5 항에 있어서, 상기 마스크 레이아웃을 분할하는 단계는,
    상기 복수의 제1 레이아웃 패턴 중 중심점 사이의 거리가 상기 밑변 거리보다 큰 값을 가지며 제2 수평 방향을 따라서 지그재그로 배치되는 열들을 교번적으로 선택하여, 복수의 제1 정 레이아웃 패턴과 복수의 제2 반 레이아웃 패턴으로 그룹화하여 분할하는 것을 특징으로 하는 포토마스크 세트의 제조 방법.
  7. 제1 항에 있어서, 상기 마스크 레이아웃을 준비하는 단계는,
    상기 마스크 레이아웃이, 제1 영역에 서로 이격되며 연장하는 복수의 제2 레이아웃 패턴을 포함하는 복수의 제2 레이아웃 패턴을 더 포함하도록 하는 것을 특징으로 하는 포토마스크 세트의 제조 방법.
  8. 제7 항에 있어서, 상기 마스크 레이아웃을 분할하는 단계는, 상기 복수의 제2 레이아웃 패턴을 교번적으로 선택하여, 복수의 제2 정 레이아웃 패턴과 복수의 제2 반 레이아웃 패턴으로 그룹화하여 분할하고,
    상기 포토마스크 세트를 형성하는 단계는, 상기 제1 포토마스크와 상기 제2 포토마스크 각각이, 상기 복수의 제2 정 레이아웃 패턴과 상기 복수의 제2 반 레이아웃 패턴 각각에 대응하는 복수의 제2 정 마스크 패턴 및 복수의 제2 반 마스크 패턴을 더 포함하도록 형성하는 것을 특징으로 하는 포토마스크 세트의 제조 방법.
  9. 제8 항에 있어서, 상기 마스크 레이아웃을 분할하는 단계는, 상기 복수의 제2 정 레이아웃 패턴의 최소 피치와 복수의 제2 반 레이아웃 패턴의 최소 피치 각각이, 상기 복수의 제2 레이아웃 패턴의 최소 피치복수의 2배를 가지도록, 상기 복수의 제2 정 레이아웃 패턴와 복수의 제2 반 레이아웃 패턴으로 그룹화하여 분할하는 것을 특징으로 하는 포토마스크 세트의 제조 방법.
  10. 제7 항에 있어서, 상기 포토마스크 세트를 형성하는 단계는, 상기 복수의 제2 레이아웃 패턴에 대응하는 복수의 제2 마스크 패턴을 상기 제1 포토마스크가 가지고, 상기 제2 포토마스크는 가지지 않도록 형성하는 것을 특징으로 하는 포토마스크 세트의 제조 방법.
  11. 기판 상에 제1 수평 방향으로 상호 평행하게 연장되는 비트 라인을 가지는 복수의 비트 라인 구조체를 형성하는 단계;
    상기 기판 상에서 상기 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우는 복수의 베리드 콘택을 형성하는 단계; 및
    상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체 상으로 연장되며, 각각의 상면의 중심점들을 연결하는 삼각형이 부등변 삼각형을 가지며 서로 인접하는 제1 랜딩 패드, 제2 랜딩 패드 및 제3 랜딩 패드를 포함하는 복수의 랜딩 패드를 제1 포토마스크와 제2 포토마스크를 포함하는 포토마스크 세트를 사용하여 형성하는 단계;를 포함하며,
    상기 복수의 랜딩 패드를 형성하는 단계는, 상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체를 덮는 랜딩 패드 물질층을 형성하는 단계; 상기 랜딩 패드 물질층 상에 상기 제1 포토마스크를 사용하여 복수의 제1 하드마스크 패턴을 형성하는 단계; 상기 랜딩 패드 물질층 상의 상기 복수의 제1 하드마스크 패턴 사이의 공간에, 상기 제2 포토마스크를 사용하여 복수의 제2 하드마스크 패턴을 형성하는 단계; 및 상기 복수의 제1 하드마스크 패턴 및 상기 복수의 제2 하드마스크 패턴을 식각 마스크로 상기 랜딩 패드 물질층을 패터닝하는 단계;를 포함하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서, 상기 복수의 랜딩 패드를 형성하는 단계는,
    상기 복수의 랜딩 패드가, 상기 제1 수평 방향에 직교인 제2 수평 방향을 따라 상면의 중심점 사이가 밑변 거리를 가지며 일렬로 배열되고, 상기 제1 수평 방향을 따라 지그재그로 배열되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서, 상기 제1 포토마스크 및 상기 제2 포토마스크 각각은,
    상기 복수의 랜딩 패드 중, 상기 제2 수평 방향을 따라서 배치되는 열들에 교번적으로 대응되는 정 레이아웃 패턴 및 반 레이아웃 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제12 항에 있어서, 상기 제1 포토마스크 및 상기 제2 포토마스크 각각은,
    상기 복수의 랜딩 패드 중, 상기 제1 수평 방향을 따라서 지그재그로 배치되는 열들에 교번적으로 대응되는 정 레이아웃 패턴 및 반 레이아웃 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서, 상기 복수의 제1 하드마스크 패턴 및 상기 복수의 제2 하드마스크 패턴 각각은,
    상기 복수의 랜딩 패드 중, 상면의 중심점 사이의 거리가 상기 밑변 거리보다 큰 값을 가지며 제1 수평 방향을 따라서 지그재그로 배치되는 열들에 교번적으로 대응되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제11 항에 있어서, 상기 복수의 랜딩 패드를 형성하는 단계는,
    상기 복수의 랜딩 패드 각각의 상면의 가장자리를 원으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 소자 분리막에 의하여 복수의 활성 영역이 정의되는 기판에 상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 상호 평행하게 연장되는 복수의 워드 라인을 형성하는 단계;
    상기 기판 상에 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되는 비트 라인을 가지는 복수의 비트 라인 구조체을 형성하는 단계;
    상기 기판 상에서 상기 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우며 상기 복수의 활성 영역과 연결되는 복수의 베리드 콘택을 형성하는 단계;
    상기 복수의 베리드 콘택가 연결되고, 상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체 상으로 연장되되 각각의 상면이 원판 형상인 복수의 랜딩 패드을 제1 포토마스크와 제2 포토마스크를 포함하는 포토마스크 세트를 사용하여 형성하는 단계; 및
    상기 복수의 비트 라인 구조체 상에 상기 복수의 랜딩 패드와 연결되는 복수의 스토리지 노드를 형성하는 단계;를 포함하며,
    상기 복수의 랜딩 패드를 형성하는 단계는,
    상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체를 덮는 랜딩 패드 물질층을 형성하는 단계; 상기 랜딩 패드 물질층 상에 상기 제1 포토마스크 및 상기 제2 포토마스크를 순차적으로 사용하여 복수의 제1 하드마스크 패턴 및 상기 복수의 제1 하드마스크 패턴과 이격되는 복수의 제2 하드마스크 패턴을 형성하는 단계; 및 상기 복수의 제1 하드마스크 패턴 및 상기 복수의 제2 하드마스크 패턴을 식각 마스크로 상기 랜딩 패드 물질층을 패터닝하는 단계;를 포함하여, 상기 복수의 랜딩 패드 중 서로 인접하는 3개의 랜딩 패드들 각각의 상면의 중심점들을 연결하는 삼각형의 세변 각각의 길이가 3F(feature size)의 값을 가지는 밑변 거리, 상기 밑변 거리보다 큰 제1 변 거리, 및 상기 밑변 거리보다 작은 제2 변 거리를 가지도록 형성하고,
    상기 복수의 스토리지 노드를 형성하는 단계는, 상기 복수의 스토리지 노드 중 서로 인접하는 3개의 스토리지 노드들 각각의 상면의 중심점들을 연결하는 삼각형의 세변 각각의 길이가 3F의 값을 가지도록 형성하는 반도체 소자의 제조 방법.
  18. 제17 항에 있어서, 상기 복수의 제1 하드마스크 패턴 및 상기 복수의 제2 하드마스크 패턴 각각은,
    상기 복수의 랜딩 패드 중, 상기 제1 수평 방향을 따라서 배치되는 열들에 교번적으로 대응되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제17 항에 있어서, 상기 복수의 제1 하드마스크 패턴 및 상기 복수의 제2 하드마스크 패턴 각각은,
    상기 복수의 랜딩 패드 중, 상면의 중심점 사이의 거리가 상기 제1 변 거리를 가지며 제2 수평 방향을 따라서 지그재그로 배치되는 열들에 교번적으로 대응되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제17 항에 있어서, 상기 제1 포토마스크 및 상기 제2 포토마스크 각각은,
    EUV 리소그래피 공정을 위한 반사형 마스크인 것을 특징으로 하는 반도체 소자의 제조 방법.
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