KR100450671B1 - 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 - Google Patents

스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법이 개시된다. 본 발명에서는 습식 식각액에 의한 식각속도가 다른 두 층간절연막을 이용하는데, 식각속도가 큰 층간절연막을 먼저 형성한 다음, 식각속도가 작은 층간절연막을 형성한다. 두 층간절연막을 건식식각하여 폭이 좁은 스토리지 노드 콘택홀들을 형성한 후, 두 층간절연막을 습식식각하여 스토리지 노드 콘택홀들의 폭을 확장한다. 식각속도가 큰 하부의 층간절연막이 식각속도가 작은 상부의 층간절연막보다 빨리 식각되므로, 스토리지 노드 콘택홀들 각각의 하부폭이 그 상부폭보다 상대적으로 더 확장된다. 이렇게 폭이 확장된 스토리지 노드 콘택홀들 내벽에 절연막 스페이서를 형성한 다음, 도전물질을 매립하여 스토리지 노드 콘택플러그들을 형성한다.

Description

스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법{Method for fabricating semiconductor device having storage node contact plugs}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자, 예컨대 비트라인을 형성한 후에 커패시터를 형성하는 COB 구조의 DRAM 소자에 있어서 스토리지 노드 콘택플러그 형성을 위한 스토리지 노드 콘택홀은, 좁은 비트라인 사이에 형성되기 때문에 그 크기(size)가 작을 뿐만 아니라 층간절연막을 깊이 식각해서 형성해야 하기 때문에 형성하기가 매우 어렵다. 특히 포토리소그래피 공정시 고도의 얼라인 기술이 요구된다. 디자인 룰(design rule)이 0.15 ㎛ 이하인 공정에서는 얼라인 마진(align margin)이 30 ㎚ 이하가 되므로, 재현성 있게 스토리지 노드 콘택홀을 형성하기가 매우 어렵다.
재현성 있게 스토리지 노드 콘택홀을 형성하기 위하여, 셀프 얼라인(self align) 콘택홀 형성 공정이 제안된 바 있다. 셀프 얼라인 콘택홀 형성 공정은 비트라인을 실리콘 질화막으로 감싼 뒤, 실리콘 질화막과 층간절연막과의 식각선택비가 다른 점을 이용하여 상기 층간절연막을 식각함으로써, 상기 실리콘 질화막에 셀프 얼라인되는 스토리지 노드 콘택홀을 형성하는 것이다. 그러나 디자인 룰이 작아짐에 따라 실리콘 질화막도 얇아지기 때문에, 상기 실리콘 질화막이 손실될 경우 스토리지 노드 콘택플러그와 비트라인간에 단락될 염려가 있다.
그리고 스토리지 노드 콘택홀의 어스펙트비(aspect ratio)가 커지면서, 스토리지 노드 콘택홀이 완전하게 형성되지 않거나(이른바, not-open) 스토리지 노드 콘택홀의 하부로 가면서 그 폭이 점차 작아지게 테이퍼링(tapering)된다. 테이퍼링되면 스토리지 노드 콘택플러그와 그 하부의 도전영역, 예컨대 셀 패드간의 접촉 면적이 작아지면 접촉 면저항이 급격히 증가하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 비트라인과 단락될 염려가 적어지고 셀 패드와의 충분한 접촉면적을 확보할 수 있도록 스토리지 노드 콘택플러그를 형성하여 반도체 소자를 제조하는 방법을 제공하는 것이다.
도 1은 본 발명을 적용한 실시예들에서 제조하고자 하는 COB(Capacitor Over Bit line) 구조 DRAM 소자의 레이아웃도이다.
도 2a 내지 도 2h는 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도들로서, 본 발명에 따른 반도체 소자의 제조방법을 적용한 제 1 실시예에 있어서의 공정 중간 단계 구조물의 단면도들이다.
도 3a 내지 도 3h는 도 1의 Ⅲ-Ⅲ'선을 따라 자른 단면도들로서, 본 발명에 따른 반도체 소자의 제조방법을 적용한 제 1 실시예에 있어서의 공정 중간 단계 구조물의 단면도들이다.
도 4a 내지 도 4e는 도 1의 Ⅲ-Ⅲ'선을 따라 자른 단면도들로서, 본 발명에 따른 반도체 소자의 제조방법을 적용한 제 2 실시예에 있어서의 공정 중간 단계 구조물의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
90 : 반도체 기판, 115a, 115b : 셀 패드,
125 : 비트라인, 130 : 비트라인 보호막,
140, 240 : 제 1 층간절연막, 150, 250 : 제 2 층간절연막,
160a, 260a : 폭이 좁은 스토리지 노드 콘택홀,
160b, 260b : 폭이 확장된 스토리지 노드 콘택홀,
170, 270 : 절연막 스페이서,
180, 280 : 스토리지 노드 콘택플러그
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 과정을 통해 이루어진다. 먼저 절연막에 의해 서로 격리된 셀 패드들이 형성된 반도체 기판 상에 비트라인들을 형성한다. 상기 비트라인들이 형성된 반도체 기판 전면에 상기 비트라인들 사이를 매립하지 않는 정도 두께로 비트라인 보호막을 형성한다. 상기 비트라인 보호막이 형성된 반도체 기판 상에 상기 비트라인들 사이를 매립하면서 상기 비트라인들의 높이와 같거나 그보다 큰 두께로 상면이 평탄한 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막 상에 상기 제1 층간절연막보다 습식 식각액(etchant)에 의한 식각속도(etch rate)가 작은 제 2 층간절연막을 형성한 다음, 상기 비트라인들 사이의 제 2 및 제 1 층간절연막을 건식식각함으로써 상기 셀 패드들을 각각 노출시키는 폭이 좁은 스토리지 노드 콘택홀들을 형성한다. 이어서, 상기 제 2 및 제 1 층간절연막을 습식식각함으로써 상기 스토리지 노드 콘택홀들의 폭을 확장하되, 상기 제 1 층간절연막의 식각속도가 상기 제 2 층간절연막의 식각속도보다 큰 것을 이용하여 상기 스토리지 노드 콘택홀들 각각의 하부폭을 그 상부폭보다 상대적으로 더 확장한다. 상기 폭이 확장된 스토리지 노드 콘택홀들의 내벽에 절연막 스페이서를 형성한 다음, 상기 절연막 스페이서가 형성된 스토리지 노드 콘택홀들에 도전물질을 매립하여 각각 분리된 스토리지 노드 콘택플러그들을 형성한다.
본 발명에 있어서, 상기 제 2 층간절연막은 상기 제 1 층간절연막의 두께보다 작은 두께로 형성될 수 있다.
상기 제 1 층간절연막은 불순물이 제 1 농도로 도핑된 절연물을 사용하여 형성하고, 상기 제 2 층간절연막은 상기 제 1 농도보다 낮은 제 2 농도로 도핑된 상기 절연물을 사용하여 형성할 수 있는데, 상기 불순물은 붕소(B), 인(P) 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나인 것이 바람직하다. 이 때에 상기 절연물은 상기 불순물이 도핑된 산화물인 것이 바람직하다. 따라서, 상기 불순물이 도핑된 절연물로는 BSG(Boron Silicate Glass), PSG((Phosphorus Silicate Glass) 또는 BPSG(Boron Phosphorus Silicate Glass)가 사용될 수 있다.
본 발명에 있어서, 상기 제 1 층간절연막은 BSG, PSG 또는 BPSG를 사용하여형성하고, 상기 제 2 층간절연막은 TEOS(Tetra Ethyl Ortho Silicate)를 원료로 하거나 HDP(High Density Plasma)-CVD(Chemical Vapor Deposition)에 의해 형성하는 산화막을 사용하여 형성할 수도 있다.
상기 스토리지 노드 콘택홀들 각각의 하부폭을 확장할 때, 상기 비트라인 보호막을 식각저지막으로 이용하여 상기 제 1 층간절연막을 식각할 수 있다.
상기 제 1 층간절연막을 형성하는 단계는, 상기 비트라인 보호막이 형성된 반도체 기판 상에 상기 비트라인들 사이를 매립하면서 상기 비트라인들의 높이보다 큰 두께로 절연막을 형성하는 단계, 및 상기 비트라인 보호막을 식각저지막으로 하여 상기 절연막을 화학적 기계적 연마하는 단계를 포함할 수 있다.
상기 비트라인 보호막은 실리콘 질화막으로 형성할 수 있다. 상기 비트라인은 도전막 및 캡층을 순차적으로 적층하여 형성할 수 있다.
상기 제 1 층간절연막을 상기 비트라인들의 높이보다 큰 두께로 형성하고, 상기 절연막 스페이서를 형성하는 단계에서 상기 제 2 층간절연막을 전부 제거할 수 있다.
상기 절연막 스페이서를 형성하는 단계는 상기 폭이 확장된 스토리지 노드 콘택홀들을 포함하는 반도체 기판 전면에 상기 폭이 확장된 스토리지 노드 콘택홀들을 매립하지 않는 정도 두께로 스페이서용 절연막을 형성하는 단계, 및 상기 스토리지 노드 콘택홀들 각각의 상부폭이 그 하부폭보다 상대적으로 더 좁기 때문에 상면상 상기 제 2 층간절연막이 상기 제 1 층간절연막 및 그 측벽에 형성된 스페이서용 절연막을 섀도잉(shadowing)하는 것을 이용하여, 상기 제 1 층간절연막 및 그측벽에 형성된 스페이서용 절연막을 보호하면서 상기 스페이서용 절연막을 이방성 식각하여 상기 스토리지 노드 콘택홀들의 내벽에만 스페이서용 절연막을 잔류시키는 단계를 포함할 수 있다. 상기 제 1 층간절연막을 상기 비트라인들의 높이보다 큰 두께로 형성한 경우라면, 상기 스페이서용 절연막을 이방성 식각하는 단계에서 상기 제 2 층간절연막을 전부 제거할 수 있다.
상기 스토리지 노드 콘택플러그들을 형성하는 단계는, 상기 절연막 스페이서가 형성된 스토리지 노드 콘택홀들을 완전히 매립하는 도전물질을 증착하는 단계, 및 상기 제 2 층간절연막이 드러날 때까지 상기 도전물질이 증착된 결과물의 상면을 평탄화하는 단계를 포함할 수 있다. 상기 제 1 층간절연막을 상기 비트라인들의 높이보다 큰 두께로 형성한 경우라면, 상기 도전물질이 증착된 결과물의 상면을 평탄화하는 단계에서 상기 제 2 층간절연막을 전부 제거할 수 있다.
본 발명에 따르면, 스토리지 노드 콘택플러그와 비트라인간에 단락될 염려가 적고, 스토리지 노드 콘택플러그와 셀 패드간의 충분한 접촉면적을 확보함으로써 접촉 면저항의 증가를 효과적으로 방지할 수 있다. 스토리지 노드 콘택홀들 각각의 상부폭이 그 하부폭보다 상대적으로 더 좁기 때문에 스페이서 형성을 위해 스페이서용 절연막을 이방성 식각할 때, 제 1 층간절연막 및 그 측벽에 형성된 스페이서용 절연막을 보호할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 설명하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 반도체 기판 "상"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제 3의 다른 막이 개재될 수도 있다. 도면에서 동일 참조부호는 동일한 요소를 가리킨다.
도 1은 본 발명을 적용한 실시예들에서 제조하고자 하는 COB 구조 DRAM 소자의 레이아웃도이다. 참조 부호 95a 및 95b는 각각 소스와 드레인을, 105는 게이트를, 115a 및 115b는 셀 패드를, 125는 비트라인을, 180은 스토리지 노드 콘택플러그를 각각 나타낸다. 이하에서는 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도들인 도 2a 내지 도 2h와, 도 1의 Ⅲ-Ⅲ' 선을 따라 자른 단면도들인 도 3a 내지 도 3h를 참조하여, 본 발명에 따른 반도체 소자의 제조방법을 적용한 제 1 실시예를 설명한다.
도 2a 및 도 2b를 참조하면, 반도체 기판(90)에 활성영역과 비활성영역을 정의하기 위한 얕은 트렌치 소자분리막(shallow trench isolation, 100)을 형성한다. 다음에, 활성영역 상에 게이트(105)를 형성한다. 게이트(105)를 형성하기 위해서는, 먼저 반도체 기판(90) 상에 게이트 산화막(101)을 형성하고 게이트 도전막(102)과 마스크 질화막(103)을 차례로 적층한다. 게이트 도전막(102)으로는 폴리실리콘막을 저압 CVD(Low Pressure CVD : 이하 "LPCVD")로 500℃ 내지 700℃의 온도에서 형성할 수 있다. 폴리실리콘막은 불순물이 도핑되지 않은 상태로 형성한 후, 비소(As) 또는 인(P)을 이온 주입으로 도핑시켜 도전성을 갖도록 할 수도 있고, 증착시 인-시츄(in-situ)로 불순물을 도핑하여 불순물이 도핑된 폴리실리콘막 상태로 형성할 수도 있다. 폴리실리콘막 상에는 전도성을 향상시키기 위하여 텅스텐(W)막과 같은 금속막을 더 형성하여 실리사이드(silicide)를 형성할 수도 있다. 계속하여, 게이트 형성용 마스크를 사용하여 마스크 질화막(103)과 게이트 도전막(102) 및 게이트 산화막(101)을 차례로 패터닝하면 도 2a에서와 같은 게이트(105)가 형성된다. 게이트 형성용 마스크를 제거한 다음, 반도체 기판(90) 전면에 실리콘 질화막을 형성한다. 실리콘 질화막을 에치백(etch back)하여 게이트(105)의 양측벽에 절연막 스페이서(106)를 형성한다.
이어서, 반도체 기판(90) 전면에 불순물을 주입하여 소스(95a) 및 드레인(95b)을 형성한다. 소스(95a) 및 드레인(95b)은 필요에 따라서 LDD(lightly doped drain) 구조로도 형성될 수 있다.
계속하여, 소스(95a) 및 드레인(95b)이 형성된 결과물 전면에 층간의 절연을 위한 절연막(110), 예컨대 산화막을 형성한다. 그런 다음, 절연막(110)을 화학적 기계적 연마(Chemical Mechanical Polishing : 이하 "CMP")하여 평탄화한다. 다음에, 셀 패드용 마스크를 사용하여 소스(95a) 및 드레인(95b)이 노출될 때까지 게이트(105) 양측의 절연막(110)을 식각함으로써 셀 패드용 콘택홀들을 형성한다. 셀 패드용 마스크를 제거한 다음, 셀 패드용 콘택홀들을 도전물질로 채운다. 이어서, 절연막(110)과 그 상면이 나란하도록 CMP에 의하여 도전물질을 평탄화함으로써 반도체 기판(90) 즉, 소스(95a) 및 드레인(95b)과 전기적으로 연결되는 셀 패드들(115a, 115b)을 형성한다. 이 때, 마스크 질화막(103)과 절연막스페이서(106)에 의해 게이트 도전막(102)과 셀 패드들(115a, 115b)간의 단락이 방지된다. 그리고, 셀 패드들(115a, 115b)은 절연막(110)에 의하여 서로 격리된다. 셀 패드들(115a, 115b)은 이후에 형성될 콘택홀들의 어스펙트비를 감소시키기 위하여 콘택홀들이 형성될 영역에 형성하는 것이다.
도 2b 및 도 3b를 참조하면, 셀 패드들(115a, 115b)이 형성된 결과물 전면에 다른 절연막(117), 예컨대 산화막을 더 증착한 후 이를 식각하여 드레인(95b)과 연결되도록 형성된 셀 패드(115b)를 노출시키는 비트라인 콘택홀을 형성한다. 다음, 이것을 도전물질로 매립하여 비트라인 콘택플러그(도 1의 참조부호 120)를 형성한다.
도 2c 및 도 3c를 참조하면, 비트라인 콘택플러그(도 1의 참조부호 120) 위에 비트라인(125)을 형성한다. 특히 도 3c에서와 같이, 비트라인(125)은 비트라인 도전막(121) 및 캡층(122)을 순차적으로 적층한 다음 비트라인 형성용 마스크를 이용하여 이들을 패터닝함으로써 형성한다. 비트라인 도전막(121) 및 캡층(122)을 패터닝할 때에는, 패터닝된 비트라인 도전막(121) 주변의 다른 절연막(117)을 식각하여 셀 패드(115a)가 드러나도록 한다. 비트라인 도전막(121)은 도핑된 폴리실리콘막으로 형성할 수도 있고, 도핑된 폴리실리콘막과 실리사이드의 이중막으로 형성할 수도 있으며, 금속막, 예컨대 텅스텐막만으로 형성할 수도 있다. 금속막만으로 형성할 경우에는 비트라인 도전막(121)을 형성하기 전에 확산방지막을 더 증착하는 것이 좋다. 확산방지막으로는 예컨대 타이타늄 질화막을 사용할 수 있다. 캡층(122)은 실리콘 질화막으로 구성하는 것이 바람직하다.
비트라인 형성용 마스크를 제거한 다음, 비트라인(125)이 형성된 반도체 기판(90) 전면에 비트라인(125)들 사이를 매립하지 않는 정도 두께로 비트라인 보호막(130)을 형성한다. 그 두께는 50Å 내지 150Å 정도로 형성할 수 있다. 비트라인 보호막(130)은 LPCVD 또는 PECVD(Plasma Enhanced CVD)로 500℃ 내지 850℃의 온도에서 실리콘 질화막을 증착함으로써 형성한다. 비트라인 보호막(130)은 커패시터 유전체막의 산화 공정과 같은 후속의 산화 공정에 의해 비트라인(125)이 산화되는 것을 방지한다. 그리고, 스토리지 노드 콘택홀을 형성하는 후속의 습식식각 단계에서 제 1 층간절연막(도 2d의 140)의 식각 정지를 위하여 형성한다. 비트라인 보호막(130)은 비트라인(125)의 양측벽과 그 상부 표면에도 형성되기 때문에 후속 공정에서 형성되는 스토리지 노드 콘택플러그(도 2h의 180)와 비트라인(125)의 전기적 절연을 위한 막으로도 사용된다.
도 2d 및 도 3d를 참조하면, 비트라인 보호막(130)이 형성된 반도체 기판(90) 상에 비트라인(125)들 사이를 매립하면서 비트라인(125)들의 높이와 같은 두께로, 좀 더 정확히 하자면 비트라인(125) 상에 형성된 비트라인 보호막(130)의 표면과 나란한, 상면이 평탄한 제 1 층간절연막(140)을 형성한다. 이를 위해서는, 비트라인 보호막(130)이 형성된 반도체 기판(90) 상에 비트라인(125)들 사이를 매립하면서 비트라인(125)들의 높이보다 큰 두께로 절연물질을 증착 또는 도포한 다음, 비트라인 보호막(130)을 식각저지막으로 하여 절연물질을 CMP하는 방법을 이용한다. 이어서, 제 1 층간절연막(140) 상에 제 1 층간절연막(140)보다 습식 식각액에 의한 식각속도가 작은 제 2 층간절연막(150)을 형성한다. 제 2층간절연막(150)은 제 1 층간절연막(140)의 두께보다 작은 두께로 형성할 수 있다.
제 1 층간절연막(140)과 제 2 층간절연막(150)은 식각속도가 서로 다른 임의의 절연막의 조합으로 구성될 수 있다. 예를 들어, 도핑된 불순물의 농도에 따라 식각속도가 달라지는 절연막을 이용할 수 있다. 즉, 불순물이 제 1 농도로 도핑된 절연물을 사용하여 제 1 층간절연막(140)을 형성한다. 제 1 층간절연막(140)을 구성하는 절연물로는 불순물의 농도와 식각율이 비례하는 특징을 지닌 물질, 예컨대 붕소 또는 인이 도핑된 산화물을 사용한다. 따라서, BSG, PSG 또는 BPSG 등을 사용한다. 예컨대, BPSG를 사용하여 제 1 층간절연막(140)을 형성할 경우에는 APCVD(Atmospheric Pressure CVD), LPCVD 또는 PECVD법으로 증착한다. 이 때, 붕소와 인의 도핑 농도인 제 1 농도는 가능한 한 높게 하여 리플로우(reflow)가 용이하도록 하며, 후속 공정에서 실시하는 습식식각 공정시 식각속도가 크도록 한다. 이와 같은 제 1 층간절연막(140)을 증착한 다음, 질소 분위기 또는 질소와 산소 분위기 하에서 750℃ 내지 900℃의 고온으로 리플로우시킨다. 이어서 CMP하여 그 상면을 평탄화한다. 제 1 층간절연막(140)이 형성된 결과물 전면에 제 1 농도보다 낮은 제 2 농도로 불순물이 도핑된 절연물을 사용하여 제 2 층간절연막(150)을 형성한다. 제 2 층간절연막(150)을 BPSG로 형성할 경우, APCVD, LPCVD 또는 PECVD법으로 증착한다. 증착 후, 통상의 고온 열처리에 의한 리플로우 공정, 에치백 공정 또는 CMP 공정을 실시하여 제 2 층간절연막(150)을 평탄화시킨다.
제 1 및 제 2 층간절연막(140, 150)으로서 도핑된 불순물의 농도에 따라 식각속도가 달라지는 절연막을 이용하는 대신, 막질간에 식각속도가 근본적으로 다른물질을 이용할 수 있다. 예컨대, 제 1 층간절연막(140)은 BSG, PSG 또는 BPSG를 사용하여 형성하고, 제 2 층간절연막(150)은 TEOS를 원료로 하거나 HDP-CVD에 의해 형성하는 산화막을 사용하여 형성할 수도 있다.
도 2e 및 도 3e를 참조하면, 제 2 층간절연막(150) 상에 포토레지스트막을 형성한 후, 포토리소그래피 공정을 거쳐 소스(95a)와 접촉하고 있는 셀 패드(115a)를 노출시키기 위한 개구부를 정의하는 포토레지스트 패턴(155)을 형성한다. 이어서 포토레지스트 패턴(155)을 식각마스크로 사용하여 반응성 이온 식각(Reactive Ion Etching)과 같은 건식식각 공정을 실시하여 제 2 및 제 1 층간절연막(150, 140) 및 비트라인 보호막(130)을 차례대로 식각하여 셀 패드(115a)를 노출시키는 폭이 좁은 스토리지 노드 콘택홀(160a)을 형성한다. 이렇게 형성된 스토리지 노드 콘택홀(160a)은 제 2 및 제 1 층간절연막(150, 140) 내에 형성되어 어스펙트비가 크기 때문에 스토리지 노드 콘택홀(160a)의 하단부로 갈수록 폭이 좁아지게 형성된다.
도 2f 및 도 3f를 참조하면, 포토레지스트 패턴(155)을 제거한 다음, 스토리지 노드 콘택홀(160a)이 형성된 반도체 기판(90)을 암모니아(NH4OH), 과산화수소(H2O2), 및 탈이온수의 혼합 용액 또는 불화 수소산(HF) 용액 등으로 처리하는 습식식각 공정을 실시한다. 이에 따라, 제 2 및 제 1 층간절연막(150, 140)이 습식식각되면서 스토리지 노드 콘택홀(160a)들의 폭이 확장된다. 그런데, 제 1 층간절연막(140)의 식각속도가 제 2 층간절연막(150)의 식각속도보다 크기 때문에 폭이 확장된 스토리지 노드 콘택홀(160b)들 각각의 하부폭(W11)이 그 상부폭(W12)보다 상대적으로 더 확장된다.
그러나 하부폭(W11)이 커지더라도, 비트라인 보호막(130)이 식각저지막으로 작용함으로써 스토리지 노드 콘택홀(160b) 내에 형성될 도전물질과 인접한 셀 패드(115b)와의 단락을 방지할 수 있다. 이렇게 스토리지 노드 콘택홀(160b)들 각각의 하부폭(W11)을 증대시킴으로써 스토리지 노드 콘택홀(160b) 내에 형성될 도전물질과 하부의 셀 패드(115a)간의 접촉 면적을 증대시킬 수 있다. 원하는 하부폭(W11)을 갖도록 스토리지 노드 콘택홀(160b)들 각각의 하부폭(W11)을 증가시키더라도, 제 2 층간절연막(150)의 식각속도는 제 1 층간절연막(140)보다 작으므로 스토리지 노드 콘택홀(160b)들 각각의 상부폭(W12)이 과도하게 증가되지 않는다. 이에 따라, 인접하는 스토리지 노드 콘택홀(160b) 내에 매립될 도전물질끼리 서로 브릿지될 염려가 없다.
도 2g 및 도 3g를 참조하면, 스토리지 노드 콘택홀(160b)이 형성되어 있는 결과물 전면에 스토리지 노드 콘택홀(160b)들을 매립하지 않는 정도 두께로 스페이서용 절연막을 형성한다. 스페이서용 절연막으로는 단차도포성(step coverage)이 우수한 막을 사용하는 것이 바람직하다. 예컨대 질화막을 100Å 내지 500Å 두께로 형성한다. 다음, 에치백과 같은 이방성 식각을 수행하여 스토리지 노드 콘택홀(160b)의 내벽에 절연막 스페이서(170)를 형성한다. 도 2f에서도 알 수 있듯이 스토리지 노드 콘택홀(160b)들 각각의 상부폭(W12)이 그 하부폭(W11)보다 상대적으로 더 좁기 때문에, 결과물의 상면에서 보면 제 2 층간절연막(150)에 의해 제 1 층간절연막(140)과 제 1 층간절연막(140)의 측벽에 형성된 스페이서용 절연막은 보이지 않게 된다. 즉, 제 2 층간절연막(150)은 제 1 층간절연막(140)과 제 1 층간절연막(140)의 측벽에 형성된 스페이서용 절연막을 섀도잉한다. 따라서, 절연막 스페이서(170) 형성을 위해 스페이서용 절연막을 이방성 식각할 때, 제 1 층간절연막(140)과 제 1 층간절연막(140)의 측벽에 형성된 스페이서용 절연막은 식각으로부터 보호된다.
도 2h 및 도 3h를 참조하면, 스토리지 노드 콘택홀(160b)에 도전물질을 매립하여 각각 분리된 스토리지 노드 콘택플러그(180)들을 형성한다. 이를 위해서 스토리지 노드 콘택홀(160b)을 매립하는 일정 두께의 도전막, 예컨대 불순물이 도핑된 폴리실리콘막을 증착한다. 도전막은 1000Å 내지 5000Å 정도의 두께로 증착할 수 있다. 도전막은 제 2 층간산화막(150) 위에도 소정 두께로 증착된다. 그런 다음, 도전막의 상면을 에치백 또는 CMP 등의 방법으로 평탄화하여, 제 2 층간절연막(150) 상의 도전막을 제거하여 제 2 층간절연막(150)의 상면을 노출시킴으로써 각각 분리된 스토리지 노드 콘택플러그(180)들을 형성한다.
이상에서 살펴본 바와 같이, 본 발명의 제 1 실시예에 의할 경우, 스토리지 노드 콘택플러그(180)와 비트라인(125)간에 단락될 염려가 적고, 스토리지 노드 콘택플러그(180)와 셀 패드(115a)간의 충분한 접촉면적을 확보할 수 있다. 그리고, 인접하는 스토리지 노드 콘택플러그(180)들간의 브릿지를 방지할 수 있다. 제 2층간절연막(150)이 제 1 층간절연막(140)과 제 1 층간절연막(140)의 측벽에 형성된 스페이서용 절연막을 섀도잉하는 것을 이용함으로써, 제 1 층간절연막(140)과 제 1 층간절연막(140)의 측벽에 형성된 스페이서용 절연막을 보호하면서 스페이서용 절연막을 이방성 식각하여 절연막 스페이서를 형성할 수 있다.
도 4a 내지 도 4e는 도 1의 Ⅲ-Ⅲ'선을 따라 자른 단면도들로서, 본 발명에 따른 반도체 소자의 제조방법을 적용한 제 2 실시예에 있어서의 공정 중간 단계 구조물의 단면도들이다.
먼저, 상기 제 1 실시예에서 도 2a 내지 도 2c와 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 반도체 기판(90) 상에 셀 패드(115a, 115b), 비트라인 콘택플러그(120), 비트라인(125) 및 비트라인 보호막(130)을 형성한다. 이어서, 도 4a에서와 같이 비트라인 보호막(130)이 형성된 반도체 기판(90) 상에 비트라인(125)들 사이를 매립하면서 비트라인(125)들의 높이보다 큰 두께로 상면이 평탄한 제 1 층간절연막(240)을 형성한다. 이를 위해서는, 비트라인 보호막(130)이 형성된 반도체 기판(90) 상에 비트라인(125)들 사이를 매립하면서 비트라인(125)들의 높이보다 큰 두께로 절연물질을 증착 또는 도포한 다음, CMP하는 방법으로 그 상면을 평탄화한다. 이 때, 제 1 층간절연막(240)의 두께가 비트라인(125)들의 높이보다 클 수 있도록 제 1 층간절연막(240)의 식각속도를 고려하여 식각시간을 조절한다. 이어서, 제 1 층간절연막(240) 상에 제 1 층간절연막(240)보다 습식 식각액에 의한 식각속도가 작은 제 2 층간절연막(250)을 형성한다. 제 2 층간절연막(250)은 제 1 층간절연막(240)의 두께보다 작은 두께로 형성할 수 있다.
제 1 층간절연막(240)과 제 2 층간절연막(250)은 식각속도가 서로 다른 임의의 절연막의 조합으로 구성될 수 있다. 제 1 실시예에서 언급한 바와 같이, 제 1 및 제 2 층간절연막(240, 250)으로서 불순물의 도핑 농도가 서로 다른 BSG, PSG 또는 BPSG 등을 사용하거나, 제 1 층간절연막(240)은 BSG, PSG 또는 BPSG를 사용하여 형성하고, 제 2 층간절연막(250)은 TEOS를 원료로 하거나 HDP-CVD에 의해 형성하는 산화막을 사용하여 형성할 수도 있다.
도 4b를 참조하면, 제 2 층간절연막(250) 상에 포토레지스트막을 형성한 후, 포토리소그래피 공정을 거쳐 셀 패드(115a)를 노출시키기 위한 개구부를 정의하는 포토레지스트 패턴(255)을 형성한다. 이어서 포토레지스트 패턴(255)을 식각마스크로 사용하여 제 2 및 제 1 층간절연막(250, 240) 및 비트라인 보호막(130)을 차례대로 식각하여 셀 패드(115a)를 노출시키는 폭이 좁은 스토리지 노드 콘택홀(260a)을 형성한다. 이렇게 형성된 스토리지 노드 콘택홀(260a)은 제 2 및 제 1 층간절연막(250, 240) 내에 형성되어 어스펙트비가 크기 때문에 스토리지 노드 콘택홀(260a)의 하단부로 갈수록 폭이 좁아지게 형성된다.
도 4c를 참조하면, 포토레지스트 패턴(255)을 제거한 다음, 제 2 및 제 1 층간절연막(250, 240)을 습식식각하여 폭이 확장된 스토리지 노드 콘택홀(260a)들을 형성한다. 제 1 층간절연막(240)의 식각속도가 제 2 층간절연막(250)의 식각속도보다 크기 때문에 스토리지 노드 콘택홀(260b)들 각각의 하부폭(W21)을 그 상부폭(W22)보다 상대적으로 더 확장할 수 있다. 이 때에도 비트라인 보호막(130)이 식각저지막으로 이용될 수 있다.
이렇게 스토리지 노드 콘택홀(260b)들 각각의 하부폭을 증대시킴으로써 스토리지 노드 콘택홀(260b) 내에 형성될 도전물질과 하부의 셀 패드(115a)간의 접촉 면적을 증대시킬 수 있다. 따라서 접촉 면저항의 증가를 방지할 수 있다. 필요한 만큼 스토리지 노드 콘택홀(260b)들 각각의 하부폭을 증가시키더라도, 제 2 층간절연막(250)의 식각속도는 제 1 층간절연막(240)보다 작으므로 스토리지 노드 콘택홀(260b)들 각각의 상부폭이 과도하게 증가되지 않는다. 이에 따라, 인접하는 스토리지 노드 콘택홀(260b) 내에 형성될 도전물질들끼리 서로 브릿지될 염려도 없다.
도 4d를 참조하면, 스토리지 노드 콘택홀(260b)이 형성되어 있는 결과물 전면에 스토리지 노드 콘택홀(260b)들을 매립하지 않는 정도 두께로 스페이서용 절연막을 형성한다. 여기서의 스페이서용 절연막은 단차도포성이 우수한 것이 바람직하다. 예컨대 질화막을 100Å 내지 500Å 두께로 형성한다. 에치백과 같은 이방성 식각을 수행하여 스페이서용 절연막을 식각함으로써 스토리지 노드 콘택홀(260b)의 내벽에 절연막 스페이서(270)를 형성한다. 도 4c에서도 알 수 있듯이 스토리지 노드 콘택홀(260b)들 각각의 상부폭(W22)이 그 하부폭(W21)보다 상대적으로 좁기 때문에, 결과물의 상면에서 보면 제 2 층간절연막(250)에 의해 제 1 층간절연막(240)과 제 1 층간절연막(240)의 측벽에 형성된 스페이서용 절연막은 보이지 않게 된다. 따라서, 절연막 스페이서(270) 형성을 위해 스페이서용 절연막을 이방성 식각할 때, 제 1 층간절연막(240)과 제 1 층간절연막(240)의 측벽에 형성된스페이서용 절연막은 식각으로부터 보호된다.
상기 제 2 층간절연막(250)은, 절연막 스페이서(270) 형성을 위해 스페이서용 절연막을 이방성 식각하는 동안 전부 제거할 수도 있고, 다음에 설명하는 단계에서 제거할 수도 있다.
도 4e를 참조하면, 스토리지 노드 콘택홀(260b)들에 도전물질을 매립하여 각각 분리된 스토리지 노드 콘택플러그(280)들을 형성한다. 이를 위하여, 절연막 스페이서(270)가 형성된 스토리지 노드 콘택홀(260b)들을 완전히 매립하는 도전물질을 증착한다. 앞에서 제 2 층간절연막(250)을 제거한 경우라면, 제 1 층간절연막(240)이 드러날 때까지 도전물질이 증착된 결과물의 상면을 평탄화한다. 앞에서 제 2 층간절연막(250)을 제거하지 않은 경우라도 역시, 제 1 층간절연막(240)이 드러날 때까지 도전물질이 증착된 결과물의 상면 및 제 2 층간절연막(250)을 제거한다. 폭이 좁아 노출 면적이 작은 제 2 층간절연막(250) 부분 및 그 부분에 매립된 도전물질을 제거함으로써, 상면에서 보이는 스토리지 노드 콘택플러그(280)의 폭이 넓어진다. 따라서, 이 스토리지 노드 콘택플러그(280)에 후속적으로 연결되는 스토리지 노드와의 접촉면적을 충분히 확보할 수 있게 된다.
상술한 바와 같이, 본 발명은 습식 식각액에 의한 식각속도가 다른 두 층간절연막을 이용하여 스토리지 노드 콘택홀을 형성한다. 식각속도가 보다 큰 층간절연막을 하부에 형성하기 때문에 습식식각하여 스토리지 노드 콘택홀들의 폭을 확장할 때, 스토리지 노드 콘택홀들 각각의 하부폭이 그 상부폭보다 상대적으로 더 확장된다. 이렇게 폭이 확장된 스토리지 노드 콘택홀들에 도전물질을 매립하여 각각 분리된 스토리지 노드 콘택플러그들을 형성하게 되면, 스토리지 노드 콘택플러그와 비트라인간에 단락될 염려가 적고, 스토리지 노드 콘택플러그의 접촉 면저항 증가를 방지할 수 있다. 그리고, 인접한 스토리지 노드 콘택플러그들간의 브릿지가 방지된다. 스페이서용 절연막을 이방성 식각하여 절연막 스페이서를 형성할 때에, 식각속도가 보다 작은 상부의 층간절연막이 식각속도가 보다 큰 하부의 층간절연막과 그 측벽에 형성된 스페이서용 절연막을 섀도잉하게 되므로, 스페이서용 절연막의 손실없이 절연막 스페이서를 형성할 수 있다.

Claims (16)

  1. 절연막에 의해 서로 격리된 셀 패드들이 형성된 반도체 기판 상에 상기 셀 패드들을 노출시키는 다른 절연막을 개재하여 그 상부에 비트라인들을 형성하는 단계;
    상기 비트라인들 사이를 매립하지 않는 정도 두께로 상기 비트라인들, 다른 절연막 및 셀 패드들을 덮는 비트라인 보호막을 형성하는 단계;
    상기 비트라인 보호막이 형성된 반도체 기판 상에 상기 비트라인들 사이를 매립하면서 상기 비트라인들의 높이와 같거나 그보다 큰 두께로 상면이 평탄한 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막 상에 상기 제 1 층간절연막보다 습식 식각액에 의한 식각속도가 작은 제 2 층간절연막을 형성하는 단계;
    상기 비트라인들 사이의 제 2 및 제 1 층간절연막과 상기 비트라인 보호막을 건식식각함으로써 상기 셀 패드들을 각각 노출시키는 폭이 좁은 스토리지 노드 콘택홀들을 형성하는 단계;
    상기 제 2 및 제 1 층간절연막을 습식식각함으로써 상기 스토리지 노드 콘택홀들의 폭을 확장하되, 상기 제 1 층간절연막의 식각속도가 상기 제 2 층간절연막의 식각속도보다 큰 것을 이용하여 상기 스토리지 노드 콘택홀들 각각의 하부폭을 그 상부폭보다 상대적으로 더 확장하는 단계;
    상기 폭이 확장된 스토리지 노드 콘택홀들의 내벽에 절연막 스페이서를 형성하는 단계; 및
    상기 절연막 스페이서가 형성된 스토리지 노드 콘택홀들에 도전물질을 매립하여 각각 분리된 스토리지 노드 콘택플러그들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 층간절연막은 상기 제 1 층간절연막의 두께보다 작은 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 층간절연막은 불순물이 제 1 농도로 도핑된 절연물을 사용하여 형성하고, 상기 제 2 층간절연막은 상기 제 1 농도보다 낮은 제 2 농도로 도핑된 상기 절연물을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 불순물은 붕소(B), 인(P) 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 절연물은 상기 불순물이 도핑된 산화물인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 불순물이 도핑된 절연물은 BSG(Boron Silicate Glass), PSG((Phosphorus Silicate Glass) 또는 BPSG(Boron Phosphorus Silicate Glass)인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 층간절연막은 BSG(Boron Silicate Glass), PSG((Phosphorus Silicate Glass) 또는 BPSG(Boron Phosphorus Silicate Glass)를 사용하여 형성하고, 상기 제 2 층간절연막은 TEOS(Tetra Ethyl Ortho Silicate)를 원료로 하거나 HDP(High Density Plasma)-CVD(Chemical Vapor Deposition)에 의해 형성하는 산화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 절연막에 의해 서로 격리된 셀 패드들이 형성된 반도체 기판 상에 상기 셀 패드들을 노출시키는 다른 절연막을 개재하여 그 상부에 비트라인들을 형성하는 단계;
    상기 비트라인들 사이를 매립하지 않는 정도 두께로 상기 비트라인들, 다른 절연막 및 셀 패드들을 덮는 비트라인 보호막을 형성하는 단계;
    상기 비트라인 보호막이 형성된 반도체 기판 상에 상기 비트라인들 사이를 매립하면서 상기 비트라인들의 높이와 같거나 그보다 큰 두께로 상면이 평탄한 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막 상에 상기 제 1 층간절연막보다 습식 식각액에 의한 식각속도가 작은 제 2 층간절연막을 형성하는 단계;
    상기 비트라인들 사이의 제 2 및 제 1 층간절연막과 상기 비트라인 보호막을 건식식각함으로써 상기 셀 패드들을 각각 노출시키는 폭이 좁은 스토리지 노드 콘택홀들을 형성하는 단계;
    상기 제 2 및 제 1 층간절연막을 습식식각함으로써 상기 스토리지 노드 콘택홀들의 폭을 확장하되, 상기 제 1 층간절연막의 식각속도가 상기 제 2 층간절연막의 식각속도보다 큰 것을 이용하여 상기 스토리지 노드 콘택홀들 각각의 하부폭을 그 상부폭보다 상대적으로 더 확장하며 상기 비트라인 보호막을 식각저지막으로 이용하여 상기 제 1 층간절연막을 식각하는 단계;
    상기 폭이 확장된 스토리지 노드 콘택홀들의 내벽에 절연막 스페이서를 형성하는 단계; 및
    상기 절연막 스페이서가 형성된 스토리지 노드 콘택홀들에 도전물질을 매립하여 각각 분리된 스토리지 노드 콘택플러그들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 1 층간절연막을 형성하는 단계는,
    상기 비트라인 보호막이 형성된 반도체 기판 상에 상기 비트라인들 사이를 매립하면서 상기 비트라인들의 높이보다 큰 두께로 절연막을 형성하는 단계; 및
    상기 비트라인 보호막을 식각저지막으로 하여 상기 절연막을 화학적 기계적 연마(Chemical Mechanical Polishing)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 비트라인 보호막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 비트라인은 비트라인 도전막 및 캡층을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 절연막 스페이서를 형성하는 단계는,
    상기 폭이 확장된 스토리지 노드 콘택홀들이 형성된 반도체 기판 전면에 상기 폭이 확장된 스토리지 노드 콘택홀들을 매립하지 않는 정도 두께로 스페이서용 절연막을 형성하는 단계; 및
    상기 스토리지 노드 콘택홀들 각각의 상부폭이 그 하부폭보다 상대적으로 더 좁기 때문에 상면상 상기 제2 층간절연막이 상기 제 1 층간절연막 및 그 측벽에 형성된 스페이서용 절연막을 섀도잉(shadowing)하는 것을 이용하여, 상기 제 1 층간절연막 및 그 측벽에 형성된 스페이서용 절연막을 보호하면서 상기 스페이서용 절연막을 이방성 식각하여 상기 스토리지 노드 콘택홀들의 내벽에만 스페이서용 절연막을 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 층간절연막을 상기 비트라인들의 높이보다 큰 두께로 형성하고, 상기 절연막을 이방성 식각하는 단계에서 상기 제 2 층간절연막을 전부 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 스토리지 노드 콘택플러그들을 형성하는 단계는,
    상기 절연막 스페이서가 형성된 스토리지 노드 콘택홀들을 완전히 매립하는 도전물질을 증착하는 단계; 및
    상기 제 2 층간절연막이 드러날 때까지 상기 도전물질이 증착된 결과물의 상면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제 1 층간절연막을 상기 비트라인들의 높이보다 큰 두께로 형성하고, 상기 도전물질이 증착된 결과물의 상면을 평탄화하는 단계에서 상기 제 2 층간절연막을 전부 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 절연막에 의해 서로 격리된 셀 패드들이 형성된 반도체 기판 상에 상기 셀 패드들을 노출시키는 다른 절연막을 개재하여 그 상부에 비트라인들을 형성하는 단계;
    상기 비트라인들 사이를 매립하지 않는 정도 두께로 상기 비트라인들, 다른 절연막 및 셀 패드들을 덮는 비트라인 보호막을 형성하는 단계;
    상기 비트라인 보호막이 형성된 반도체 기판 상에 상기 비트라인들 사이를 매립하면서 상기 비트라인들의 높이보다 큰 두께로 상면이 평탄한 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막 상에 상기 제 1 층간절연막보다 습식 식각액에 의한 식각속도가 작은 제 2 층간절연막을 상기 제 1 층간절연막보다 작은 두께로 형성하는 단계;
    상기 비트라인들 사이의 제 2 및 제 1 층간절연막과 상기 비트라인 보호막을 건식식각함으로써 상기 셀 패드들을 각각 노출시키는 폭이 좁은 스토리지 노드 콘택홀들을 형성하는 단계;
    상기 제 2 및 제 1 층간절연막을 습식식각함으로써 상기 스토리지 노드 콘택홀들의 폭을 확장하되, 상기 제 1 층간절연막의 식각속도가 상기 제 2 층간절연막의 식각속도보다 큰 것을 이용하여 상기 스토리지 노드 콘택홀들 각각의 하부폭을 그 상부폭보다 상대적으로 더 확장하는 단계;
    상기 폭이 확장된 스토리지 노드 콘택홀들의 내벽에 절연막 스페이서를 형성하는 동시에 상기 제 2 층간절연막을 제거하는 단계; 및
    상기 절연막 스페이서가 형성된 스토리지 노드 콘택홀들에 도전물질을 매립하여 각각 분리된 스토리지 노드 콘택플러그들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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