KR100526059B1 - 반도체 소자 제조 공정에서의 자기-정렬 컨택 형성 방법 - Google Patents

반도체 소자 제조 공정에서의 자기-정렬 컨택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자 제조 공정에서의 자기-정렬 컨택 형성 방법에 관한 것으로, 스토리지 노드 컨택을 위한 컨택 홀을 형성할 때 비트 라인이 드러나지 않게 컨택 홀을 작게 형성한 후, 습식 식각 공정을 이용하여 비트 라인 마스크막이 드러나도록 컨택 홀을 확장함으로써, 층간 절연막으로 비트 라인 사이를 채울 때 발생하는 보이드의 문제, 비트 라인의 상부 모서리 쪽에서 비트 라인과 스토리지 노드 컨택 사이에 단락이 생기는 문제, 스토리지 노드 컨택 저항이 증가하는 문제 등을 모두 한꺼번에 해결할 수 있다.

Description

반도체 소자 제조 공정에서의 자기-정렬 컨택 형성 방법 {Method of forming self-aligned contact in fabricating semiconductor devices}
본 발명은 반도체 소자에 관한 것으로서, 보다 구체적으로는 반도체 소자의 제조 공정에서 자기-정렬 컨택(self-aligned contact)을 형성하는 방법에 관한 것이다.
갈수록 반도체 소자가 고집적화되고 디자인 룰(design rule)이 감소함에 따라, 반도체 소자의 제조 공정에서 패턴 형성에 많은 어려움을 겪고 있다. 특히, 디램(DRAM)의 경우, 스토리지 전극(storage electrode)과 소스 영역(source region) 사이의 연결을 위하여 자기-정렬 컨택 방법으로 스토리지 노드 컨택(storage node contact)을 형성하고 있는데, 이 경우 하부 전도층인 비트 라인(bit line)과의 단락 문제, 컨택 저항 증가 문제 등이 대두되고 있다. 또한, 자기-정렬 컨택 공정에 유리하도록 비트 라인 마스크(mask)와 비트 라인 스페이서(spacer)의 두께를 두껍게 하면, 비트 라인과 비트 라인 사이에서 보이드(void)가 생기고 있다.
이하, 도면을 참조하여 이러한 종래의 기술과 그 문제점들을 살펴본다. 반도체 소자의 제조와 관련된 종래 기술은 잘 알려져 있으므로, 본 발명과 직접적인 관련이 없는 사항은 설명과 도시를 생략한다. 먼저, 반도체 소자의 개략적인 제조 공정이 도 1 내지 도 6에 도시되어 있고, 자기-정렬 컨택 형성 공정이 도 7 내지 도 13에 도시되어 있다. 도 1 내지 도 6은 평면도들이며, 도 7 내지 도 13은 도 6의 A-A 선을 따라 절단한, 즉 워드 라인(word line) 방향의 단면도들이다.
먼저, 도 1에 도시된 바와 같이 반도체 기판(도 7의 10)에 소자 분리 영역(12)을 형성하여 소자 분리 영역(12)으로 둘러싸인 섬 모양의 소자 활성 영역(14)들을 만든다. 이어서, 도 2에 도시된 바와 같이 워드 라인(16)(즉, 게이트 라인(gate line))을 형성하고, 도 3에 도시된 바와 같이 컨택 패드(18, 20)(contact pad)들을 형성한다. 컨택 패드들은 비트 라인과 드레인 영역을 연결하는 비트 라인 컨택을 위한 패드(18)와 스토리지 전극과 소스 영역을 연결하는 스토리지 노드 컨택을 위한 패드(20)이다. 비트 라인 컨택과 스토리지 노드 컨택은 각각 다이렉트 컨택(direct contact; DC) 및 베리드 컨택(buried contact; BC)으로도 불린다.
이어서, 도 4에 도시된 바와 같이 제1 층간 절연막(도 7의 22)을 덮고 비트 라인 컨택 패드(18)와 연결되는 비트 라인 컨택(24)을 형성한다. 계속해서, 도 5에 도시된 바와 같이 비트 라인(34)을 형성한 후, 도 6에 도시된 바와 같이 스토리지 노드 컨택(50)을 형성한다. 이러한 종래의 반도체 소자 제조 공정은 디자인 룰이 0.1㎛ 이하에서 한계에 이르고 있다. 특히, 스토리지 노드 컨택(50)을 형성하는 공정이 중요한 문제 중의 하나이다. 이하, 도 7 내지 도 13을 참조하여, 비트 라인(34) 형성 단계에서부터 스토리지 노드 컨택(50) 형성 단계까지 좀더 자세히 설명한다.
도 7을 참조하면, 제1 층간 절연막(22) 위에 장벽 금속막(26)을 형성하고 그 위에 배선용 전도막(28)과 마스크막(30)을 적층한 후, 제1 포토레지스트 패턴(32)을 형성한다. 비트 라인으로 형성될 배선용 전도막(28)은 예컨대 텅스텐으로 이루어지며, 마스크막(30)은 예를 들어 실리콘 질화물로 이루어진다.
이어서, 도 8에 도시된 바와 같이, 제1 포토레지스트 패턴(32)을 마스크로 사용하여 마스크막(30)을 식각한 후, 제1 포토레지스트 패턴(32)을 제거한다. 그리고 나서, 패터닝된 마스크막(30)을 이용하여 배선용 전도막(28)과 장벽 금속막(26)을 식각함으로써 비트 라인(34)이 만들어진다. 이때, 마스크막(30)은 식각에 의하여 수백Å 이상 손실이 발생한다. 따라서, 이를 보상하기 위하여 애초에 마스크막(30)을 적층할 때 약 3000Å 이상 충분히 두껍게 덮여주어야 한다. 그렇지 않으면 추후 단계의 식각 공정에서 배선용 전도막(26)이 드러나게 되는 불량이 발생한다. 비트 라인(34)을 형성한 후에는, 도 9에 도시된 바와 같이 배선용 전도막(28)을 보호하기 위하여 다시 수백Å의 실리콘 질화물을 덮어 스페이서(36)를 형성하기도 한다.
이상과 같이 비트 라인(34)을 형성하는 종래의 방법은 비트 라인(34) 사이 틈새(38)의 종횡비(aspect ratio)가 커지기 때문에, 도 10에 도시된 바와 같이 제2 층간 절연막(40)으로 비트 라인(34) 사이의 틈새(38)를 채울 때 보이드(42)가 발생할 수 있다.
제2 층간 절연막(40)을 평탄화한 이후에는 도 11에 도시된 바와 같이 제2 포토레지스트 패턴(44)을 형성한다. 제2 포토레지스트 패턴(44)은 스토리지 노드 컨택을 형성하기 위한 것이다. 이어서, 도 12에 도시된 바와 같이 제2 층간 절연막(40)과 제1 층간 절연막(22)을 식각하여 스토리지 노드 컨택을 위한 컨택 홀(46)을 형성하고 제2 포토레지스트 패턴(44)을 제거한다. 이때, 층간 절연막(40, 22)의 식각은 하부에 있는 스토리지 노드 컨택 패드(20)가 드러날 때까지 실리콘 질화막(30)을 마스크로 하여 자기-정렬 방법으로 진행된다.
이와 같이 종래의 자기-정렬 방법에 따라 스토리지 노드 컨택을 위한 컨택 홀(46)을 형성하면, 제2 층간 절연막(40)으로 사용되는 산화물에 대한 실리콘 질화물의 식각 선택비가 충분하지 못하여 도면부호 48번이 가리키는 바와 같이 비트 라인(34)의 상부 모서리 쪽이 얇아지게 된다. 이는 도 13에 도시된 바와 같이 비트 라인(34)과 스토리지 노드 컨택(50)과의 단락을 유발할 수 있는 치명적인 결함이다. 스토리지 노드 컨택(50)은 층간 절연막(40, 22)의 컨택 홀(46)을 전도성 폴리실리콘(doped polysilicon)과 같은 전도성 물질로 채움으로써 형성된다.
따라서, 본 발명의 목적은 반도체 소자의 제조 공정에서 자기-정렬 방법으로 스토리지 노드 컨택을 형성할 때 발생하는 종래의 문제점들을 모두 해결하기 위한 새로운 방법을 제공하고자 하는 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 일정한 간격으로 전도성 배선들을 형성하고 절연막을 덮은 다음, 상기 전도성 배선 사이를 통과하여 상기 배선 하부에 있는 전도성 영역과 연결되도록 컨택을 형성하는 방법에 있어서, 상기 전도성 배선이 드러나지 않도록 상기 절연막을 선택적으로 제거하여 상기 전도성 영역을 부분적으로 노출시키는 컨택 홀을 형성하고, 상기 전도성 배선이 드러나도록 등방성 식각 공정을 진행하여 상기 컨택 홀을 확장하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 소정의 전도성 영역을 형성하는 단계와, 상기 전도성 영역을 덮도록 제1 절연막을 형성하는 단계와, 상기 제1 절연막 위에 일정한 간격으로 전도성 배선들을 형성하는 단계와, 상기 전도성 배선들을 덮도록 제2 절연막을 형성하는 단계와, 상기 전도성 배선이 드러나지 않도록 상기 제1 절연막과 상기 제2 절연막을 선택적으로 제거하여 상기 전도성 영역을 부분적으로 노출시키는 컨택 홀을 형성하는 단계와, 상기 전도성 배선이 드러나도록 등방성 식각 공정을 진행하여 상기 컨택 홀을 확장하는 단계, 및 상기 컨택 홀에 전도성 물질을 채워 상기 전도성 영역과 연결되도록 컨택을 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 위에 복수개의 워드 라인들을 형성하는 단계와; 상기 워드 라인들 사이에 제1 컨택 패드와 제2 컨택 패드를 형성하는 단계와; 상기 워드 라인들과 컨택 패드들을 덮도록 제1 층간 절연막을 형성하는 단계와; 상기 제1 층간 절연막을 선택적으로 제거하여 상기 제1 컨택 패드와 연결되는 제1 컨택을 형성하는 단계와; 상기 제1 컨택과 연결되며 상기 워드 라인들과 교차되도록 복수개의 비트 라인들을 형성하는 단계와; 상기 비트 라인들을 덮도록 제2 층간 절연막을 형성하는 단계와; 상기 비트 라인들이 드러나지 않도록 상기 제1 절연막과 상기 제2 절연막을 선택적으로 식각하여 상기 제2 컨택 패드를 부분적으로 노출시키는 컨택 홀을 형성하는 단계와; 상기 비트 라인이 드러나도록 습식 식각 공정을 진행하여 상기 컨택 홀을 확장하는 단계; 및 상기 컨택 홀에 전도성 물질을 채워 상기 제2 컨택 패드와 연결되는 제2 컨택을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, 상기 컨택 홀의 확장 단계 후에 절연물을 덮고 에치-백 공정을 진행하여 상기 비트 라인의 측면에 컨택 스페이서를 형성하는 단계를 더 포함할 수 있다. 또한, 상기 제1 절연막은 상기 제2 절연막보다 습식 식각 속도가 더 빠른 것이 바람직하다. 또한, 상기 비트 라인은 텅스텐 또는 티타늄으로 이루어지는 전도막과, 실리콘 질화물로 이루어지고 상기 전도막 위에 형성되는 마스크막을 포함하는 것이 바람직하며, 상기 마스크막은 약 2500Å의 두께로 이루어지는 것이 바람직하다. 예를 들어, 상기 제1 컨택은 비트 라인 컨택이고 상기 제2 컨택은 스토리지 노드 컨택이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다. 실시예를 설명함에 있어서, 본 발명이 속하는 기술 분야에 이미 잘 알려져 있는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 기술 내용을 보다 명확히 드러내기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 발명의 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소들의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에 있어서 동일한 구성요소 또는 대응하는 구성요소에 대해서는 동일한 참조 번호를 부여하였다.
실시예
도 14 내지 도 20은 본 발명의 실시예에 따른 자기-정렬 컨택 형성 방법을 나타내는 단면도들이다. 도 14를 참조하면, 반도체 기판(10)에 소자 분리 영역(12)과 소자 활성 영역(14)을 형성하고 나서, 워드 라인(도 2의 16)을 형성하고 컨택 패드(도 3의 18, 20)들을 형성하는 것은 종래와 동일한 방법에 의하여 이루어진다. 이어서, 제1 층간 절연막(22)을 덮고 비트 라인 컨택(도 4의 24)을 형성하는 것 역시 종래와 동일한 방법에 의하여 진행한다. 본 발명은 비트 라인을 형성하는 단계에서부터 스토리지 노드 컨택을 형성하는 단계까지 종래와 다른 방법을 사용한다.
비트 라인 컨택을 형성한 후, 도 14에 도시된 바와 같이 제1 층간 절연막(22) 위에 장벽 금속막(26)을 형성하고 그 위에 배선용 전도막(28)과 마스크막(30)을 적층한다. 이때, 마스크막(30)은 종래의 방법에 비하여 상대적으로 얇게, 예를 들어 약 2500Å 정도의 두께로 적층한다. 배선용 전도막(28)은 텅스텐, 티타늄 등의 물질로 이루어지며, 마스크막(30)은 실리콘 질화물로 이루어진다.
이어서, 마스크막(30) 위에 포토레지스트를 도포하여 제1 포토레지스트 패턴(32)을 형성하고 종래와 동일한 방법으로 비트 라인(34)을 형성한다. 비트 라인(34) 패턴의 모습이 도 15에 도시되어 있다.
계속해서, 결과물 전면에 실리콘 질화물을 약 100Å 내외로 얇게 덮은 후 에치-백(etch-back) 공정을 진행하여 도 16에 도시된 바와 같이 비트 라인 스페이서(36)를 형성한다. 이와 같이, 마스크막(30)과 비트 라인 스페이서(36)의 두께를 종전에 비하여 얇게 형성하게 되면 비트 라인(34) 사이 틈새(38)의 종횡비를 낮출 수 있다. 따라서, 도 16에 도시된 바와 같이 제2 층간 절연막(40)을 형성하여 비트 라인(34) 사이의 틈새(38)를 채울 때 보이드 발생을 방지할 수 있다. 한편, 제2 층간 절연막(40)의 습식 식각 속도가 제1 층간 절연막(22)의 습식 식각 속도보다 느리도록 각각의 막질을 선택하는 것이 바람직하다.
제2 층간 절연막(40)을 형성하고 평탄화한 이후에는 도 17에 도시된 바와 같이 제2 포토레지스트 패턴(44)을 형성한다. 제2 포토레지스트 패턴(44)은 종래에 비하여 상대적으로 패턴 폭이 넓게, 패턴 사이의 간격이 좁게 형성한다. 따라서, 제2 포토레지스트 패턴(44)을 마스크로 사용하여 제2 층간 절연막(40)과 제1 층간 절연막(22)을 식각하면, 종래에 비하여 폭이 작은 제1 컨택 홀(46a)이 형성된다. 즉, 층간 절연막(40, 22)들을 식각할 때 비트 라인 마스크막(30)이 드러나지 않고 정렬 여유(alignment margin)를 확보할 수 있도록 제1 컨택 홀(46a)을 작게 형성하는 것이다. 제1 컨택 홀(46a)을 형성하기 위한 식각 공정은 하부에 있는 스토리지 노드 컨택 패드(20)가 노출될 때까지 진행된다.
이어서, 도 18에 도시된 바와 같이 제2 포토레지스트 패턴(44)을 제거한 다음, 비트 라인 마스크막(30)이 드러나도록 등방성 식각, 즉 습식 식각 공정을 진행하여 제2 컨택 홀(46b)을 형성한다. 도면부호 52번이 가리키는 바와 같이 비트 라인 마스크막(30)이 드러날 때까지 습식 식각 공정을 진행하게 되면, 제2 층간 절연막(40)의 두께는 식각량 만큼 낮아지게 되고 제2 컨택 홀(46b)의 하부는 넓어지게 된다. 제2 컨택 홀(46b)의 하부가 넓어지는 이유는 제1 층간 절연막(22)의 습식 식각 속도가 제2 층간 절연막(40)의 습식 식각 속도보다 빠르도록 막질을 선택하기 때문이다.
이와 같이 제1 컨택 홀(46a)을 가능한 한 작게 형성한 후, 후속 습식 식각 공정으로 제1 컨택 홀을 확장한 제2 컨택 홀(46b)을 형성하게 되면, 제2 컨택 홀(46b)의 하부가 넓어지므로 컨택 저항을 충분히 확보할 수 있을 뿐만 아니라, 비트 라인 마스크막(30)에 대한 손상 없이 컨택 홀(46b)을 형성할 수 있다.
그런 다음, 결과물 전면에 실리콘 질화물을 수백Å의 두께로 덮은 후 건식 식각 방법으로 에치-백 공정을 진행하여 도 19에 도시된 바와 같이 스토리지 노드 컨택 스페이서(54)를 형성한다. 스토리지 노드 컨택 스페이서(54)는 비트 라인(34)과 스토리지 노드 컨택(도 20의 50) 사이의 절연 특성을 강화하기 위한 것이다. 스토리지 노드 컨택 스페이서(54)를 형성하기 위한 에치-백 공정에 의하여 비트 라인 마스크막(30)의 상부 모서리의 형태가 종래의 경우와 유사하게 변형되지만, 층간 절연막을 식각하는 과정에서 만들어지는 종래의 경우와는 근본적으로 다르다. 본 발명의 방법은 도면부호 48번이 가리키는 바와 같이 비트 라인(34) 상부의 모서리 쪽에 충분한 두께를 확보할 수 있다.
이어서, 도 20에 도시된 바와 같이 전도성 폴리실리콘과 같은 전도성 물질로 제2 컨택 홀(46b)을 채워 스토리지 노드 컨택(50)을 형성한다. 이상과 같은 방법으로 자기-정렬 컨택 형성 공정을 완료한 후, 공지의 방법으로 스토리지 전극을 포함하는 커패시터를 형성한다.
이상 설명한 바와 같이, 본 발명은 스토리지 노드 컨택을 위한 컨택 홀을 형성할 때 비트 라인이 드러나지 않게 제1 컨택 홀을 작게 형성한 후, 습식 식각 공정을 이용하여 비트 라인 마스크막이 드러나도록 컨택 홀을 확장함으로써, 층간 절연막으로 비트 라인 사이를 채울 때 발생하는 보이드의 문제, 비트 라인의 상부 모서리 쪽에서 비트 라인과 스토리지 노드 컨택 사이에 단락이 생기는 문제, 스토리지 노드 컨택 저항이 증가하는 문제 등을 모두 한꺼번에 해결할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
도 1 내지 도 6은 종래 기술에 따른 반도체 소자 제조 공정을 나타내는 평면도들이다.
도 7 내지 도 13은 종래 기술에 따른 자기-정렬 컨택 형성 방법을 나타내는 단면도들이다.
도 14 내지 도 20은 본 발명의 실시예에 따른 자기-정렬 컨택 형성 방법을 나타내는 단면도들이다.
<도면에 사용된 참조 번호의 설명>
10: 반도체 기판 12: 소자 분리 영역
14: 소자 활성 영역 16: 워드 라인
18: 비트 라인 컨택 패드 20: 스토리지 노드 컨택 패드
22: 제1 층간 절연막 24: 비트 라인 컨택
26: 장벽 금속막 28: 배선용 전도막
30: 마스크막 32: 제1 포토레지스트 패턴
34: 비트 라인 36: 스페이서
38: 비트 라인 틈새 40: 제2 층간 절연막
42: 보이드 44: 제2 포토레지스트 패턴
46: 컨택 홀 50: 스토리지 노드 컨택
54: 스토리지 노드 컨택 스페이서

Claims (12)

  1. 반도체 소자의 제조 방법에 있어서, 일정한 간격으로 전도성 배선들을 형성하고 절연막을 덮은 다음, 상기 전도성 배선 사이를 통과하여 상기 배선 하부에 있는 전도성 영역과 연결되도록 컨택을 형성하는 방법으로, 상기 전도성 배선이 드러나지 않도록 상기 절연막을 선택적으로 제거하여 상기 전도성 영역을 부분적으로 노출시키는 컨택 홀을 형성하고, 상기 전도성 배선이 드러나도록 등방성 식각 공정을 진행하여 상기 컨택 홀을 확장하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 컨택 홀의 확장 후에 절연물을 덮고 에치-백 공정을 진행하여 상기 전도성 배선의 측면에 컨택 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 소정의 전도성 영역을 형성하는 단계와, 상기 전도성 영역을 덮도록 제1 절연막을 형성하는 단계와, 상기 제1 절연막 위에 일정한 간격으로 전도성 배선들을 형성하는 단계와, 상기 전도성 배선들을 덮도록 제2 절연막을 형성하는 단계와, 상기 전도성 배선이 드러나지 않도록 상기 제1 절연막과 상기 제2 절연막을 선택적으로 제거하여 상기 전도성 영역을 부분적으로 노출시키는 컨택 홀을 형성하는 단계와, 상기 전도성 배선이 드러나도록 등방성 식각 공정을 진행하여 상기 컨택 홀을 확장하는 단계, 및 상기 컨택 홀에 전도성 물질을 채워 상기 전도성 영역과 연결되도록 컨택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서, 상기 컨택 홀의 확장 단계 후에 절연물을 덮고 에치-백 공정을 진행하여 상기 전도성 배선의 측면에 컨택 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3 항에 있어서, 상기 제1 절연막은 상기 제2 절연막보다 습식 식각 속도가 더 빠른 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제3 항에 있어서, 상기 전도성 배선은 텅스텐막과 그 위에 적층된 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 반도체 기판 위에 복수개의 워드 라인들을 형성하는 단계와;
    상기 워드 라인들 사이에 제1 컨택 패드와 제2 컨택 패드를 형성하는 단계와;
    상기 워드 라인들과 컨택 패드들을 덮도록 제1 층간 절연막을 형성하는 단계와;
    상기 제1 층간 절연막을 선택적으로 제거하여 상기 제1 컨택 패드와 연결되는 제1 컨택을 형성하는 단계와;
    상기 제1 컨택과 연결되며 상기 워드 라인들과 교차되도록 복수개의 비트 라인들을 형성하는 단계와;
    상기 비트 라인들을 덮도록 제2 층간 절연막을 형성하는 단계와;
    상기 비트 라인들이 드러나지 않도록 상기 제1 절연막과 상기 제2 절연막을 선택적으로 식각하여 상기 제2 컨택 패드를 부분적으로 노출시키는 컨택 홀을 형성하는 단계와;
    상기 비트 라인이 드러나도록 습식 식각 공정을 진행하여 상기 컨택 홀을 확장하는 단계; 및
    상기 컨택 홀에 전도성 물질을 채워 상기 제2 컨택 패드와 연결되는 제2 컨택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7 항에 있어서, 상기 컨택 홀의 확장 단계 후에 절연물을 덮고 에치-백 공정을 진행하여 상기 비트 라인의 측면에 컨택 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7 항에 있어서, 상기 제1 절연막은 상기 제2 절연막보다 습식 식각 속도가 더 빠른 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7 항에 있어서, 상기 비트 라인은 텅스텐 또는 티타늄으로 이루어지는 전도막과, 실리콘 질화물로 이루어지고 상기 전도막 위에 형성되는 마스크막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10 항에 있어서, 상기 마스크막은 약 2500Å의 두께로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제7 항에 있어서, 상기 제1 컨택은 비트 라인 컨택이고 상기 제2 컨택은 스토리지 노드 컨택인 것을 특징으로 하는 반도체 소자의 제조 방법.
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