KR20080094502A - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR20080094502A
KR20080094502A KR1020070039019A KR20070039019A KR20080094502A KR 20080094502 A KR20080094502 A KR 20080094502A KR 1020070039019 A KR1020070039019 A KR 1020070039019A KR 20070039019 A KR20070039019 A KR 20070039019A KR 20080094502 A KR20080094502 A KR 20080094502A
Authority
KR
South Korea
Prior art keywords
bit
insulating film
interlayer insulating
bit line
line
Prior art date
Application number
KR1020070039019A
Other languages
English (en)
Inventor
손상호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070039019A priority Critical patent/KR20080094502A/ko
Publication of KR20080094502A publication Critical patent/KR20080094502A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 반도체 소자 및 그의 제조방법은, 반도체 기판과, 상기 반도체 기판 상에 형성된 다수의 게이트와, 상기 게이트들을 덮도록 반도체 기판 상에 형성된 층간절연막과, 상기 층간절연막 상에 교번적으로 배치되면서 상기 게이트들 사이의 대응하는 기판 영역과 콘택되게 형성된 비트 라인 및 비트 바 라인을 포함하는 반도체 소자에 있어서, 상기 비트 라인과 비트 바 라인은 서로 다른 높이에 위치하도록 형성된 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1 및 도 2는 종래의 문제점을 나태낸 사진.
도 3은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300, 400, 500 : 반도체 기판 302, 402, 502 : 게이트
304, 404, 504 : 제1층간절연막 306, 406 : 절연막
308, 408, 512 : 제2층간절연막 310, 410 : 비트라인도전막
314, 414, 514 : 비트라인 516 : 마스크패턴
320, 420, 518 : 비트 바 라인 H : 제1콘택홀
H' : 제1콘택홀
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 비트라인 간의 붕괴 및 브릿지(Bridge) 현상을 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자의 배선 재료로서는 전기 전도도가 우수한 알루미늄과 텅스텐이 주로 이용되고 있다. 이중에서 상기 텅스텐은 알루미늄에 비해 전기 전도성은 다소 떨어지지만 열안정성이 우수하고 매립특성 또한 우수하다는 장점이 있어서 셀영역의 비트라인 물질로서 많이 이용되고 있다.
상기 비트라인은 셀영역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(sense amplifier : S/A)에 전달하는 역할을 한다.
또한, 상기 텅스텐은 셀영역을 전기적으로 제어하는 역할을 하며 증폭소자와 서브 워드라인(sub wordline : SWD)을 포함하는 주변회로영역에서도 배선 물질로서 이용되는데, 주변회로영역의 텅스텐 배선의 경우 기판의 접합영역은 물론 게이트와도 콘택되도록 형성한다.
한편, 상기 주변회로영역의 텅스텐 배선은 셀영역의 비트라인과는 그 역할에 있어서 차이가 있지만, 통상 셀영역의 비트라인과 동일한 단계에서 동일한 재질로 함께 형성하므로 이를 비트라인이라 명명한다.
이하에서는 텅스텐을 이용한 비트라인 형성방법을 포함하는 종래의 반도체 소자의 제조방법을 간략히 설명하도록 한다.
반도체 소자의 비트라인은 셀영역 및 주변회로영역의 하부 구조물과 개별 콘택되도록 형성하는데, 통상, Ti/TiN막과 같은 확산베리어막과 텅스텐막 및 질화막 재질의 하드마스크막의 적층막으로 구성한다. 여기서, 상기 하드마스크막은 텅스텐막의 식각을 위한 식각마스크막으며, 셀영역에서는 스토리지노드용 콘택플러그 형성시에 비트라인의 텅스텐막을 보호하는 역할도 수행한다.
상기 확산베리어막과 텅스텐막 및 하드마스크막의 적층막으로 구성된 비트라인을 형성한 후, 상기 비트라인들을 덮도록 산화막 재질의 층간절연막을 형성한다. 그런 다음, 셀영역에서는 상기 층간절연막 내에 스토리지노드용 콘택플러그를 형성하고, 이어서, 상기 스토리지노드용 콘택플러그와 콘택되는 캐패시터를 형성한다.
한편, 주변회로영역에서는 상기 층간절연막 상에 또 다른 층간절연막을 형성한 후, 상기 층간절연막들을 내에 비트라인과 콘택되는 금속배선용 콘택플러그를 형성하고, 이어서, 상기 금속배선용 콘택플러그와 콘택되는 금속배선을 형성한다.
그리고 나서, 후속 공정을 차례로 수행하여 반도체 소자의 제조 공정을 완료한다.
그러나, 반도체 소자의 디자인 룰이 급격하게 감소됨에 따라 반도체 소자의 배선 중에서 가장 간격이 작은 비트라인의 폭 또는 비트라인 간의 간격을 감소시키고 있다.
그런데, 상기와 같이 비트라인의 폭을 과도하게 감소시키게 되면 도 1에 도시된 바와 같이 비트라인의 폭이 과도하게 감소되어 과도하게 비트라인이 얇아지 며, 그에 따른 비트라인들 간의 붕괴(collapse)가 발생하게 되며, 또한, 비트라인들 간의 간격을 과도하게 감소시키게 되면, 도 2에 도시된 바와 같이 비트라인들 간의 브릿지(bridge)가 발생하게 된다.
따라서, 상기와 같은 비트라인의 붕괴 및 비트라인 간의 브릿지 현상으로 인하여 반도체 소자의 특성이 감소하게 되며, 그에 따른 반도체 소자의 수율이 감소하게 된다.
따라서, 본 발명은, 비트라인의 붕괴 및 비트라인 간의 브릿지 현상을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 반도체 소자의 특성 감소를 방지하여, 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는,반도체 기판; 상기 반도체 기판 상에 형성된 다수의 게이트; 상기 게이트들을 덮도록 반도체 기판 상에 형성된 층간절연막; 및 상기 층간절연막 상에 교번적으로 배치되면서 상기 게이트들 사이의 대응하는 기판 영역과 콘택되게 형성된 비트 라인 및 비트 바 라인;을 포함하는 반도체 소자에 있어서, 상기 비트 라인과 비트 바 라인은 서로 다른 높이에 위치하도록 형성된 것을 특징으로 한다.
상기 비트 라인은 상기 비트 바 라인 보다 높은 위치에 위치한다.
상기 비트 라인 및 비트 바 라인은 각각 플러그를 포함한다.
상기 비트 라인의 플러그와 상기 비트 바 라인의 플러그는 서로 다른 높이를 갖는다.
상기 비트 라인의 플러그는 상기 비트 바 라이의 플러그 보다 높은 높이를 갖는다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 교번적으로 배치되는 비트 라인 콘택 영역 및 비트 바 라인 콘택 영역을 갖는 반도체 기판 상에 제1층간절연막과 절연막 및 제2층간절연막을 차례로 형성하는 단계; 상기 비트 라인 콘택 영역의 제2층간절연막 부분을 절연막이 노출되도록 식각하는 단계; 상기 노출된 절연막 부분 및 그 아래의 제1층간절연막 부분을 식각하여 반도체 기판의 비트 라인 콘택 영역을 노출시키는 제1콘택홀을 형성하는 단계; 상기 비트 바 라인 콘택 영역의 제2층간절연막 및 절연막을 제1층간절연막이 노출되도록 식각하는 단계; 상기 노출된 제1층간절연막 부분을 식각하여 반도체 기판의 비트 바 라인 콘택 영역을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제1 및 제2 콘택홀을 매립하도록 제2층간절연막 상에 도전막을 형성하는 단계; 및 상기 도전막을 식각하여 교번적으로 배치되고 서로 다른 높이에 위치하는 비트 라인 및 비트 바 라인을 형성하는 단계;를 포함한다.
상기 절연막은 질화막으로 형성한다.
상기 절연막은 450∼550Å 두께로 형성한다.
상기 제2층간절연막은 산화막으로 형성한다.
상기 제2층간절연막은 450∼550Å 두께로 형성한다.
상기 노출된 절연막 부분 및 그 아래의 제1층간절연막 부분을 식각하여 반도체 기판의 비트 라인 콘택 영역을 노출시키는 제1콘택홀을 형성하는 단계는, SAC(Self Alignment Contact) 방식으로 수행한다.
상기 노출된 제1층간절연막 부분을 식각하여 반도체 기판의 비트 바 라인 콘택 영역을 노출시키는 제2콘택홀을 형성하는 단계는, SAC(Self Alignment Contact) 방식으로 수행한다.
상기 도전막은 텅스텐막으로 형성한다.
상기 도전막은 900∼1100Å 두께로 형성한다.
상기 비트 라인은 상기 비트 바 라인 보다 높은 위치에 위치하도록 형성한다.
상기 비트 라인 및 비트 바 라인은 각각 플러그를 포함하도록 형성한다.
상기 비트 라인의 플러그와 상기 비트 바 라인의 플러그는 서로 다른 높이를 갖도록 형성한다.
상기 비트 라인의 플러그는 상기 비트 바 라인의 플러그 보다 높은 높이를 갖도록 형성한다.
게다가, 본 발명의 따른 반도체 소자의 제조방법은, 교번적으로 배치되는 비트 라인 콘택 영역 및 비트 바 라인 콘택 영역을 갖는 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 반도체 기판의 비트 라인 콘택 영역을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 매립하도록 제1층간절연막 상에 제1도전막을 형성하는 단계; 상기 제1도전막을 식각하여 비트 라인 콘택 영역과 콘택되는 비트 라인을 형성하는 단계; 상기 비트 라인을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막과 제1층간절연막을 식각하여 반도체 기판의 비트 바 라인 콘택 영역을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀을 매립하도록 제2층간절연막 상에 제2도전막을 형성하는 단계; 및 상기 제2도전막을 식각하여 상기 비트 라인 보다 높은 위치에 위치하는 비트 바 라인을 형성하는 단계;를 포함한다.
상기 제1 및 제2 도전막은 텅스텐막으로 형성한다.
상기 제1 및 제2 도전막은 900∼1100Å 두께로 형성한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 게이트를 포함하는 층간절연막 상에 질화막과 같은 물질로 이루어진 절연막을 식각정지막의 용도로 형성하고, 상기 식각정지막 및 자기정렬콘택(Self Alignment Contact) 방식을 이용하여 각각의 비트라인 및 비트 바 라인 간이 서로 상이한 높이를 갖도록 형성한다.
이렇게 하면, 상기와 같이 트라인 및 비트 바 라인 간을 서로 상이한 높이로 형성함으로써, 그에 따른 각 교번되게 형성된 비트라인들 간의 간격을 과도하게 감소시키게 됨에 따라 발생하는 비트라인들 간의 브릿지(bridge)를 원천적으로 방지할 수 있다.
또한, 비트라인이 형성되는 부분의 상기 비트라인과 비트 바 라인 사이에 산 화막을 형성하여 상기 비트라인 간의 장벽으로 사용함으로써, 비트라인의 폭을 과도하게 감소시킴에 따른 과도하게 비트라인이 얇아지는 현상으로 인한 비트라인들 간의 붕괴(collapse) 현상 발생을 방지할 수 있다.
게다가, 각 비트라인들의 브릿지 및 붕괴 현상을 방지하면서도 각 비트라인 간의 간격을 종래의 그것보다 넓게 형성할 수 있어, 그에 따른 기생 캐패시턴스도 감소시킬 수 있다.
그 결과, 상기와 같은 비트라인 붕괴 및 비트라인 간의 브릿지 현상을 방지하고, 기생 캐패시턴스 또한 감소시킬 수 있음으로써, 반도체 소자 특성의 감소를 방지할 수 있다.
따라서, 그에 따른 반도체 소자의 수율을 향상시킬 수 있다.
자세하게, 도 3은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는, 게이트(302)와 같은 하부구조물이 형성된 반도체 기판(300) 상에 상기 다수의 게이트(302)들을 덮도록 제1층간절연막(304)이 형성된다.
또한, 상기 제1층간절연막(304) 상에는 교번적으로 배치되면서 상기 게이트(302)들 사이의 대응하는 반도체 기판(300) 영역과 콘택되도록 플러그가 형성되고, 상기 각각의 플러그와 콘택되도록 비트 라인(314) 및 비트 바 라인(320)이 형성된다.
이때, 상기 비트 라인(314)의 플러그와 상기 비트 바 라인(320)의 플러그는 서로 다른 높이를 갖도록 형성되며, 예컨대, 상기 비트 라인(314)의 플러그는 상기 비트 바 라인(320)의 플로그 보다 높은 높이를 갖도록 형성된다.
이에, 상기 비트 라인(314)과 비트 바 라인(320)은 서로 다른 높이에 위치하도록 형성되며, 예컨대, 상기 비트 라인(314)은 상기 비트 바 라인(320) 보다 높은 위치에 위치하도록 형성된다.
여기서, 미설명된 도면 부호 310은 비트라인 도전막을 나타낸다.
구체적으로, 도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 소자분리막 및 게이트(402)와 같은 하부 구조물이 형성되며, 각각 교번적으로 배치되는 비트라인 영역 및 상기 비트라인 영역과 이웃한 영역에 비트 바 라인 영역이 구비된 반도체 기판(400) 상에 제1층간절연막(404), 절연막(406) 및 제2층간절연막(408)을 차례로 형성한다.
이때, 상기 절연막(406) 및 제2층간절연막(408)은 각각 450∼550Å의 두께를 갖는 질화막 및 450∼550Å의 두께를 갖는 산화막으로 형성하도록 한다.
도 4b를 참조하면, 상기 제2층간절연막(408) 상에 상기 비트라인 영역을 노출시키는 마스크패턴을 형성하고, 상기 마스크패턴을 식각마스크로 상기 제2층간절연막(408)을 상기 절연막(406)을 식각정지막으로 하여 상기 절연막(406)이 노출될때까지 식각한다.
도 4c를 참조하면, 상기 식각된 절연막(406) 및 상기 제1층간절연막(404)을 자기정렬콘택(Self Alignment Contact : SAC) 방식으로 식각하여 상기 비트라인 영 역에 상기 비트라인 콘택 영역을 노출시키는 제1콘택홀(H)을 형성한다.
이때, 상기 자기정렬콘택 방식으로 제1층간절연막(404)에 대한 식각을 수행함으로써, 상기 제1콘택홀(H)의 하부의 폭은 상부의 폭보다 더 작은 폭의 크기를 갖도록 형성된다.
도 4d를 참조하면, 비트라인 영역에 형성된 상기 제1콘택홀(H)이 형성되지 않은 비트 바 라인 영역의 제2층간절연막(408) 및 상기 절연막(406)을 상기 제1층간절연막(404)이 노출될 때까지 식각한다.
도 4e를 참조하면, 상기 식각된 제1층간절연막(404)을 자기정렬콘택 방식으로 식각하여 비트 바 라인 영역에 상기 비트 바 라인 콘택 영역을 노출시키는 제2콘택홀(H')을 형성한다.
도 4f를 참조하면, 상기 비트라인 및 비트 바 라인의 제1 및 제2콘택홀(H, H')을 매립하도록 반도체 기판(400) 상에 900∼1100Å 정도의 두께로 텅스텐막과 같은 물질로 이루어진 비트라인 도전막(410)을 형성하고, 상기 비트라인 도전막(410)이 형성된 제1 및 제2콘택홀(H, H')을 포함하는 반도체 기판(400) 상에 대해 평탄화하여 본 발명의 실시예에 따른 비트라인(414) 및 비트 바 라인(420)을 형성한다.
이때, 상기 비트 라인(414)의 플러그와 상기 비트 바 라인(420)의 플러그는 서로 다른 높이를 갖도록 형성하며, 예컨대, 상기 비트 라인(414)의 플러그는 상기 비트 바 라인의 플러그(420) 보다 높은 높이를 갖도록 형성한다.
게다가, 상기 비트 라인(414)과 비트 바 라인(420)은 서로 다른 높이에 위치 하도록 형성하며, 예컨대, 상기 비트 라인(414)은 상기 비트 바 라인(420) 보다 높은 위치에 위치하도록 형성한다.
이 경우, 게이트를 포함하는 상기 제1층간절연막 상에 질화막과 같은 물질로 이루어진 절연막을 식각정지막의 용도로 형성하고, 상기 식각정지막 및 자기정렬콘택(Self Alignment Contact) 방식에 의해 비트라인 및 비트 바 라인의 콘택홀 간이 서로 상이한 높이를 갖도록 형성함으로써, 각각의 비트라인이 서로 상이한 높이를 갖도록 형성할 수 있다.
따라서, 상기와 같이 비트라인 및 비트 바 라인 간을 서로 상이한 높이로 형성함으로써, 그에 따른 비트라인들 간의 간격을 과도하게 감소시키게 됨에 따라 발생하는 비트라인들 간의 브릿지(bridge)를 원천적으로 방지할 수 있다.
또한, 비트라인이 형성되는 부분의 상기 비트라인과 비트 바 라인 사이에 산화막을 형성하여 상기 비트라인 간의 장벽으로 사용함으로써, 비트라인의 폭을 과도하게 감소시킴에 따른 과도하게 비트라인이 얇아지는 현상으로 인한 비트라인들 간의 붕괴(collapse) 현상 발생을 방지할 수 있다.
게다가, 각 비트라인들의 브릿지 및 붕괴 현상을 방지하면서도 각 비트라인 간의 간격을 종래의 그것보다 넓게 형성할 수 있어, 그에 따른 기생 캐패시턴스도 감소시킬 수 있다.
그 결과, 상기와 같은 비트라인 붕괴 및 비트라인 간의 브릿지 현상을 방지하고, 기생 캐패시턴스 또한 감소시킬 수 있음으로써, 반도체 소자 특성의 감소를 방지할 수 있으며, 그에 따른 반도체 소자의 수율을 향상시킬 수 있다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 5a를 참조하면, 게이트(502)와 같은 하부 구조물이 형성되고, 각각 교번적으로 배치되는 비트라인 콘택 영역 및 비트 바 라인 콘택 영역을 갖는 반도체 기판(500) 상에 상기 게이트(502)들을 덮도록 제1층간절연막(504)이 형성한다.
그런다음, 상기 제1층간절연막(504)을 자기정렬콘택 방식으로 식각하여 반도체 기판(500)의 상기 비트라인 콘택 영역을 노출시키는 제1콘택홀(H)을 형성한다.
도 5b를 참조하면, 상기 제1콘택홀(H)을 매립하도록 제1층간절연막(504) 상에 비트라인용 제1도전막(도시안됨)을 형성한다. 이때, 상기 비트라인용 제1도전막은 900∼1100Å의 두께를 갖는 텅스텐막으로 형성하도록 한다.
도 5c를 참조하면, 상기 비트라인용 제1도전막을 식각하여 상기 비트라인 콘택 영역과 콘택되는 비트라인(514)을 형성한다. 이어서, 상기 비트라인(514)을 덮도록 제1층간절연막(504) 상에 제2층간절연막(512)을 형성한다.
도 5d를 참조하면, 상기 제2층간절연막(512) 상에 상기 비트 바 라인 콘택 영역을 노출시키는 마스크패턴(516)을 형성한다.
도 5e를 참조하면, 상기 마스크패턴(516)을 식각마스크로 상기 제2층간절연막(512) 및 제1층간절연막(504)을 반도체 기판(500)이 노출될때까지 식각한다.
그런다음, 상기 노출된 제2층간절연막(504)을 자기정렬콘택 방식으로 식각하여 상기 비트 바 라인 영역에 제2콘택홀(H')을 형성하고, 상기 제2콘택홀(H')을 매립하도록 반도체 기판(500) 상에 비트라인용 제2도전막(도시안됨)을 형성한다.
이어서, 상기 비트라인용 제2도전막을 식각하여 상기 비트라인(514) 보다 높은 위치에 위치하는 비트 바 라인(518)을 형성한다.
여기서, 상기 비트라인용 제2도전막은 900∼1100Å의 두께를 갖는 텅스텐막으로 형성하도록 한다.
이 경우, 본 발명의 실시예에서와 마찬가지로 비트라인 및 비트 바 라인 간의 높이를 서로 상이하게 형성함으로써, 본 발명의 실시예에서와 동일한 효과을 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 비트라인 및 비트 바 라인로 구성된 각각의 비트라인 간을 서로 상이한 높이로 형성함으로써, 그에 따른 비트라인들 간의 간격을 과도하게 감소시키게 됨에 따라 발생하는 비트라인들 간의 브릿지(bridge) 발생을 원천적으로 방지할 수 있다.
또한, 본 발명은 비트라인이 형성되는 부분의 상기 비트라인과 비트 바 라인 사이에 산화막을 형성하여 상기 비트라인 간의 장벽으로 사용함으로써, 비트라인의 폭을 과도하게 감소시킴에 따른 과도하게 비트라인이 얇아지는 현상으로 인한 비트라인들 간의 붕괴(collapse) 현상 발생을 방지할 수 있다.
게다가, 본 발명은 각 비트라인들의 브릿지 및 붕괴 현상을 방지하면서도 각 비트라인 간의 간격을 종래의 그것보다 넓게 형성할 수 있어, 그에 따른 기생 캐패시턴스도 감소시킬 수 있다.
그 결과, 본 발명은 상기와 같은 비트라인 붕괴 및 비트라인 간의 브릿지 현상을 방지하고, 기생 캐패시턴스 또한 감소시킬 수 있음으로써, 반도체 소자 특성의 감소를 방지할 수 있다.
따라서, 그에 따른 반도체 소자의 수율을 향상시킬 수 있다.

Claims (21)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 다수의 게이트;
    상기 게이트들을 덮도록 반도체 기판 상에 형성된 층간절연막; 및
    상기 층간절연막 상에 교번적으로 배치되면서 상기 게이트들 사이의 대응하는 기판 영역과 콘택되게 형성된 비트 라인 및 비트 바 라인;
    을 포함하는 반도체 소자에 있어서,
    상기 비트 라인과 비트 바 라인은 서로 다른 높이에 위치하도록 형성된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 비트 라인은 상기 비트 바 라인 보다 높은 위치에 위치하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 비트 라인 및 비트 바 라인은 각각 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 비트 라인의 플러그와 상기 비트 바 라인의 플러그는 서로 다른 높이를 갖는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 비트 라인의 플러그는 상기 비트 바 라인의 플러그 보다 높은 높이를 갖는 것을 특징으로 하는 반도체 소자.
  6. 교번적으로 배치되는 비트 라인 콘택 영역 및 비트 바 라인 콘택 영역을 갖는 반도체 기판 상에 제1층간절연막과 절연막 및 제2층간절연막을 차례로 형성하는 단계;
    상기 비트 라인 콘택 영역의 제2층간절연막 부분을 절연막이 노출되도록 식각하는 단계;
    상기 노출된 절연막 부분 및 그 아래의 제1층간절연막 부분을 식각하여 반도체 기판의 비트 라인 콘택 영역을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 비트 바 라인 콘택 영역의 제2층간절연막 및 절연막을 제1층간절연막이 노출되도록 식각하는 단계;
    상기 노출된 제1층간절연막 부분을 식각하여 반도체 기판의 비트 바 라인 콘택 영역을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 제1 및 제2 콘택홀을 매립하도록 제2층간절연막 상에 도전막을 형성하는 단계; 및
    상기 도전막을 식각하여 교번적으로 배치되고 서로 다른 높이에 위치하는 비트 라인 및 비트 바 라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 절연막은 450∼550Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 제2층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6 항 또는 제 9 항에 있어서,
    상기 제2층간절연막은 450∼550Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 노출된 절연막 부분 및 그 아래의 제1층간절연막 부분을 식각하여 반도체 기판의 비트 라인 콘택 영역을 노출시키는 제1콘택홀을 형성하는 단계는,
    SAC(Self Alignment Contact) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 6 항에 있어서,
    상기 노출된 제1층간절연막 부분을 식각하여 반도체 기판의 비트 바 라인 콘택 영역을 노출시키는 제2콘택홀을 형성하는 단계는,
    SAC(Self Alignment Contact) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 6 항에 있어서,
    상기 도전막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 6 항 또는 제 13 항에 있어서,
    상기 도전막은 900∼1100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 6 항에 있어서,
    상기 비트 라인은 상기 비트 바 라인 보다 높은 위치에 위치하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 6 항에 있어서,
    상기 비트 라인 및 비트 바 라인은 각각 플러그를 포함하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 비트 라인의 플러그와 상기 비트 바 라인의 플러그는 서로 다른 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 비트 라인의 플러그는 상기 비트 바 라이의 플로그 보다 높은 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 교번적으로 배치되는 비트 라인 콘택 영역 및 비트 바 라인 콘택 영역을 갖는 반도체 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 식각하여 반도체 기판의 비트 라인 콘택 영역을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀을 매립하도록 제1층간절연막 상에 제1도전막을 형성하는 단계;
    상기 제1도전막을 식각하여 비트 라인 콘택 영역과 콘택되는 비트 라인을 형성하는 단계;
    상기 비트 라인을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막과 제1층간절연막을 식각하여 반도체 기판의 비트 바 라인 콘택 영역을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 제2콘택홀을 매립하도록 제2층간절연막 상에 제2도전막을 형성하는 단계; 및
    상기 제2도전막을 식각하여 상기 비트 라인 보다 높은 위치에 위치하는 비트 바 라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 및 제2 도전막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 제1 및 제2 도전막은 900∼1100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020070039019A 2007-04-20 2007-04-20 반도체 소자 및 그의 제조방법 KR20080094502A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070039019A KR20080094502A (ko) 2007-04-20 2007-04-20 반도체 소자 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070039019A KR20080094502A (ko) 2007-04-20 2007-04-20 반도체 소자 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR20080094502A true KR20080094502A (ko) 2008-10-23

Family

ID=40154676

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070039019A KR20080094502A (ko) 2007-04-20 2007-04-20 반도체 소자 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR20080094502A (ko)

Similar Documents

Publication Publication Date Title
US9613967B1 (en) Memory device and method of fabricating the same
US11563012B2 (en) Semiconductor structure with capacitor landing pad and method of making the same
US8841195B2 (en) Semiconductor device with multi-layered storage node and method for fabricating the same
US7358576B2 (en) Word line structure with single-sided partially recessed gate structure
US20140159131A1 (en) Reservoir capacitor of semiconductor device and method for fabricating the same
KR101168606B1 (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
KR100439034B1 (ko) 누설전류를 방지할 수 있는 반도체 장치의 비트라인구조및 그의 형성방법
KR20050116421A (ko) 반도체메모리소자의 자기정렬컨택 형성방법 및 이를이용한 반도체메모리소자의 제조방법
US7638827B2 (en) Semiconductor memory device
US20090258488A1 (en) Methods of fabricating semiconductor devices including storage node landing pads separated from bit line contact plugs
TWI549301B (zh) 垂直式電晶體結構與形成垂直式電晶體結構接觸節點的方法
US20100148228A1 (en) Semiconductor and manufacturing method of the same
US6982199B2 (en) Bitline of semiconductor device having stud type capping layer and method for fabricating the same
KR20060108432A (ko) 디램 장치 및 그 형성방법
KR20060074715A (ko) 반도체메모리장치 및 그 제조 방법
KR20090111050A (ko) 반도체 소자 및 그의 제조방법
KR20080094502A (ko) 반도체 소자 및 그의 제조방법
KR100576083B1 (ko) 반도체 장치 및 그 제조방법
KR100906646B1 (ko) 반도체 메모리 소자 및 그 제조방법
US20230320080A1 (en) Semiconductor memory device
TWI795025B (zh) 記憶體元件及其形成方法
KR20000007644A (ko) 반도체 장치의 제조 방법
KR101195261B1 (ko) 다마신 공정을 이용한 반도체 소자의 제조방법
KR20060107130A (ko) 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법
US6303955B1 (en) Dynamic random access memory with slanted active regions

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination