KR20040008622A

KR20040008622A - 더미 스토리지노드를 구비한 반도체소자의 제조 방법

Info

Publication number: KR20040008622A
Application number: KR1020020042290A
Authority: KR
Inventors: 박치균
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2004-01-31

Abstract

본 발명은 금속배선콘택(M1C) 식각시 캐패시터의 플레이트에서 식각이 균일하게 멈추지 않아 초래되는 콘택저항 불균일을 제거하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 반도체기판 상부에 캐패시터의 높이를 결정짓는 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 식각하여 셀캐패시터가 형성될 오목패턴과 더미 캐패시터가 형성될 더미 오목패턴을 동시에 형성하는 단계, 상기 오목패턴내에 스토리지노드를 형성함과 동시에 상기 더미 오목패턴내에 더미 스토리지노드를 형성하는 단계, 상기 스토리지노드 및 상기 더미 스토리지노드를 포함한 전면에 유전막을 형성하는 단계, 상기 유전막상에 콘택홀이 형성될 제1 영역과 상기 제1 영역으로부터 연장되어 상기 더미 오목패턴의 골부분에 채워지는 제2 영역을 갖는 플레이트를 형성하는 단계, 상기 플레이트상에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 플레이트의 제1 영역을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀을 통해 상기 플레이트에 연결되는 금속배선을 형성하는 단계를 포함한다.

Description

더미 스토리지노드를 구비한 반도체소자의 제조 방법{Method for fabricating semiconductor device having dummy storage node}

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터를 구비하는 반도체소자의 제조 방법에 관한 것이다.

최근에 메모리 소자의 집적도가 증가하면서 보다 높은 캐패시턴스와 작은 누설전류 특성이 요구됨에 따라 ONO구조에서 높은 유전상수를 지니는 Al₂O₃, TiO₂, HfO₂, ZrO₂, BLT, BST, Ta₂O₅등의 고유전 상수를 갖는 유전막을 적용하고 있다.

도 1은 종래기술에 따른 반도체소자를 도시한 도면이다.

도 1을 참조하면, 반도체기판(11)에 소자간 분리를 위한 필드산화막(12)이 형성되고, 반도체기판(11)상에 다수의 워드라인(13)이 형성되며, 워드라인(13)의 양측벽에 스페이서(14)가 형성된다.

그리고, 워드라인(13) 사이의 반도체기판(11)에 폴리실리콘플러그(16)가 접속되고, 폴리실리콘플러그(16)가 형성되지 않은 부분은 제1 층간절연막(Inter Layer Dielectric; ILD1, 15)이 형성된다.

그리고, 제1 층간절연막(15)상에 제2 층간절연막(17)이 형성되고, 제2 층간절연막(17)을 관통하여 비트라인이 콘택될 폴리실리콘플러그(16)에 비트라인(18)이 콘택되며, 비트라인(18)을 포함한 제2 층간절연막(17)상에 제3 층간절연막(19)이 형성된다.

그리고, 제3 층간절연막(17)과 제2 층간절연막(17)을 동시에 관통하여 나머지 폴실리콘플러그(16)에 스토리지노드콘택(20)이 연결된다.

그리고, 스토리지노드콘택(20)을 포함한 제3 층간절연막(17)상에 식각배리어막(21)과 캐패시터의 높이를 결정짓는 캐패시터산화막(22)의 적층물이 형성되고, 이 적층물을 식각하여 형성된 오목패턴내에 스토리지노드(23)가 형성된다. 그리고, 스토리지노드(23)를 포함한 전면에 유전막(24)과 플레이트(25)가 형성된다. 여기서, 플레이트(25)와 유전막(24)은 셀영역내에만 형성된다.

그리고, 플레이트(25)를 포함한 전면에 제4 층간절연막(26)이 형성되며, 제4 층간절연막(26)을 식각하여 형성된 콘택홀(이하 'M1C'라 약칭함)을 통해플레이트(25)와 금속배선(27)이 연결된다. 여기서, M1C는 플레이트(25)의 일측 끝단에 형성된다.

상술한 종래기술에서는 M1C이 셀영역을 포함한 주변회로영역에도 형성됨에 따라 식각타겟이 35000Å이다. 따라서, 플레이트에 연결되는 M1C는 상대적으로 단차가 작아서 플레이트를 관통하거나, 플레이트를 관통하기 직전, 플레이트를 300Å이하로 남기고 플레이트에서 정지하는 경우가 발생된다.

도 2a 내지 도 2c에서 도시하고 있듯이, 플레이트(25)상에 M1C을 위한 식각과정시 플레이트(25)를 300Å 이하의 두께로 남겨 놓고 플레이트(25)에서 정지되는 경우(도 2a), 플레이트(25)를 관통하기 직전에 식각이 멈추는 경우(도 2b), 플레이트(25)를 완전히 관통하는 경우(도 2c)가 웨이퍼내에서 모두 공존하게 된다.

이와 같이, M1C을 위한 식각 과정시 서로 다르게 공존하는 식각특성으로 인해 콘택저항값은 각각 다른 값을 가지며, 콘택저항값도 정상적으로 콘택될 때(플레이트를 300Å 이상의 두께로 남겨 놓고 정지하는 경우)보다 커진다.

즉, 도 2c의 경우는 M1C의 측면만이 플레이트와 콘택됨에 따라 정상적인 경우보다 콘택저항값보다 커지게 된다. 그리고, 도 2a 및 도 2b의 경우는 M1C의 아래쪽면과의 콘택 부분에서 플레이트(25)가 적게 남아 있기 때문에 플레이트(25) 구동시 전자의 밀집현상이 생겨 콘택저항이 정상적인 경우보다 커진다.

따라서, 도 2a, 도 2b 및 도 2c의 모든 경우는 정상일때보다 콘택저항값이 커지고 콘택 형태에 따라 각각 다르게 콘택저항을 갖는다. 이는 메모리칩 구동시 안정적이지 못하여 신뢰성이 저하되는 문제가 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 금속배선콘택(M1C) 식각시 캐패시터의 플레이트에서 식각이 균일하게 멈추지 않아 초래되는 콘택저항 불균일을 제거하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 반도체소자를 도시한 도면,

도 2a는 종래 M1C을 위한 식각과정시 플레이트를 300Å 이하의 두께로 남겨 놓고 플레이트에서 정지되는 경우를 도시한 도면,

도 2b는 종래 M1C을 위한 식각과정시 플레이트를 관통하기 직전에 식각이 멈추는 경우를 도시한 도면,

도 2c는 종래 M1C을 위한 식각과정시 플레이트를 완전히 관통하는 경우를 도시한 도면,

도 3a 내지 도 3d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다

도 4a는 본 발명의 실시예에 따른 M1C을 위한 식각과정시 플레이트의 제1 영역을 300Å 이하의 두께로 남겨 놓고 제1 영역에서 정지되는 경우를 도시한 도면,

도 4b는 본 발명의 실시예에 따른 M1C을 위한 식각과정시 플레이트의 제1 영역을 관통하기 직전에 식각이 멈추는 경우를 도시한 도면,

도 4c는 본 발명의 실시예에 따른 M1C을 위한 식각과정시 플레이트의 제1 영역을 완전히 관통하는 경우를 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명

31 : 반도체기판 33 : 워드라인

36a,36b : 폴리실리콘플러그 38 : 비트라인

40 : 스토리지노드콘택 44b : 더미 캐패시터 영역

45a : 스토리지노드 45b : 더미 스토리지노드

46 : 유전막 47 : 플레이트

47a : 제1 영역 47b : 제2 영역

49 : M1C 마스크 50 : M1C

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 상부에 캐패시터의 높이를 결정짓는 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 식각하여 셀캐패시터가 형성될 오목패턴과 더미 캐패시터가 형성될 더미 오목패턴을 동시에 형성하는 단계, 상기 오목패턴내에 스토리지노드를 형성함과 동시에 상기 더미 오목패턴내에 더미 스토리지노드를 형성하는 단계, 상기 스토리지노드 및 상기 더미 스토리지노드를 포함한 전면에 유전막을 형성하는 단계, 상기 유전막상에 콘택홀이 형성될 제1 영역과 상기 제1 영역으로부터 연장되어 상기 더미 오목패턴의 골부분에 채워지는 제2 영역을 갖는 플레이트를 형성하는 단계, 상기 플레이트상에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 플레이트의 제1 영역을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀을 통해 상기 플레이트에 연결되는 금속배선을 형성하는 단계를 포함함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체기판(31)상에 미도시된 게이트산화막과 다수의 워드라인(33)을 형성하고, 워드라인(33)의 양측벽에 스페이서(34)를 형성한다. 이때, 워드라인(33)은 폴리실리콘막 또는 금속막 등의 게이트전극과 보호막의 순서로 적층된 구조물이다.

다음에, 워드라인(33)을 포함한 전면에 제1 층간절연막(ILD1, 35)을 형성한 후, 제1 층간절연막(35)을 식각하여 폴리실리콘플러그가 형성될 영역을 노출시킨다. 다음에, 전면에 폴리실리콘막을 증착한 후, 워드라인(33) 상부가 드러날때까지 평탄화하여 폴리실리콘플러그(36a,36b)를 형성한다.

다음에, 제1 층간절연막(35)상에 제2 층간절연막(ILD2, 37)을 형성한 후, 제2 층간절연막(37)을 식각하여 폴리실리콘플러그(36a, 36b) 중에서 비트라인이 콘택될 폴리실리콘플러그(36b)를 노출시키는 비트라인콘택홀을 형성한다. 다음에, 비트라인콘택홀을 통해 폴리실리콘플러그(36b)에 연결되는 비트라인(38)을 형성한다. 이때, 비트라인(38)은 배리어메탈을 사이에 두고 폴리실리콘플러그에 연결될 수 있고, 워드라인(33)과 유사하게 보호막과 측벽 스페이서를 가질 수 있다.

다음에, 비트라인(38)을 포함한 전면에 제3 층간절연막(ILD3, 39)을 증착 및 평탄화한후, 제3 층간절연막(39)과 제2 층간절연막(37)을 식각하여 스토리지노드가 콘택될 폴리실리콘플러그(36a)를 노출시키는 스토리지노드콘택홀을 형성한다. 다음에, 스토리지노드콘택홀을 통해 폴리실리콘플러그(36a)에 연결되는 스토리지노드콘택(40)을 형성한 후, 제3 층간절연막(39)상에 식각배리어막(41)과 캐패시터의 높이를 결정짓는 캐패시터산화막(42)을 형성한다.

여기서, 스토리지노드콘택(40)은 잘 알려진 바와 같이, 폴리실리콘플러그, 티타늄실리사이드막 및 티타늄나이트라이드막의 순서로 적층된 구조이며, 식각배리어막(41)은 캐패시터산화막(42) 식각시 선택비를 갖는 질화막을 이용하고, 캐패시터산화막(42)은 USG, PSG, BPSG, PE-TEOS(Plasma Enhanced Tetra Ethly Ortho Silicate) 및 LP-TEOS(Plasma Pressure TEOS)로 이루어진 그룹중에서 선택된 하나를 이용한다.

도 3b에 도시된 바와 같이, 캐패시터산화막(42)상에 캐패시터 영역을 정의하는 마스크(43)를 형성한다. 이때, 마스크(43)에는 더미 캐패시터영역을 정의하는 더미패턴(43a)이 삽입되어 있다.

다음으로, 마스크(43)를 식각마스크로 식각배리어막(41)에서 식각이 멈추도록 캐패시터산화막(42)을 식각하고 연속해서 식각배리어막(41)을 식각하여 스토리지노드콘택(40)을 오픈시키는 오목패턴(44a)과 더미 오목패턴(44b)을 동시에 형성한다. 여기서, 오목패턴(44a)은 캐패시터가 형성될 영역이고, 더미 오목패턴(44b)은 더미 캐패시터가 형성될 영역이다.

이때, 소자의 디자인룰에 따라 다르겠지만, 오목패턴(44a)과 더미 오목패턴(44b)은 그 폭이 다를 수도 있다. 이를 테면, 후속 M1C의 공정 마진을 확보하기 위해서는 더미 오목패턴(44b)의 골부분에 큰 면적으로 플레이트가 남아야 하기 때문에 더미 오목패턴(44b)이 오목패턴(44a)보다는 더 크다.

도 3c에 도시된 바와 같이, 오목패턴(44a)과 더미 오목패턴(44b)을 포함한 전면에 스토리지노드용 도전막을 증착한 후, 에치백 또는 화학적기계적연마를 통해 오목패턴(44a)의 내부와 더미 오목패턴(44b)의 내부에만 이웃한 스토리지노드와 서로 절연되는 스토리지노드(45a)와 더미 스토리지노드(45b)를 형성한다.

다음으로, 스토리지노드(45a)와 더미 스토리지노드(45b)를 포함한 전면에 유전막(46)과 플레이트(47)용 도전막을 차례로 증착한 후, 셀영역에만 잔류하도록 식각한다. 여기서, 플레이트(47)는 통상적으로 오목패턴(44a) 상부에 형성되는 플레이트(47)로부터 연장된 부분이면서 M1C 과정이 이루어지는 제1 영역(47a)를 포함한다.

그리고, 제1 영역(47a)로부터 연장된 제2 영역(47b)도 동시에 형성되는데, 제2 영역(47b)은 하부에 미리 더미 스토리지노드(45b)를 형성시킴에 따라 더미 오목패턴(44b)의 골부분에 채워지는 부분으로서 그 두께가 더미 오목패턴(44b)의 깊이만큼이고, 그 폭은 후속 M1C의 폭보다는 커야 한다.

비록 플레이트(47)의 제1 영역(47a)과 제2 영역(47b)이 더미 캐패시터 영역에 위치하여 더미 캐패시터의 플레이트를 이루고는 있으나, 플레이트(47)에 연결되는 부분이기 때문에 제1 영역(47a)과 제2 영역(47b)은 소자 구동시 모두 셀플레이트로 작용한다.

한편, 플레이트(47)용 도전막은 폴리실리콘, 티타늄나이트라이드(TiN), 티타늄나이트라이드와 폴리실리콘막의 적층막 또는 노블계(Noble) 금속막이 가능하다.

전술한 바에 의해, 셀영역에는 실제 셀 캐패시터로 작용하는 캐패시터와 캐패시터의 형태를 갖고는 있으나 셀캐패시터로 작용하지 않는 더미 스토리지노드를 포함하는 더미 캐패시터가 형성된다.

도 3d에 도시된 바와 같이, 플레이트(47)를 포함한 전면에 제4 층간절연막(ILD4, 48)을 형성한 후, 제4 층간절연막(48)상에 M1C 마스크(49)를 형성한다.

다음으로, M1C 마스크(49)를 식각마스크로 제4 층간절연막(48)을 식각하여 플레이트(47)의 제1 영역(47a)을 노출시키는 M1C(50)을 형성한다.

M1C(50)을 위한 식각과정시 플레이트(47)의 제1 영역(47a)를 300Å 이하의 두께로 남겨 놓고 제1 영역(47a)에서 정지되는 경우(도 4a 참조), 제1 영역(47a)을 관통하기 직전에 식각이 멈추는 경우(도 4b), 제1 영역(47a)을 완전히 관통하는 경우(도 4c)가 웨이퍼내에서 모두 공존하게 된다.

도 4a를 참조하면, 플레이트(47)의 제1 영역(47a)를 300Å 이하의 두께로 남겨 놓고 제1 영역(47a)에서 정지된다고 하더라도, M1C(50)의 아래쪽 면과의 콘택 부분에서 플레이트(47)를 이루는 제2 영역(47b)이 형성되어 있기 때문에 플레이트(47) 구동시 전자의 밀집 현상이 발생되는 것을 방지한다.

도 4b를 참조하면, 플레이트(47)의 제1 영역(47a)을 관통하기 직전에 식각이 멈춘다고 하더라도 M1C(50)의 아래쪽 면과의 콘택 부분에서 플레이트(47)를 이루는 제2 영역(47b)이 형성되어 있기 때문에 플레이트(47) 구동시 전자의 밀집 현상이 발생되는 것을 방지한다

도 4c를 참조하면, 플레이트(47)의 제1 영역(47a)을 완전히 관통하더라도 M1C(50)의 측면 및 바닥이 모두 플레이트(47)의 제1 영역(47a) 및 제2 영역(47a)과 콘택됨에 따라 정상적인 경우의 콘택저항값과 동일하다.

전술한 바에 의하면, 플레이트를 이루면서 플레이트로부터 연장되는 제2 영역을 형성하므로써 M1C 과정시 모두 300Å 이상의 두께로 남겨놓은 것과 동일하게 하여 콘택저항값을 균일하게 한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 M1C을 위한 식각과정이 이루어지는 플레이트를 두껍게 하므로써, M1C의 불균일한 식각이 발생하더라도 콘택저항을 균일하게 확보하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims

반도체기판 상부에 캐패시터의 높이를 결정짓는 캐패시터산화막을 형성하는 단계;

상기 캐패시터산화막을 식각하여 셀캐패시터가 형성될 오목패턴과 더미 캐패시터가 형성될 더미 오목패턴을 동시에 형성하는 단계;

상기 오목패턴내에 스토리지노드를 형성함과 동시에 상기 더미 오목패턴내에 더미 스토리지노드를 형성하는 단계;

상기 스토리지노드 및 상기 더미 스토리지노드를 포함한 전면에 유전막을 형성하는 단계;

상기 유전막상에 콘택홀이 형성될 제1 영역과 상기 제1 영역으로부터 연장되어 상기 더미 오목패턴의 골부분에 채워지는 제2 영역을 갖는 플레이트를 형성하는 단계;

상기 플레이트상에 층간절연막을 형성하는 단계;

상기 층간절연막을 식각하여 상기 플레이트의 제1 영역을 노출시키는 콘택홀을 형성하는 단계; 및

상기 콘택홀을 통해 상기 플레이트에 연결되는 금속배선을 형성하는 단계

를 포함함을 특징으로 하는 반도체소자의 제조 방법.
제1항에 있어서,

상기 플레이트의 제1 영역은 상기 오목패턴 상부에 형성되는 상기 플레이트로부터 연장된 부분인 것을 특징으로 하는 반도체소자의 제조 방법.
제1항에 있어서,

상기 더미 오목패턴은 상기 오목패턴보다 그 폭이 적어도 큰 것을 특징으로 하는 반도체소자의 제조 방법.
제1항에 있어서,

상기 플레이트의 제2 영역은 그 폭이 상기 콘택홀의 폭보다 큰 것을 특징으로 하는 반도체소자의 제조 방법.
제1항에 있어서,

상기 플레이트는 폴리실리콘막, 티타늄나이트라이드막, 티타늄나이트라이드막과 폴리실리콘막의 적층막 또는 노블계 금속막중에서 선택되는 것을 특징으로 하는 반도체소자의 제조 방법.