KR100985409B1 - 반도체 장치의 캐패시터 제조 방법 - Google Patents

반도체 장치의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 캐패시터의 접촉저항을 개선하고, 캐패시터 간의 브릿지를 방지하는 반도체 장치의 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상에 절연막을 형성하는 단계; 상기 절연막을 관통하여 상기 기판과 연결되는 스토리지 노드 콘택 플러그를 형성하는 단계; 상기 스토리지 노드 콘택 플러그를 경사 프로파일로 일정 깊이 리세스 시키는 단계; 상기 리세스 된 스토리지 노드 콘택 플러그 상에 단차를 따라 배리어 메탈층을 형성하는 단계; 상기 배리어 메탈층을 포함하는 전체구조 상에 희생막을 형성하는 단계; 상기 희생막을 식각하여 배리어 메탈층을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부의 단차를 따라 하부전극을 형성하는 단계; 상기 희생막을 제거하는 단계를 포함하여 스토리지 노드 콘택 플러그를 경사 프로파일을 갖도록 일정 깊이 리세스시켜서 배리어 메탈층을 형성함으로써, 경사 프로파일 만큼의 접촉 면적이 증가되어 접촉저항을 감소시키고, 저장용량을 확보하며, 딥아웃 공정시 하부전극의 쓰러짐을 방지하는 효과가 있다. 또한, 배리어 메탈층을 스토리지 노드 콘택 플러그 상에 국부적으로 형성함으로써, 잔류물 발생을 방지하여 잔류물에 의한 캐패시터 간의 브릿지(Bridge)를 방지하는 효과가 있다.
하부전극, 접촉면적, 접촉저항

Description

반도체 장치의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPASITOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
반도체 소자의 고집적화로 인해 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 요구되는 높은 정전용량(Capacitance)을 확보하여야 한다. 이를 위해, 캐패시터 사이의 희생막을 제거하는 실린더형 캐패시터의 제조 방법이 제안되고 있다.
한편, 하부전극 형성시 접촉저항 감소 및 하부층과의 접착력 개선을 위해 배리어 메탈층을 적용하고 있다.
그러나, 소자의 고집적화가 계속됨에 따라 캐패시터의 바텀(Bottom) 크기 역시 감소하고 있으며, 이에 따라 하부 스토리지 노드 콘택 플러그(Storage Node Contact Plug)와의 접촉면적이 감소하여 접촉저항 감소에 한계가 있다.
또한, 배리어 메탈층으로 많이 사용되는 티타늄막의 경우, 바텀쪽으로 갈수록 증착능력이 떨어져 접촉저항(Rc)을 개선하는데 어려움이 있다.
그리고, 배리어 메탈층 및 도전층 형성 후, 하부전극 형성을 위한 분리 식각공정에서 배리어 메탈층이 모두 제거되지 않고, 잔류물(Residue)가 남게되며, 이러한 잔류물로 인해 캐패시터 간에 브릿지(Bridge)가 발생하는 문제점이 있다. 딥아웃 공정에서 하부전극의 쓰러짐 현상을 방지하기 위해 지지층을 형성하는 경우, 잔류물로 인한 캐패시터 간의 브릿지 발생은 더욱 심화되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 캐패시터의 접촉저항을 개선할 수 있는 반도체 장치의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적으로는, 캐패시터 간의 브릿지를 방지하는 반도체 장치의 캐패시터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 캐패시터 제조 방법은 기판 상에 절연막을 형성하는 단계; 상기 절연막을 관통하여 상기 기판과 연결되는 스토리지 노드 콘택 플러그를 형성하는 단계; 상기 스토리지 노드 콘택 플러그를 경사 프로파일로 일정 깊이 리세스 시키는 단계; 상기 리세스 된 스토리지 노드 콘택 플러그 상에 단차를 따라 배리어 메탈층을 형성하는 단계; 상기 배리어 메탈층을 포함하는 전체구조 상에 희생막을 형성하는 단계; 상기 희생막을 식각하여 배리어 메탈층을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부의 단차를 따라 하부전극을 형성하는 단계; 상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 스토리지 노드 콘택 플러그를 경사 프로파일을 갖도록 일정 깊이 리세스시켜서 배리어 메탈층을 형성함으로써, 경사 프로파일 만큼의 접촉 면적이 증가되어 접촉저항이 감소되는 효과가 있다.
또한, 리세스 된 스토리지 노드 콘택 플러그 상에 배리어 메탈층을 형성한 후, 하부전극을 형성함으로써 캐패시터의 높이 증가 없이 스토리지 노드 콘택 플러그가 리세스 된 만큼의 저장용량(Cs)이 확보되는 효과가 있다. 또한, 스토리지 노드 콘택 플러그를 리세스 시킴으로써 평탄한 바텀(Bottom) 프로파일을 갖는 하부전극 형성시 보다 바텀 쪽에 지지되는 힘이 크기 때문에 딥아웃 공정시 하부전극의 쓰러짐이 방지되는 효과가 있다.
또한, 배리어 메탈층을 스토리지 노드 콘택 플러그 상에 국부적으로 형성함으로써, 하부전극의 접착력을 위한 접착층 적용시 막 간의 선택비에 따른 잔류물 발생이 방지되는 효과가 있다. 따라서, 잔류물에 의한 캐패시터 간의 브릿지(Bridge)가 방지되는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 절연막(12)을 형성한다. 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 절연막(12)을 형성하기 전에 기판(11) 상에 게이트 패턴 및 비트라인 패턴 등의 소정 공정이 진행될 수 있다.
절연막(12)은 기판(11)과 상부층 간의 층간절연을 위한 것으로, 산화막계열로 형성한다. 예컨대, 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막, 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막을 포함할 수 있다.
이어서, 절연막(12)을 관통하여 기판(11)에 연결되는 스토리지 노드 콘택 플러그(Storage Node Contact Plug, 13)를 형성한다. 스토리지 노드 콘택 플러그(13)는 절연막(12) 상에 스토리지 노드 콘택 영역을 오픈시키는 감광막 패턴을 형성하고, 감광막 패턴을 식각장벽으로 절연막(12)을 식각하여 기판(11)을 노출시킨 후, 도전물질을 매립하고, 절연막(12)의 상부표면이 드러나는 타겟으로 평탄화를 진행하여 형성한다. 도전물질은 폴리실리콘(Poly Silicon)으로 형성하는 것이 바람직하다.
이어서, 스토리지 노드 콘택 플러그(13)를 일정 깊이 리세스(Recess) 시킨다. 이때, 스토리지 노드 콘택 플러그(13)는 양측벽에 경사 프로파일(Slope Profile)을 갖도록 리세스 시키는 것이 바람직하다.
도 1b에 도시된 바와 같이, 리세스 된 스토리지 노드 콘택 플러그(13)의 단차를 따라 배리어 메탈층(14, Barrier Metal)을 형성한다. 배리어 메탈층(14)은 후속 공정이 진행됨에 따라, 스토리지 노드 콘택 플러그(13)와 반응하여 실리사이드를 형성함으로써 접촉저항을 개선함과 동시에, 후속 하부전극과 스토리지 노드 콘택 플러그(13) 간의 접착력을 개선하기 위한 것으로, 티타늄막(Ti Layer)으로 형성하는 것이 바람직하다.
특히, 배리어 메탈층(14)이 경사 프로파일을 갖는 리세스된 스토리지 노드 콘택 플러그(13)의 단차를 따라 형성되었기 때문에 후속 스토리지 노드 콘택 플러그(13)와 하부전극 사이에 접촉 면적을 증가시켜 접촉저항을 감소시킬 수 있다.
도 1c에 도시된 바와 같이, 배리어 메탈층(14) 상에 도전물질(15)을 형성하여 스토리지 노드 콘택 플러그(13)의 리세스 된 부분을 매립한다. 스토리지 노드 콘택 플러그(13)의 리세스 된 부분이 모두 매립되도록 도전물질(15)을 형성한 후, 절연막(12)의 높이와 동일하도록 즉, 절연막(12) 상부에 도전물질(15)이 잔류하지 않도록 식각 또는 연마를 진행할 수 있다.
도전물질(15)은 배리어 메탈층(14)과 동일한 물질로 형성하거나, 스토리지 노드 콘택 플러그(13)와 동일한 물질로 형성하는 것이 바람직하다. 또는, 도전물질(15)로 전극성을 가진 물질을 형성할 수 있다.
도 1d에 도시된 바와 같이, 절연막(12)을 포함하는 전체구조 상에 식각정지막(16)을 형성한다. 식각정지막(16)은 후속 하부전극을 위한 오픈부 형성시 절연 막(12)이 손실되는 것을 방지하기 위한 것으로, 절연막(12) 및 후속 희생막(17)과 선택비를 갖는 물질로 형성한다. 절연막(12) 및 희생막(17)이 산화막인 경우, 식각방지막(16)은 질화막으로 형성하는 것이 바람직하다.
이어서, 식각정지막(16) 상에 희생막(17)을 형성한다. 희생막(17)은 후속 하부전극을 형성하기 위한 오픈부를 제공하기 위한 것으로, 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막, 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막을 포함할 수 있다.
이어서, 희생막(17) 상에 감광막 패턴(18)을 형성한다. 감광막 패턴(18)을 형성하기 전에 감광막 패턴(18)의 노광 공정에서 반사 방지를 위해 희생막(17) 상에 반사방지막을 추가로 형성할 수 있다. 또한, 식각마진을 확보하기 위해 하드마스크막을 추가로 형성할 수 있다.
감광막 패턴(18)을 식각장벽으로 이용하여 희생막(17) 및 식각정지막(16)을 식각한다. 희생막(17)은 산화막 식각가스를 이용하여 식각하는데 이때, 질화막질인 식각정지막(16)에서 식각이 정지되면서 하부 절연막(12)이 손실되는 것을 방지한다.
식각정지막(16)은 질화막 식각가스를 이용하여 식각하며, 이때 산화막인 절연막(12)은 선택비에 의해 손실되지 않는다. 또한, 식각정지막(16)의 식각공정은 후속 하부전극과 스토리지 노드 콘택 플러그(13) 간에 접촉특성을 위해 식각정지막(16)이 잔류하지 않도록 충분한 과도식각(Over Etch)으로 진행할 수 있다.
특히, 도전물질(15)이 배리어 메탈층(14)과 서로 다른 물질인 경우, 식각정지막(16)의 과도식각은 도전물질(15)이 모두 식각되어 배리어 메탈층(14)을 오픈시키는 타겟으로 진행하는 것이 바람직하다.
희생막(17) 및 식각정지막(16)의 식각으로 배리어 메탈층(14)을 노출시키는 오픈부(19)가 형성된다.
도 1e에 도시된 바와 같이, 감광막 패턴(18)을 제거한다. 감광막 패턴(18)은 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립 공정으로 진행할 수 있다.
이어서, 오픈부(19)를 포함한 전체 구조의 단차를 따라 하부전극용 도전막(20)을 형성한다. 도전막(20)은 티타늄질화막(TiN)으로 형성하는 것이 바람직하다. 한편, 스토리지 노드 콘택 플러그(13) 상의 배리어 메탈층(14)이 접착층 역할을 하기 때문에, 도전막(20)과 스토리지 노드 콘택 플러그(13)의 접착력이 개선된다.
도 1f에 도시된 바와 같이, 희생막(17) 상부에 형성된 도전막(20)을 식각 또는 연마하여 하부전극(20A)을 형성한다.
스토리지 노드 콘택 플러그(13) 와의 접착력 개선을 위한 배리어 메탈층(14)은 스토리지 노드 콘택 플러그(13) 상에만 국부적으로 형성되었기 때문에, 하부전극(20A)을 위한 식각 또는 연마공정이 진행되는 물질은 도전막(20)의 단일막으로 구성된다. 따라서, 도전막(20)의 접착력 개선을 위해 접착층과 도전막의 적층구조를 형성하는 경우, 막 간의 선택비에 의해 접착층이 완전히 제거되지 못하고 잔류물(Residue)이 형성되는 것을 방지할 수 있다.
도 1g에 도시된 바와 같이, 딥아웃(Dip Out) 공정을 진행하여 실린더형 하부전극(20A)을 형성한다. 도 1e에서 경사 프로파일을 갖는 배리어 메탈층(14) 상에 하부전극용 도전막(20)을 형성함으로써, 평탄한 바텀(Bottom) 프로파일을 갖는 하부전극 형성시 보다 바텀 쪽에 지지되는 힘이 크기 때문에 딥아웃 공정시 하부전극(20A)의 쓰러짐을 방지할 수 있다.
또한, 식각정지막(16)에 의해 습식용액의 하부 침투를 방지하여 절연막(12) 의 손실을 방지할 수 있다.
도 1h에 도시된 바와 같이, 하부전극(20A)을 포함하는 전체구조의 단차를 따라 유전막(21)을 형성한다. 유전막(21)은 절연물질로 형성하며, ZAZ(ZrO2/Al2O3/ZrO2)구조로 형성할 수 있다.
이어서, 유전막(21) 상에 상부전극(22)을 형성하여 실린더형 캐패시터를 형성한다. 상부전극(22)은 하부전극(20A)과 동일한 물질로 형성할 수 있으며, 그 외 다른 도전막으로 형성할 수 있다. 또한, 상부전극(22)은 유전막(21)의 단차를 따라 형성하거나, 또는 하부전극(20A)을 매립하는 형태로 형성될 수 있다.
위와 같이, 스토리지 노드 콘택 플러그(13)를 경사 프로파일을 갖도록 일정 깊이 리세스시켜서 배리어 메탈층(14)을 형성함으로써, 경사 프로파일 만큼의 접촉 면적이 증가되어 접촉저항이 감소된다.
또한, 리세스 된 스토리지 노드 콘택 플러그(13) 상에 배리어 메탈층(14)을 형성한 후, 하부전극(20A)을 형성함으로써 캐패시터의 높이 증가 없이 스토리지 노드 콘택 플러그(13)가 리세스 된 만큼의 저장용량(Cs)이 확보된다. 또한, 스토리지 노드 콘택 플러그(13)를 리세스 시킴으로써 평탄한 바텀(Bottom) 프로파일을 갖는 하부전극 형성시 보다 바텀 쪽에 지지되는 힘이 크기 때문에 딥아웃 공정시 하부전극(20A)의 쓰러짐이 방지된다.
또한, 배리어 메탈층(14)을 스토리지 노드 콘택 플러그(13) 상에 국부적으로 형성함으로써, 하부전극(20A)의 접착력을 위한 접착층 적용시 막 간의 선택비에 따른 잔류물 발생이 방지된다. 따라서, 잔류물에 의한 캐패시터 간의 브릿지(Bridge)가 방지된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 절연막
13 : 스토리지 노드 콘택 플러그
14 : 배리어 메탈층 15 : 도전물질
16 : 식각정지막 17 : 희생막
18 : 감광막 패턴 19 : 오픈부
20 : 도전막 21 : 유전막
22 : 상부전극

Claims (9)

  1. 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 관통하여 상기 기판과 연결되는 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 스토리지 노드 콘택 플러그를 경사 프로파일로 일정 깊이 리세스 시키는 단계;
    상기 리세스 된 스토리지 노드 콘택 플러그 상에 단차를 따라 배리어 메탈층을 형성하는 단계;
    상기 배리어 메탈층을 포함하는 절연막 상에 희생막을 형성하는 단계;
    상기 희생막을 식각하여 배리어 메탈층을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부의 단차를 따라 하부전극을 형성하는 단계; 및
    상기 희생막을 제거하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 스토리지 노드 콘택 플러그는 폴리실리콘을 포함하는 반도체 장치의 캐패시터 제조 방법.
  3. 제1항에 있어서,
    상기 배리어 메탈층은 티타늄막을 포함하는 반도체 장치의 캐패시터 제조 방법.
  4. 제1항에 있어서,
    상기 희생막을 형성하는 단계 전에,
    상기 배리어 메탈층 상에 도전물질을 형성하는 단계를 더 포함하는 단계를 더 포함하는 반도체 장치의 캐패시터 제조 방법.
  5. 제4항에 있어서,
    상기 도전물질은 상기 배리어 메탈층과 동일한 물질 또는 스토리지 노드 콘택 플러그와 동일한 물질로 형성하는 반도체 장치의 캐패시터 제조 방법.
  6. 제4항에 있어서,
    상기 희생막을 형성하는 단계 전에,
    상기 도전물질을 포함하는 절연막 상에 식각정지막을 형성하는 단계를 더 포함하는 반도체 장치의 캐패시터 제조 방법.
  7. 제1항에 있어서,
    상기 하부전극은 티타늄질화막을 포함하는 반도체 장치의 캐패시터 제조 방법.
  8. 제1항에 있어서,
    상기 절연막 및 희생막은 산화막을 포함하는 반도체 장치의 캐패시터 제조 방법.
  9. 제8항에 있어서,
    상기 희생막을 제거하는 단계는,
    딥아웃으로 진행하는 반도체 장치의 캐패시터 제조 방법.
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