KR100524973B1 - 커패시터를 포함하는 반도체 소자의 제조방법 - Google Patents

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Abstract

커패시터의 하부전극이 쉽게 쓰러지는 것이 방지되고 커패시터의 정전용량이 증가된 반도체 소자의 제조방법에 관한 것이다. 본 발명에 따른 반도체 소자 제조방법에서는, 반도체 기판 상에 제1 절연막을 형성한 다음, 이를 식각하여 만든 제1 홀에 콘택플러그를 형성하고 나서, 콘택플러그와 연결된 랜딩패드를 포함하는 제2 절연막을 형성한다. 랜딩패드와 제2 절연막 상에 식각정지막을 형성한 다음, 식각정지막 상에 제3 절연막을 형성한다. 제3 절연막 및 식각정지막을 식각하여 랜딩패드를 노출시키는 제3 홀을 형성하고 난 후, 노출된 랜딩패드를 선택적으로 식각한다. 선택적으로 식각된 랜딩패드 상에 하부전극을 형성하고, 하부전극 상에 유전막 및 상부전극을 형성하여 커패시터를 형성한다. 커패시터의 하부전극을 그 하부의 랜딩패드 안으로 집어넣어 형성하므로, 하부전극 기울어짐을 줄일 수 있고 유효면적이 증가하므로 정전용량도 증가된다.

Description

커패시터를 포함하는 반도체 소자의 제조방법 {Fabricating method for semiconductor device comprising capacitor}
본 발명은 커패시터를 포함하는 반도체 소자의 제조방법에 관한 것으로서, 특히 커패시터의 하부전극이 쉽게 쓰러지는 것이 방지되고 커패시터의 정전용량이 증가된 반도체 소자의 제조방법에 관한 것이다.
디램(DRAM)과 같은 반도체 소자의 경우, 제한된 면적에서 충분한 셀 정전용량을 확보하기 위하여 많은 노력이 요구된다. 제한된 면적 내에서 충분한 셀 정전용량을 확보하기 위한 방법의 예로는, 커패시터 유전막으로서 고유전 물질을 사용하는 방법, 유전막의 두께를 감소시키는 방법, 하부전극의 유효면적을 증가시키는 방법 등이 있다. 이중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그러므로 기존에 사용하던 유전막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부전극의 유효면적을 증가시키는 방법이 가장 유망하다.
하부전극의 유효면적을 증가시키는 방법으로는, 하부전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 하부전극을 실린더형으로 입체화하는 방법은 전하 저장 면적을 많이 확보하여 에러에 강하다는 장점이 있다. 그런데, 집적화된 OCS(One Cylinder Storage) 구조에서 소자의 동작에 필요한 일정량 이상의 정전용량을 확보하려면 하부전극의 높이를 더욱 증가시켜야 한다. 하부전극의 높이를 증가시키려면 몰드 산화막(mold oxide)을 두껍게 형성해야 하는데, 이 경우 하부전극이 형성될 스토리지 노드 홀 식각시 슬로프(slope)가 심하게 발생하므로 스토리지 노드 홀 바닥 부분의 CD(critical dimension)가 작아진다. 이에 따라 하부전극의 하단부가 좁아져서 상당히 불안정한 형상을 지닌다. 따라서, 스토리지 노드 홀 안에 하부전극을 형성한 다음 몰드 산화막을 습식각으로 제거하고 건조시킬 때 표면장력으로 인해 하부전극이 기울어질 염려가 있다. 또한, 후속 공정에서 발생되는 열응력에 의해 일부 취약한 하부전극이 쓰러지거나 부러질 수 있다. 이렇게 되면 셀간에 브릿지를 발생시켜 소자 불량이 유발되기 쉽다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 커패시터 하부전극이 쓰러지는 일이 없이 정전용량이 증가된 커패시터를 형성하여 이를 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위해 본 발명에 따른 반도체 소자 제조방법에서는, 반도체 기판 상에 제1 절연막을 형성한 다음, 상기 제1 절연막을 식각하여 제1 홀을 형성한다. 상기 제1 홀 내에 콘택플러그를 형성하고 나서, 상기 콘택플러그의 상면과 연결되는 랜딩패드를 포함하는 제2 절연막을 형성한다. 상기 랜딩패드와 제2 절연막 상에 식각정지막을 형성한 다음, 상기 식각정지막 상에 제3 절연막을 형성한다. 상기 제3 절연막 및 식각정지막을 식각하여 상기 랜딩패드를 노출시키는 제3 홀을 형성하고 난 후, 상기 노출된 랜딩패드를 선택적으로 식각한다. 상기 선택적으로 식각된 랜딩패드 상에 하부전극을 형성하고, 상기 하부전극 상에 유전막 및 상부전극을 형성하여 커패시터를 형성한다.
상기 콘택플러그의 상면과 연결된 랜딩패드를 포함하는 제2 절연막을 형성하는 단계는, 상기 콘택플러그와 제1 절연막 상에 제2 절연막을 형성하는 단계, 상기 제2 절연막을 식각하여 상기 콘택플러그와 그 주변 제1 절연막을 노출시키는 제2 홀을 형성하는 단계, 및 상기 제2 홀 내에 랜딩패드를 형성하는 단계를 포함할 수 있다. 대신에, 상기 콘택플러그의 상면에 접하는 랜딩패드를 형성하는 단계, 상기 제1 절연막 상에 상기 랜딩패드를 덮는 제2 절연막을 형성하는 단계, 및 상기 제2 절연막을 평탄화시켜 상기 랜딩패드의 상면을 노출시키는 단계를 포함하여도 된다.
상기 기술적 과제를 달성하기 위해 본 발명에 따른 다른 반도체 소자 제조방법에서는, 반도체 기판 상에 제1 절연막을 형성한 다음, 상기 제1 절연막을 식각하여 콘택홀을 형성한다. 상기 콘택홀 내에 도프트 폴리실리콘으로 콘택플러그를 형성하고 나서, 상기 콘택플러그와 제1 절연막 상에 식각정지막을 형성한다. 상기 식각정지막 상에 제2 절연막을 형성한 다음, 상기 제2 절연막 및 식각정지막을 식각하여 상기 콘택플러그를 노출시키는 스토리지 노드 홀을 형성한다. HBr과 Cl2의 혼합 가스에 Ar 플라즈마를 사용하여 상기 노출된 콘택플러그를 선택적으로 식각하고 나서, 상기 선택적으로 식각된 콘택플러그 상에 하부전극을 형성한다. 그런 다음, 상기 하부전극 상에 유전막 및 상부전극을 형성하여 커패시터를 형성한다.
이상에서와 같이, 본 발명에서는 랜딩패드 또는 콘택플러그를 선택적으로 식각한 후에 커패시터의 하부전극을 형성함으로써, 랜딩패드 또는 콘택플러그가 제거된 부분을 커패시터의 하부전극 영역으로 사용한다. 따라서, 정전용량을 증가시킬 수 있다. 뿐만 아니라, 하부전극이 랜딩패드 또는 콘택플러그 안으로 들어가 형성됨으로써 하부전극을 지탱하는 힘이 커져 하부전극의 기울어짐이 개선된다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
제 1 실시예
도 1 내지 도 7은 본 발명의 제 1 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100) 상에 제1 절연막(110)을 형성한 다음, 제1 절연막(110)을 식각하여 제1 홀(112)을 형성한다. 제1 절연막(110)은 BPSG(Boron Phosphorus Silicate Glass)막, SOG(Spin On Glass)막, USG(Undoped Silicate Glass)막 또는 FOX(Flowable OXide; Si-O-H계)막으로 형성할 수 있다. 대신에, HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법을 이용하여 실리콘 산화막을 증착하여도 된다. 또한, 플라즈마를 이용하여 TEOS(tetraethylorthosilicate)막 등을 형성할 수도 있다. 그런 다음, 제1 홀(112) 내에 반도체 기판(100)의 불순물 영역(105)과 접하는 콘택플러그(115)를 형성한다. 예를 들어, 제1 홀(112)을 완전히 매립하도록 도프트 폴리실리콘막을 형성한 다음, 제1 절연막(110)의 표면이 드러날 때까지 평탄화시켜 제1 홀(112) 내에만 도프트 폴리실리콘막이 남아있게 한다.
다음 도 2에 도시된 바와 같이, 콘택플러그(115)와 제1 절연막(110) 상에 제2 절연막(120)을 형성한다. 제2 절연막(120)도 BPSG막, SOG막, USG막, FOX막, HDP-CVD법을 이용하여 형성한 실리콘 산화막 또는 플라즈마를 이용하여 형성한 TEOS막 등으로 형성할 수 있다. 그런 다음, 제2 절연막(120)을 식각하여 콘택플러그(115)와 그 주변 제1 절연막(110)을 노출시키는 제2 홀(122)을 형성한다. 그리고, 제2 홀(122) 내에 랜딩패드(125)를 형성한다. 제2 홀(122)이 콘택플러그(115)와 그 주변 제1 절연막(110)을 노출시킬 정도로 형성되므로, 제2 홀(122) 안에 형성되는 랜딩패드(125)는 콘택플러그(115)보다 넓게 형성된다. 이러한 랜딩패드(125)는 하부의 콘택플러그(115)와 상부의 커패시터 하부전극(미도시)을 접속시키기 위한 구조물이다. 바람직하게, 랜딩패드(125)는 도프트 폴리실리콘으로 형성한다. 예컨대, 통상의 LPCVD(Low Pressure CVD) 방법으로 폴리실리콘을 증착한 다음, 비저항을 확보하기 위해 그 위에 PH3 도핑을 실시하여 n-형 도프트 폴리실리콘이 되게 한다. 또는, 증착과 동시에 인-시튜(in-situ)로 도핑된 상태가 되게 한다.
본 실시예에서는 제2 절연막(120)을 형성한 다음 랜딩패드(125)를 형성하는 경우를 예로 들었으나, 콘택플러그(115)의 상면에 접하는 랜딩패드(125)를 먼저 형성한 다음, 제1 절연막(110) 상에 랜딩패드(125)를 덮는 제2 절연막(120)을 형성하고, 이것을 평탄화시켜 랜딩패드(125)의 상면을 노출시켜도 된다.
다음, 도 3에 도시된 대로 랜딩패드(125)와 제2 절연막(120) 상에 식각정지막(130)을 형성한 다음, 식각정지막(130) 상에 제3 절연막(135)을 형성한다. 예를 들어, 식각정지막(130)은 실리콘 질화막으로 형성하고, 제3 절연막(135)은 실리콘 산화막으로 형성하는데, BPSG막, PSG(Phosphorus Silicate Glass)막, HDP-CVD법을 이용하여 형성한 실리콘 산화막, 플라즈마를 이용하여 형성한 TEOS막 등으로 형성할 수 있다. 제3 절연막(135)은 몰드 산화막으로 사용된다.
도 4를 참조하여 제3 절연막(135) 및 식각정지막(130)을 식각하여 랜딩패드(125)를 노출시키는 제3 홀(137)을 형성한다. 먼저, 제3 절연막(135) 상에 포토레지스트 패턴(136)을 형성한 다음, 이를 식각 마스크로 하여 식각정지막(130)의 상면이 노출될 때까지 제3 절연막(135)을 식각함으로써 제3 절연막 패턴(135a)을 형성한다. 이 때, 식각정지막(130)은 하부의 제2 절연막(120)이 식각되지 않게 보호한다. 이어서, 노출된 식각정지막(130)만 제거할 정도로 식각 공정을 진행하여 랜딩패드(125)를 노출시키는 제3 홀(137)을 형성한다. 제3 절연막 패턴(135a)의 하부에는 식각정지막 패턴(130a)이 잔류하게 된다.
도 5를 참조하여, 노출된 랜딩패드(125)를 선택적으로 식각한다. 이 때, 제3 절연막 패턴(135a)이나 식각정지막 패턴(130a)에 대한 랜딩패드(125)의 선택비가 10:1 이상이 되게 하는 것이 바람직하다. 예를 들어, HBr과 Cl2의 혼합 가스를 사용한다. 이 때, HBr의 유량은 10-200sccm으로 하고 Cl2의 유량은 5-50sccm으로 하는 것이 바람직하다. 특히, HBr과 Cl2의 혼합 가스에 Ar 플라즈마를 사용하는 것이 양호한 결과를 가져온다. HBr의 유량을 10-200sccm, Cl2의 유량을 5-50sccm으로 하는 경우, Ar의 유량은 10-300sccm으로 한다. 플라즈마 소스 파워는 100-1000W로 하며, 바이어스 파워는 50-300W로 할 수 있다. 이와 같은 선택적 식각 단계에 의하여, 랜딩패드(125)는 하부 두께가 얇아진 랜딩패드(125a)가 되는데, 식각 시간을 조절함으로써 그 하부의 콘택플러그(115)가 노출될 때까지 식각하여도 되고 그렇지 않아도 된다. 하부의 콘택플러그(115)가 노출될 때까지 식각하더라도, 제3 절연막 패턴(135a)이나 식각정지막 패턴(130a)에 대한 랜딩패드(125)의 선택비가 큰 조건으로 식각하므로, 하부 구조물에 대한 어택(attack)을 방지하면서 식각할 수가 있다. 이 선택적 식각 단계 후에 포토레지스트 패턴(136)을 애슁과 스트립으로 제거한다.
이제 도 6을 참조하여, 선택적으로 식각된 랜딩패드(125a) 상에 제3 홀(137)을 완전히 매립하지 않는 정도 두께로 하부전극용 도전층(140)을 형성한다. 하부전극용 도전층(140)으로는 도프트 폴리실리콘막을 형성할 수 있다. 도프트 폴리실리콘막은 단차도포성이 우수한 CVD 또는 ALD(Atomic Layer Deposition)에 의하여 형성하도록 한다. 그런 다음, 하부전극용 도전층(140) 위로 제3 홀(137)을 완전히 매립하는 캡핑막(145)을 형성한다. 캡핑막(145)은 갭 필 특성이 좋은 USG막과 같은 실리콘 산화막을 이용할 수 있다. 다음으로, 제3 절연막 패턴(135a)의 상면이 노출될 때까지 캡핑막(145)과 하부전극용 도전층(140)을 에치백(etchback) 또는 CMP(Chemical Mechanical Polishing)로 제거한다(도면에서 점선 위 부분을 제거하는 것임). 이렇게 함으로써 각각 분리된 실린더형 커패시터 하부전극(140a)이 형성될 수 있다. 이러한 과정을 노드 분리라고 알려져 있다.
도 7을 참조하여, 제3 절연막 패턴(135a)과 캡핑막(145)을 습식 식각으로 제거하여 실린더형 하부전극(140a)의 내측·외측 표면이 드러나게 한 다음, 그 표면 상에 유전막(150)을 형성한다. 필요에 따라서는, 유전막(150)을 형성하기 전에 하부전극(140a) 표면에 대하여 NH3 가스를 이용한 플라즈마 질화처리(plasma nitridation) 또는 열 질화처리(thermal nitridation)를 실시하기도 한다. 이러한 처리에 의해 하부전극(140a) 표면에 10-20Å 정도의 실리콘 질화막이 형성될 수 있으며, 이는 하부전극(140a)과 유전막(150) 사이에 일어날 수도 있는 반응을 방지한다.
유전막(150)으로서는 예를 들어, HfO2막, Al2O3막 또는 Al2 O3/HfO2 복합막을 형성할 수 있다. 이와 같은 유전막(150)을 형성하기 위해서는, 단차도포성이 우수한 CVD 또는 ALD를 이용할 수 있다. 특히 ALD의 경우에는 증착 온도를 300℃ 가까이로 낮게 유지할 수 있어 공정 온도 측면에서 유리하다. 유전막(150)의 전기적 특성이 개선되도록, 유전막(150) 증착 후 별도 처리하는 단계를 더 수행할 수도 있다. 예를 들어, 유전막(150)이 형성된 결과물을 오존(O3) 처리, 산소나 질소가 포함된 가스 분위기에서 플라즈마 처리 또는 산소나 질소가 포함된 가스 분위기에서 열처리할 수 있다. 다음으로, 유전막(150) 상에 상부전극(155)을 형성한다. 이 때, 상부전극(155)은 도프트 폴리실리콘막으로 형성할 수 있다. 또는 TiN막과 도프트 폴리실리콘막을 순차 적층하여 이중막으로 형성한다.
이상에서 자세히 살펴 본 바와 같이, 본 발명에서는 하부전극(140a)의 하단부를 랜딩패드(125a) 안으로 넣어 하부전극(140a)의 하단부보다는 높은 위치에서 식각정지막(130a)이 하부전극(140a)을 지지해 주게 된다. 그리고, 하부전극(140a)과 제2 절연막 패턴(120a) 및 랜딩패드(125a)의 접촉면적을 증가시킬 수 있다. 따라서, 후속 공정시 하부전극(140a)의 기울어짐에 대한 저항력이 증가한다. 따라서 OCS 구조 형성시 기울어짐이 덜해져 기존 공정대비 OCS의 높이를 더욱 증가시킬 수 있다. 이로 인해 커패시터의 높이를 높여 정전용량을 높일 수 있다. 뿐만 아니라, 랜딩패드(125a) 안으로 넣은 하부전극(140a)의 부분도 커패시터 유효면적으로 사용할 수 있게 됨에 따라 추가적인 정전용량 증가를 기대할 수 있다.
제 2 실시예
도 8 및 도 9는 본 발명의 제 2 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도들이다. 도 8 및 도 9에서 제 1 실시예에서와 동일한 요소에 대해서는 도 1 내지 7에서와 동일한 참조부호를 부여하고 중복되는 설명은 생략한다.
먼저 도 1 내지 도 3을 참조하여 설명한 단계까지 진행한다. 특히, 도 2의 단계에서 랜딩패드(125)는 도프트 폴리실리콘으로 형성한다.
다음으로 제3 절연막(135) 및 식각정지막(130)을 식각하여 도 8에서와 같이 랜딩패드(125)를 노출시키는 제3 홀(137)을 형성한다. 먼저, 제3 절연막(135) 상에 폴리실리콘 하드 마스크막(136')을 형성한 다음, 이를 식각 마스크로 하여 식각정지막(130)의 상면이 노출될 때까지 제3 절연막(135)을 식각함으로써 제3 절연막 패턴(135a)을 형성한다. 이어서, 노출된 식각정지막(130)만 제거할 정도로 식각 공정을 진행하여 랜딩패드(125)를 노출시킨다. 제3 절연막 패턴(135a)의 하부에는 식각정지막 패턴(130a)이 잔류하게 된다.
그런 다음, 도 9를 참조하여, 노출된 랜딩패드(125)를 선택적으로 식각한다. 여기서, 제3 절연막 패턴(135a)이나 식각정지막 패턴(130a)에 대한 랜딩패드(125)의 선택비가 10:1 이상이 되게 한다. 바람직하기로는, HBr과 Cl2의 혼합 가스에 Ar 플라즈마를 사용하여 식각한다. 선택적인 식각에 따라, 랜딩패드(125)는 두께가 얇아진 랜딩패드(125a)가 되며, 제3 절연막 패턴(135a)이나 식각정지막 패턴(130a)에 대한 어택은 없다.
이 때에, 폴리실리콘 하드 마스크막(136')은 도프트 폴리실리콘으로 된 랜딩패드(125)와 동일한 재질이므로, 랜딩패드(125)를 선택적으로 식각하는 단계 동안에 함께 제거된다. 따라서, 제1 실시예에서 포토레지스트 패턴을 사용하는 경우와 비교할 때, 포토레지스트 패턴을 제거하는 단계를 생략할 수 있어 공정이 단순화된다. 뿐만 아니라, 어느 정도 평탄화가 달성되기 때문에, 후속적으로 하부전극용 도전층을 형성한 후 평탄화시킬 때(즉, 노드 분리시)에 값비싼 CMP 대신에 에치백으로 하여도 충분하다.
다시 도 7을 참조하여, 선택적으로 식각된 랜딩패드(125a) 상에 하부전극(140a)을 형성하고, 하부전극(140a) 상에 유전막(150)과 상부전극(155)을 형성하는 단계를 진행할 수 있다.
본 실시예는 랜딩패드를 선택적으로 식각한 후에 커패시터의 하부전극을 형성함으로써, 랜딩패드가 제거된 부분을 커패시터의 하부전극 영역으로 사용하여 정전용량을 증가시킬 수 있고 하부전극의 기울어짐이 개선되는 효과 이외에도, 공정이 간단해지고 제조단가가 저렴해진다는 장점이 있다.
제 3 실시예
도 10은 본 발명의 제 3 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도이다. 도 10에서 제 1 및 제 2 실시예에서와 동일한 요소에 대해서는 도 1 내지 9에서와 동일한 참조 부호를 부여하고 중복되는 설명은 생략한다.
먼저 도 1 내지 도 6을 참조하여 설명한 단계까지 즉, 하부전극의 노드 분리까지 진행한다. 물론, 도 1 내지 도 3까지의 단계를 진행한 후 도 8 및 도 9를 참조하여 설명한 단계대로 진행하여도 된다.
그런 다음, 도 10을 참조하면, 제3 절연막 패턴(135a)은 그대로 두고 캡핑막(145)을 습식 식각으로 제거하여 하부전극(140a)의 내측 표면만을 노출시켜 콘케이브(concave) 구조의 하부전극으로 사용한다. 그런 다음, 그 표면 상에 유전막(150')과 상부전극(155')을 형성한다.
이러한 구조로 형성하면 정전용량의 증가는 그리 크지 않지만 하부전극(140a) 옆에서 제3 절연막 패턴(135a)이 버티어주므로 하부전극(140a)의 쓰러짐이 더욱 확실하게 방지된다.
제 4 실시예
도 11 내지 도 15는 본 발명의 제 4 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도들이다.
먼저 도 11을 참조하면, 반도체 기판(200) 상에 제1 절연막(210)을 형성한 다음, 제1 절연막(210)을 식각하여 콘택홀(212)을 형성한다. 제1 절연막(210)은 BPSG막, SOG막, USG막, FOX막, HDP-CVD법을 이용하여 형성한 실리콘 산화막 또는 플라즈마를 이용하여 형성한 TEOS막 등으로 형성할 수 있다. 그런 다음, 콘택홀(212) 내에 반도체 기판(200)의 불순물 영역(205)과 접하는 도프트 폴리실리콘 콘택플러그(215)를 형성한다. 예컨대, 통상의 LPCVD법으로 폴리실리콘을 증착한 다음, 비저항을 확보하기 위해 그 위에 PH3 도핑을 실시하여 n-형 도프트 폴리실리콘이 되게 한다. 또는, 증착과 동시에 인-시튜로 도핑된 상태가 되게 한다. 그런 다음, 콘택플러그(215)와 제1 절연막(210) 상에 식각정지막(220)과 제2 절연막(230)을 순차 형성한다. 식각정지막(220)은 실리콘 질화막으로 형성하고, 제2 절연막(230)은 실리콘 산화막으로 형성하는데, BPSG막, PSG막, HDP-CVD법을 이용하여 형성한 실리콘 산화막, 플라즈마를 이용하여 형성한 TEOS막 등으로 형성할 수 있다. 제2 절연막(230)은 몰드 산화막으로 사용된다.
도 12를 참조하면, 제2 절연막(230) 및 식각정지막(220)을 식각하여 콘택플러그(215)를 노출시키는 스토리지 노드 홀(235)을 형성한다. 먼저, 제2 절연막(230) 상에 포토레지스트 패턴 혹은 폴리실리콘 하드 마스크막(미도시)을 형성한 다음, 이를 식각 마스크로 하여 식각정지막(220)의 상면이 노출될 때까지 제2 절연막(230)을 식각함으로써 제2 절연막 패턴(230a)을 형성한다. 이어서, 노출된 식각정지막(220)만 제거할 정도로 식각 공정을 진행하여 콘택플러그(215)를 노출시키는 스토리지 노드 홀(235)을 형성한다. 제2 절연막 패턴(230a)의 하부에는 식각정지막 패턴(220a)이 잔류하게 된다.
도 13을 참조하여, 노출된 콘택플러그(215)를 선택적으로 식각한다. 이 때, HBr과 Cl2의 혼합 가스에 Ar 플라즈마를 사용한다. HBr의 유량은 10-200sccm, Cl2 의 유량은 5-50sccm, Ar의 유량은 10-300sccm으로 한다. 플라즈마 소스 파워는 100-1000W로 하며, 바이어스 파워는 50-300W로 할 수 있다. 이렇게 하면, 제2 절연막 패턴(230a)이나 식각정지막 패턴(220a)에 대한 콘택플러그(215)의 선택비가 10:1 이상이 된다. 이와 같은 선택적 식각 단계에 의하여, 콘택플러그(215)는 상부가 리세스된 콘택플러그(215a)가 된다. 도 12의 단계에서 포토레지스트 패턴을 사용하였으면 애슁과 스트립의 방법으로 제거한다. 도 12의 단계에서 폴리실리콘 하드 마스크막을 사용하였으면, 콘택플러그(215)를 선택적 식각하는 단계에서 동시에 제거할 수 있다.
다음으로 도 14에서와 같이, 선택적으로 식각된 콘택플러그(215a) 상에 스토리지 노드 홀(235)을 완전히 매립하지 않는 정도 두께로 하부전극용 도전층(240)을 형성한다. 그런 다음, 하부전극용 도전층(240) 위로 스토리지 노드 홀(235)을 완전히 매립하는 캡핑막(245)을 형성한다. 다음으로, 제2 절연막 패턴(230a)의 상면이 노출될 때까지 캡핑막(245)과 하부전극용 도전층(240)을 에치백 또는 CMP로 제거한다. 도 12의 단계에서 폴리실리콘 하드 마스크막을 사용한 경우라면, 이 단계에서 CMP 노드 분리보다 제조단가가 저렴한 에치백 노드 분리를 이용하더라도 충분한 평탄도와 완전한 분리를 얻을 수 있다. 이렇게 함으로써 각각 분리된 실린더형 커패시터 하부전극(240a)이 형성된다.
제2 절연막 패턴(230a)과 캡핑막(245)을 습식 식각으로 제거하여 도 15에 도시한 것과 같이 실린더형 하부전극(240a)의 내측·외측 표면이 드러나게 한 다음, 그 표면 상에 유전막(250)을 형성한다. 유전막(250) 상에 상부전극(255)을 형성한다.
본 실시예는 콘택플러그를 선택적으로 식각한 후에 커패시터의 하부전극을 형성함으로써, 콘택플러그가 제거된 부분을 커패시터의 하부전극 영역으로 사용하여 정전용량을 증가시킬 수 있고 하부전극의 기울어짐이 개선되는 효과가 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
실험예
랜딩패드를 선택적으로 식각한 다음 그 단면을 SEM으로 관찰하였다. 랜딩패드 하부의 콘택플러그도 도프트 폴리실리콘으로 형성한 경우, 랜딩패드 식각 시간을 길게 하면 그 하부의 콘택플러그도 식각됨이 관찰되었다. 그러나, 산화막 또는 질화막으로 된 주변의 구조물에 대한 손상은 거의 없었다. 이는 Cl2와 HBr의 혼합가스에 Ar 플라즈마를 사용하여 식각하는 조건이 만족할만한 선택비를 가지는 것임을 확인케 한다.
랜딩패드를 식각한 다음, 제3 홀의 내벽을 따라 하부전극용 도전층을 형성한 다음 그 단면을 SEM으로 관찰하였다. CVD나 ALD에 의할 경우 단차도포성이 양호한 결과를 얻을 수 있었다. 또한, 랜딩패드를 식각한 부분에 유전막 및 상부전극을 증착할 수 있는 공간이 충분히 존재하는 것을 확인할 수 있었다. 따라서, 랜딩패드를 선택적으로 식각한 부분을 커패시터로 이용할 수 있다.
본 발명의 제1 실시예에 따라 높이 18000Å의 실린더형 하부전극을 형성하고, 이와 비교하기 위해 종래의 방법으로 같은 높이의 실린더형 하부전극을 형성하였다. 세정 후 건조시켜 기울어진 양을 비교한 결과, 본 발명의 하부전극에서의 기울어짐이 종래 대비 70% 가량 감소한 것을 확인하였다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 하부전극의 하단부를 랜딩패드 또는 콘택플러그 안으로 넣어 하부전극 하단부보다 높은 위치에서 식각정지막이 하부전극을 지지해 주므로 후속 공정시 하부전극의 기울어짐에 대한 저항력이 증가한다. 따라서 OCS 구조 형성시 기울어짐이 덜해져 기존 공정대비 OCS의 높이를 증가시킬 수 있다. 이로 인해 커패시터의 정전용량을 높일 수 있다.
하부전극이 부러져 쓰러짐으로 인해 인접하는 커패시터간에 브릿지가 발생되는 것을 방지한다. 즉, 하부전극이 이탈되거나 후속 세정 공정에서 하부전극이 쓰러지는 것을 방지할 수 있고, 이로 인해 양호한 패턴의 하부전극을 얻을 수 있다. 따라서, 하부전극의 기계적 강도가 높게 유지되어 그 하부전극에 손상이 생기지 않고, 커패시터의 파괴가 회피되어 반도체 소자의 전기적인 불량을 해소하고 반도체 소자의 수율을 향상시키도록 하는 장점을 갖는다.
또한 랜딩패드 또는 콘택플러그를 선택적으로 식각한 부분을 커패시터 유효면적으로 활용할 수 있기 때문에 기존 공정대비 OCS 높이 증가 없이도 정전용량을 높일 수 있다. 정전용량의 증가분은 스토리지 노드 콘택플러그의 깊이와 부분적 식각되는 양을 조절함으로써 조절할 수 있다.
랜딩패드 또는 콘택플러그를 식각할 때에 Cl2와 HBr을 사용하여 실리콘 산화막이나 실리콘 질화막 대비 폴리실리콘의 선택비가 높은 조건으로 식각하므로 OCS 구조 및 하부 구조의 열화 없이 본 공정을 적용할 수 있다.
집적도가 높아져 포토레지스트 패턴의 대체용으로 사용하는 폴리실리콘 하드 마스크를 사용하게 되면 식각 후 남는 폴리실리콘 하드마스크를 랜딩패드 또는 콘택플러그를 식각할 때에 동시에 제거 가능하다. 따라서 폴리실리콘 하드 마스크 사용시 문제가 되는 CMP 노드 분리 대신에 에치백 노드 분리를 사용할 수 있어 공정 단순화가 가능하다.
도 1 내지 도 7은 본 발명의 제 1 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도들이다.
도 8 및 도 9는 본 발명의 제 2 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 제 3 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도이다.
도 11 내지 도 15는 본 발명의 제 4 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 200...반도체 기판 110, 210...제1 절연막
115, 215...콘택플러그 120, 230...제2 절연막
125...랜딩패드 130, 220...식각정지막
135...제3 절연막 136'...폴리실리콘 하드 마스크막
140, 240...하부전극용 도전층 145, 245...캡핑막
140a, 240a...하부전극 150, 150', 250...유전막
155, 155', 255...상부전극

Claims (23)

  1. 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 식각하여 제1 홀을 형성하는 단계;
    상기 제1 홀 내에 콘택플러그를 형성하는 단계;
    상기 콘택플러그의 상면과 연결된 랜딩패드를 포함하는 제2 절연막을 형성하는 단계;
    상기 랜딩패드와 제2 절연막 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 및 식각정지막을 식각하여 상기 랜딩패드를 노출시키는 제3 홀을 형성하는 단계;
    상기 노출된 랜딩패드를 선택적으로 식각하는 단계;
    상기 선택적으로 식각된 랜딩패드 상에 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 형성하여 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 콘택플러그의 상면과 연결된 랜딩패드를 포함하는 제2 절연막을 형성하는 단계는,
    상기 콘택플러그와 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 식각하여 상기 콘택플러그와 그 주변 제1 절연막을 노출시키는 제2 홀을 형성하는 단계; 및
    상기 제2 홀 내에 랜딩패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 콘택플러그의 상면과 연결된 랜딩패드를 포함하는 제2 절연막을 형성하는 단계는,
    상기 콘택플러그의 상면에 접하는 랜딩패드를 형성하는 단계;
    상기 제1 절연막 상에 상기 랜딩패드를 덮는 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막을 평탄화시켜 상기 랜딩패드의 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 하부전극을 형성하는 단계 이후에
    상기 제3 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 랜딩패드는 도프트 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 제3 절연막은 실리콘 산화막으로 형성하고 상기 식각정지막은 실리콘 질화막으로 형성하며 상기 랜딩패드는 도프트 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 노출된 랜딩패드를 선택적으로 식각하는 단계는 상기 제3 절연막이나 상기 식각정지막에 대한 상기 랜딩패드의 선택비가 10:1 이상이 되게 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 노출된 랜딩패드를 선택적으로 식각하는 단계는 HBr과 Cl2의 혼합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 HBr의 유량은 10-200sccm으로 하고 상기 Cl2의 유량은 5-50sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 노출된 랜딩패드를 선택적으로 식각하는 단계는 HBr과 Cl2의 혼합 가스에 Ar 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 HBr의 유량은 10-200sccm으로 하고 상기 Cl2의 유량은 5-50sccm으로 하며 상기 Ar의 유량은 10-300sccm, 소스 파워는 100-1000W, 바이어스 파워는 50-300W로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제1항에 있어서, 상기 제3 홀을 형성하는 단계는
    상기 제3 절연막 상에 상기 랜딩패드를 노출시킬 수 있도록 폴리실리콘 하드 마스크막을 형성하는 단계; 및
    상기 폴리실리콘 하드 마스크막을 식각 마스크로 이용하여 상기 제3 절연막 및 식각정지막을 식각하는 단계를 포함하고,
    상기 랜딩패드는 도프트 폴리실리콘으로 형성하며,
    상기 랜딩패드를 선택적으로 식각하는 단계 동안에 상기 폴리실리콘 하드 마스크막도 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 도프트 폴리실리콘으로 콘택플러그를 형성하는 단계;
    상기 콘택플러그와 제1 절연막 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 및 식각정지막을 식각하여 상기 콘택플러그를 노출시키는 스토리지 노드 홀을 형성하는 단계;
    HBr과 Cl2의 혼합 가스에 Ar 플라즈마를 사용하여 상기 노출된 콘택플러그를 선택적으로 식각하는 단계;
    상기 선택적으로 식각된 콘택플러그 상에 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 형성하여 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 하부전극을 형성하는 단계 이후에
    상기 제2 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제13항에 있어서, 상기 노출된 콘택플러그를 선택적으로 식각하는 단계는 상기 제2 절연막이나 상기 식각정지막에 대한 상기 콘택플러그의 선택비가 10:1 이상이 되게 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제13항에 있어서, 상기 HBr의 유량은 10-200sccm으로 하고 상기 Cl2의 유량은 5-50sccm으로 하며 상기 Ar의 유량은 10-300sccm, 소스 파워는 100-1000W, 바이어스 파워는 50-300W로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제13항에 있어서, 상기 스토리지 노드 홀을 형성하는 단계는
    상기 제2 절연막 상에 상기 콘택플러그를 노출시킬 수 있도록 폴리실리콘 하드 마스크막을 형성하는 단계; 및
    상기 폴리실리콘 하드 마스크막을 식각 마스크로 이용하여 상기 제2 절연막 및 식각정지막을 식각하는 단계를 포함하고,
    상기 콘택플러그를 선택적으로 식각하는 단계 동안에 상기 폴리실리콘 하드 마스크막도 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 식각하여 제1 홀을 형성하는 단계;
    상기 제1 홀 내에 콘택플러그를 형성하는 단계;
    상기 콘택플러그의 상면과 연결된 도프트 폴리실리콘 랜딩패드를 포함하는 제2 절연막을 형성하는 단계;
    상기 랜딩패드와 제2 절연막 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 및 식각정지막을 식각하여 상기 랜딩패드를 노출시키는 제3 홀을 형성하는 단계;
    HBr과 Cl2의 혼합 가스에 Ar 플라즈마를 사용하여 상기 노출된 랜딩패드를 선택적으로 식각하는 단계;
    상기 선택적으로 식각된 랜딩패드 상에 제3 홀을 완전히 매립하지 않는 정도 두께로 하부전극용 도전층을 형성하는 단계;
    상기 하부전극용 도전층 위로 상기 제3 홀을 완전히 매립하는 캡핑막을 형성하는 단계;
    상기 제3 절연막의 상면이 노출될 때까지 상기 캡핑막과 상기 하부전극용 도전층을 평탄화시켜 제거하는 단계;
    상기 제3 절연막과 상기 캡핑막을 제거하여 실린더형 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 형성하여 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제18항에 있어서, 상기 콘택플러그의 상면과 연결된 도프트 폴리실리콘 랜딩패드를 포함하는 제2 절연막을 형성하는 단계는,
    상기 콘택플러그와 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 식각하여 상기 콘택플러그와 그 주변 제1 절연막을 노출시키는 제2 홀을 형성하는 단계; 및
    상기 제2 홀 내에 도프트 폴리실리콘을 채워 랜딩패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제18항에 있어서, 상기 콘택플러그의 상면과 연결된 도프트 폴리실리콘 랜딩패드를 포함하는 제2 절연막을 형성하는 단계는,
    상기 콘택플러그의 상면에 접하는 도프트 폴리실리콘 랜딩패드를 형성하는 단계;
    상기 제1 절연막 상에 상기 랜딩패드를 덮는 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막을 평탄화시켜 상기 랜딩패드의 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제18항에 있어서, 상기 노출된 랜딩패드를 선택적으로 식각하는 단계는 상기 제3 절연막이나 상기 랜딩패드에 대한 상기 콘택플러그의 선택비가 10:1 이상이 되게 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제18항에 있어서, 상기 HBr의 유량은 10-200sccm으로 하고 상기 Cl2의 유량은 5-50sccm으로 하며 상기 Ar의 유량은 10-300sccm, 소스 파워는 100-1000W, 바이어스 파워는 50-300W로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제18항에 있어서, 상기 제3 홀을 형성하는 단계는
    상기 제3 절연막 상에 상기 랜딩패드를 노출시킬 수 있도록 폴리실리콘 하드 마스크막을 형성하는 단계; 및
    상기 폴리실리콘 하드 마스크막을 식각 마스크로 이용하여 상기 제3 절연막 및 식각정지막을 식각하는 단계를 포함하고, 상기 랜딩패드를 선택적으로 식각하는 단계 동안에 상기 폴리실리콘 하드 마스크막도 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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