WO2011102561A1 - 多層プリント配線基板およびその製造方法 - Google Patents

多層プリント配線基板およびその製造方法 Download PDF

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五十嵐　優助
中村　岳史
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三洋電機株式会社
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Definitions

  • the present invention relates to a multilayer printed wiring board and a method of manufacturing the same, and more particularly, to a multilayer printed wiring board in which multilayer wiring layers are stacked on upper and lower surfaces of a core layer, and a method of manufacturing the same.
  • the substrate 100 includes a core layer 111, a first wiring layer 116A stacked on the upper surface of the core layer with the first insulating layer 114A interposed therebetween, and a lower surface stacked on the lower surface of the core layer 111 via a second insulating layer 114B.
  • the core layer 111 is a plate-like body having a thickness of about 100 ⁇ m to 200 ⁇ m made of metal such as copper or aluminum, and is responsible for mechanical strength of the entire substrate 100 and a function to improve the heat radiation effect via the substrate 100. Have. Therefore, the heat released from the circuit element such as the transistor mounted on the upper surface of the substrate 100 is well released to the outside through the core layer 111.
  • the first wiring layer 116A and the second wiring layer 116B are formed by patterning a copper foil or the like in a predetermined shape, and are insulated from the core layer by an insulating layer made of resin.
  • the first wiring layer 116A and the second wiring layer 116B are electrically connected via the inside of the through hole 121 provided through the core layer 111. Specifically, first, the core layer 111 is partially removed to form the through hole 121. The resin material constituting the first resin layer 114A and the second resin layer 116B is filled in the through holes 121, and the filled resin material is further penetrated to form the connection portion 125. The first wiring layer 116A formed on the upper surface of the core layer 111 and the second wiring layer 116B formed on the lower surface of the core layer 111 are electrically connected via the connection portion 125.
  • the diameter L10 of the through hole 121 provided in the substrate 100 described above is, for example, about 0.4 mm, and the width of the connection portion 125 disposed therein is, for example, about 0.1 mm. Since the through holes 121 and the connection portions 125 are formed by wet etching, laser irradiation and plating, it is difficult to further reduce these portions. From this, even if the wiring width of the first wiring layer 116A and the second wiring layer 116B is finely formed to be about 50 ⁇ m to 100 ⁇ m, the through holes 121 and the connection parts 125 occupy a large area, Size reduction is difficult.
  • the present invention has been made in view of the above-described problems, and the main object of the present invention is to provide a substrate having a structure in which wiring layers stacked on the upper surface and the lower surface of the core layer are connected by a simple means It is in providing a manufacturing method.
  • a substrate according to the present invention includes a core layer including a first main surface and a second main surface, a first wiring layer stacked on the first main surface of the core layer via a first insulating layer, and A second wiring layer stacked on the second main surface of the core layer via a second insulating layer, a removal region provided partially through the core layer, and a removal region, which is disposed in the removal region
  • a connection substrate having a plurality of wiring patterns and functioning as a path connecting the first wiring layer and the second wiring layer, and the second connection substrate on the first main surface side of the core layer
  • a first wiring pattern is connected to the first wiring layer via a first connection portion provided penetrating the first insulating layer, and the second of the connection substrate on the second main surface side of the core layer
  • the wiring pattern is connected to the second wiring layer via a second connection portion provided through the second insulating layer.
  • the method for manufacturing a substrate according to the present invention comprises the steps of: preparing a core layer having a first main surface, a second main surface, and a removal region provided partially penetrating the method; Disposing a connection substrate provided with the first wiring pattern provided and the second wiring pattern provided on the second main surface side in the removal region of the core layer; A first wiring layer is stacked on one main surface via a first insulating layer, a second wiring layer is stacked on the second main surface of the core layer via a second insulating layer, and the connection substrate is interposed. And electrically connecting the first wiring layer and the second wiring layer.
  • the core layer is partially removed to provide a removal region, and the first wiring layer stacked on the top surface of the core layer via the connection substrate disposed in the removal region, and the core layer
  • the second wiring layer stacked on the lower surface is electrically connected. Therefore, since it is not necessary to provide a through hole in the core layer at each location where the wiring layers are connected, the area occupied by the connection means for connecting the wiring layers is reduced as a whole, and the wiring density of the substrate is improved. Furthermore, the wiring patterns provided in multiple layers on the connection substrate are finer than the wiring layers stacked on the core layer. Therefore, in the background art, it is possible to replace a part of the electric circuit which has been constituted by the wiring layer stacked on the core layer with the wiring pattern included in the connection substrate 13. This achieves further miniaturization of the substrate. Furthermore, in the manufacturing method, since the laser irradiation step for providing the connection means penetrating the core layer and the plating film forming step are not necessary, the cost required for manufacturing the substrate can be reduced.
  • FIG. 1 is a view showing a substrate of the present invention
  • (A) is a cross-sectional view
  • (B) is a perspective view
  • FIG. 2 is a view partially showing the substrate of the present invention
  • (A) is a cross-sectional view partially showing the substrate
  • (C) is a perspective view showing a connection substrate to be used
  • (C) is It is a top view which expands and shows a connection board.
  • FIGS. 3A and 3B are cross-sectional views showing another embodiment of the substrate of the present invention
  • FIG. 3C is a cross-sectional view showing a circuit device in which the substrate of the present invention is adopted.
  • FIG. 4 is a cross-sectional view showing another embodiment of the substrate of the present invention.
  • FIG. 5 is a figure which shows the manufacturing method of the board
  • FIG. 6 is a figure which shows the manufacturing method of the board
  • FIG. 7 is a cross-sectional view showing a substrate of the background art.
  • FIG. 8 is a figure which shows the manufacturing method of the board
  • FIG. 9 is a view for explaining a substrate of the present invention.
  • FIG. 1A is a cross-sectional view showing the structure of the substrate 10A
  • FIG. 1B is a perspective view showing an outline of the substrate 10A.
  • substrate 10A includes thick core layer 11 and a wiring layer (first wiring layer 16A, third wiring layer 16C) stacked on the upper surface of core layer 11 with an insulating layer interposed therebetween.
  • a wiring layer (the second wiring layer 16B and the fourth wiring layer 16D) stacked on the lower surface of the core layer 11 through the insulating layer, and the connection substrate 13 embedded in the removal region 12 of the core layer 11; ing.
  • the core layer 11 functions as a layer that enhances the mechanical strength of the substrate 10A and the heat dissipation.
  • the core layer 11 is formed thicker than the other wiring layers, and its thickness is, for example, 100 ⁇ m or more and 200 ⁇ m or less.
  • a metal mainly containing copper, a metal mainly containing aluminum, an alloy or the like can be adopted as a material of the core layer 11.
  • the mechanical strength and heat dissipation of the core layer 11 can further be improved.
  • the upper and lower surfaces of the core layer 11 may be covered with an alumite film formed by oxidizing aluminum. Al easily bends as thin as Cu. Therefore, if a hard layer mainly made of aluminum oxide made of Al of its own is provided, it becomes strong against bending. Therefore, if a hard layer is provided, it becomes strong against deformation, and the flatness of the substrate 10A itself can be maintained.
  • the core layer 11 may be used as a signal pattern through which an electric signal input to and output from each wiring layer passes, or a pattern for extracting a fixed potential (for example, a power supply potential or a ground potential) at a predetermined location. It may be used as Here, it is also possible to employ materials other than metal as the material of the core layer 11, and it is also possible to employ, for example, an inorganic material such as ceramic or a resin material such as a glass epoxy substrate.
  • the first insulating layer 14A and the second insulating layer 14B cover the upper surface and the lower surface of the core layer 11.
  • the thickness of the first insulating layer 14A and the second insulating layer 14B covering the core layer 11 is, for example, 50 ⁇ m or more and 100 ⁇ m or less.
  • a thermosetting resin such as an epoxy resin or a thermoplastic resin such as a polyethylene resin can be employed.
  • a resin material filled with a fibrous or particulate filler is employed as the material of the first insulating layer 14A and the second insulating layer 14B, the thermal resistance of these resin layers is reduced.
  • the first wiring layer 16A is a wiring layer formed on the top surface of the first insulating layer 14A, and is formed by selectively etching the conductive film or the plating film attached to the first insulating layer 14A.
  • the L / S of the first wiring layer 16A can be reduced to, for example, 50 ⁇ m / 50 ⁇ m or more and 100 ⁇ m / 100 ⁇ m or less.
  • L / S indicates the fineness of the wiring, and if L / S is 20 ⁇ m / 20 ⁇ m, the width (L: line) of the wiring to be formed is 20 ⁇ m, and the distance at which the wirings are separated ( S: Space) indicates 20 ⁇ m.
  • the first wiring layer 16A is electrically connected to the core layer 11 via the connection portion 31 provided through the first insulating layer 14A. By doing this, the core layer 11 can be used as a layer for drawing the ground potential.
  • the second wiring layer 16B is a wiring layer formed on the lower surface of the second insulating layer 14B, and has the same configuration as the above-described first wiring layer 16A.
  • the second wiring layer 16B is electrically connected to the lower surface of the core layer 11 through the connection portion 33 provided through the second insulating layer 14B.
  • the connection portion 31 and the connection portion 33 are made of a conductive material such as a plated film or a conductive paste formed in a through hole provided by removing the insulating layer, and have a function of connecting each wiring layer and the core layer 11.
  • the first wiring layer 16A and the core layer 11 are connected by the connection portion 31 provided through the first insulating layer 14A.
  • connection portion 33 provided through the second insulating layer 14B.
  • each connection portion may function as a path through which an electrical signal passes, or may be a so-called dummy in which the electrical signal does not pass. Even if the connection portion 31 or the like does not pass an electrical signal, it can be used as a thermal via hole through which heat passes.
  • a third wiring layer 16C is stacked on the upper surface of the first wiring layer 16A via a third insulating layer 14C. The details of the first insulating layer 14A and the third wiring layer are the same as those of the first insulating layer 14A and the first wiring layer 16A described above.
  • the third wiring layer 16C and the first wiring layer 16A are electrically connected at a predetermined location via the connection portion 27 penetrating the third insulating layer 14C. Further, a circuit element such as an IC is connected to the third wiring layer 16C which is the uppermost wiring layer. Furthermore, the upper surfaces of the third wiring layer 16C and the third insulating layer 14C may be covered with a solder resist, excluding the third wiring layer 16C in the portion connected to the circuit element. In this way, it is possible to prevent the solder used for element mounting from adhering to the third wiring layer 16C, and to prevent a short circuit between wires in the mounting process.
  • the fourth wiring layer 16D is formed on the lower surface of the second wiring layer 16B via the fourth insulating layer 14D.
  • the details of the fourth insulating layer 14D and the fourth wiring layer 16D are the same as those of the second insulating layer 14B and the second wiring layer 16B described above. Further, the second wiring layer 16B and the fourth wiring layer 16D are electrically connected via the connection portion 28 formed to penetrate the fourth insulating layer 14D. In the lowermost fourth wiring layer 16D, external connection electrodes such as solder balls may be formed. Furthermore, the lower surfaces of the fourth wiring layer 16D and the fourth insulating layer 14D may be covered with the solder resist, excluding the fourth wiring layer 16D in the portion to be the connection portion.
  • connection substrate 13 is a multilayer substrate housed in a removal region 12 provided by partially removing the core layer 11, and is stacked on the wiring layer stacked on the upper surface of the core layer 11 and the lower surface of the core layer 11. It functions as a connection means for connecting with the wiring layer.
  • the connection substrate 13 has a multilayer wiring pattern laminated via an insulating material such as glass epoxy resin or ceramic. That is, the first wiring pattern 15A, the second wiring pattern 15B, the third wiring pattern 15C, and the fourth wiring pattern 15D are provided on the connection substrate 13 from the upper layer. These wiring patterns pass through the insulating material and are connected at predetermined locations.
  • connection substrate 13 is equivalent to that of the core layer 11, and is, for example, 100 ⁇ m or more and 200 ⁇ m or less.
  • the removal region 12 having a rectangular shape in plan view is provided by performing partial etching or pressing on the core layer 11, and the connection substrate 13 is formed by It is accommodated in the removal area 12.
  • the size in plan view of the connection substrate 13 is smaller than the removal area 12 provided in the core layer 11.
  • connection substrate 13 is separated from the side surface of core layer 11 facing removal region 12.
  • the surface of the connection substrate 13 housed in the removal area 12 is covered with a resin material that constitutes the first insulating layer 14A and the second insulating layer 14B.
  • connection substrate 13 may be disposed in an area away from the center of the substrate. In this way, when the entire substrate is curved, the bending portion is almost at the center, so that the connection substrate 13 is prevented from being broken by the stress due to the bending.
  • the thickness of the connection substrate 13 may be thinner or thicker than that of the core layer 11. In this case, when a resin material prepared in a sheet form is used as the material of the first insulating layer 14A and the second insulating layer 14B, the difference in thickness between the core layer 11 and the connection substrate 13 causes a step on both insulating layers. May occur.
  • connection substrate 13 may be provided in the core layer 11 and the connection substrate 13 may be disposed in each removal region 12 as necessary. Furthermore, a relatively large removal area 12 may be formed, and a plurality of connection substrates 13 may be disposed inside the removal area 12. Furthermore, a capacitor or a coil may be configured by forming the wiring pattern in a predetermined shape inside the connection substrate 13.
  • connection substrate 13 may be incorporated in the connection substrate 13 or these may be embedded in the removal region 12 together with the connection substrate 13 and connected to each wiring layer.
  • the function of the element disposed on the upper surface of the substrate 10A is incorporated in the removal region 12 of the core layer 11, so that the circuit device including the substrate 10A is small. It becomes.
  • a ceramic substrate is employed as the connection substrate 13, a capacitor and a resistor can be easily provided inside or on the surface of the ceramic substrate by firing the conductive material.
  • a substrate made of ceramic is superior to the substrate made of other materials in the characteristics in the high frequency region, and has the further advantage of high withstand voltage.
  • the first wiring patterns 15A and the like provided on the connection substrate 13 are finer than the first wiring layers 16A and the like stacked on the core layer 11.
  • the L / S of the first wiring pattern 15A or the like is, for example, 30 ⁇ m / 30 ⁇ m or less.
  • the connection substrate 13 may be configured to form a part of an electric circuit configured of a wiring layer stacked in the core layer in the background art. it can.
  • the circuit portion realized by the first wiring layer 16A to the fourth wiring layer 16D stacked on the core layer 11 becomes smaller, and the substrate 10A itself can be miniaturized.
  • the first wiring layer 16A and the second wiring layer 16B stacked on the core layer 11 are electrically connected to each other via the connection substrate 13 configured as described above. Specifically, the first wiring pattern 15A disposed on the upper surface of the connection substrate 13 is connected to the first wiring layer 16A via the connection portion 31 provided through the first insulating layer 14A. Furthermore, the fourth wiring pattern 15D provided in the lowermost layer of the connection substrate 13 is connected to the second wiring layer 16B via the connection portion 33 provided through the second insulating layer 14B. By doing this, the first wiring layer 16A located on the upper surface of the core layer 11 is connected to the second wiring layer 16B located on the lower surface of the core layer 11 via the connection substrate 13.
  • first wiring pattern 15A of the connection substrate 13 and the first wiring layer 16A are connected via a plurality of connection portions 31. Furthermore, the fourth wiring pattern 15D of the connection substrate 13 and the second wiring layer 16B are also connected via the plurality of connection portions 33.
  • connection points connecting the wiring layer stacked on the upper surface of the core layer 11 and the wiring layer stacked on the lower surface can be concentrated on the connection substrate 13. Since this eliminates the need for providing a plurality of connection holes as described in the background art, downsizing of the entire substrate can be achieved.
  • the first wiring layer 16A and the second wiring layer 16B which are wiring layers disposed inside, include the wiring for routing the above-mentioned connection points.
  • the wiring pattern of the connection substrate 13 can also be connected to the third wiring layer 16C or the fourth wiring layer 16D.
  • the connection substrate 13 and the third wiring layer 16C are connected, the first wiring pattern 15A and the third wiring layer 16C of the connection substrate 13 are connected through the first insulating layer 14A and the third insulating layer 14C. Be done.
  • the connection substrate 13 and the fourth wiring layer 16D are connected, the fourth wiring pattern 15D and the fourth wiring layer 16D of the connection substrate 13 penetrate the second insulating layer 14B and the fourth insulating layer 14D. Connected.
  • FIG. 2A is another form in which a portion surrounded by a dotted circle in FIG. 1A is enlarged and shown.
  • the uppermost first wiring pattern 15A is disposed on the upper surface of the connection substrate 13.
  • the first wiring pattern 15A is not disposed on the upper surface of the connection substrate 13.
  • the upper surface of the connection substrate 13 is a surface to which an insulating material such as a resin is exposed. By doing this, the entire upper surface of the connection substrate 13 made of an insulating material such as a resin adheres to the first insulating layer 14A, and the adhesive strength between the both becomes strong. Further description will be made with reference to FIG.
  • connection substrate 13 and the first wiring layer 16A when connecting the connection substrate 13 and the first wiring layer 16A, first, the insulating material of the first insulating layer 14A and the connection substrate 13 thereunder is removed by laser irradiation to form the through holes. Form. Furthermore, the connection portion 31 is formed by embedding a conductive material in the through hole. The second wiring pattern 15B contained in the connection substrate 13 and the first wiring layer 16A are connected via the connection portion 31. Such a structure is the same on the lower surface of the connection substrate 13 as well. Specifically, referring to FIG. 1A, the fourth wiring pattern 15D is not provided on the lower surface of the connection substrate 13, and the resin material is exposed on the entire surface.
  • connection substrate 13 made of an insulating material such as a resin and the like and the second insulating layer 14B come into close contact with each other.
  • the third wiring pattern 15C of the connection substrate 13 is connected to the second wiring layer 16B via the connection portion provided by penetrating the insulating material of the second insulating layer 14B and the connection substrate 13.
  • the connection substrate 13 used in such a case is shown in FIG.
  • the upper surface and the lower surface of the connection substrate 13 are surfaces on which the insulating material such as a resin is entirely exposed.
  • the second wiring pattern 15B provided as the uppermost layer is covered with the insulating material and is not exposed on the top surface.
  • FIG. 2C is a plan view showing the substrate 10A in a portion where the connection substrate 13 is disposed.
  • connection substrate 13 aggregates first wiring layer 16A disposed on the upper surface of core layer 11 and second wiring layer 16B disposed on the lower surface of core layer 11. Connected.
  • a connection portion which penetrates the core layer 11 is necessary, but in the present embodiment, all the connections are performed by the connection substrate 13. That is, in this embodiment, the connection points are rearranged by rearranging the connection substrate 13 using the first wiring layer 16A and the second wiring layer 16B.
  • FIG. 7 a large number of through holes are provided in a necessary portion, and since the through electrodes pass therethrough, there may be a problem in the withstand voltage.
  • a substrate made of a resin such as glass epoxy is adopted as a printed circuit board, this withstand voltage also becomes clear.
  • FIG. 3A and FIG. 3B are cross-sectional views showing a substrate of another form, and FIG.
  • 3C is a cross-sectional view showing a circuit device using the substrate of this form.
  • the basic configuration of the substrate 10B shown in FIG. 3A is the same as that of the substrate 10A shown in FIG. 1, and a substrate provided with multilayer wiring (here four layers) is adopted as the core layer 11 It is different.
  • a substrate provided with multilayer wiring here four layers
  • a glass epoxy substrate or ceramic substrate provided with multilayer wiring is adopted as the core layer 11.
  • the wiring layer provided in the uppermost layer of the core layer is connected to the first wiring layer 16A via the connection portion 31.
  • the wiring layer provided in the lowermost layer of the core layer 11 is connected to the second wiring layer 16B via the connection portion 33.
  • L / S of the wiring layer provided in the core layer 11 is, for example, in the range of 50 ⁇ m / 50 ⁇ m to 100 ⁇ m / 100 ⁇ m, and this value is It is larger than the wiring pattern provided on the connection substrate 13.
  • a printed circuit made of a resin material such as glass epoxy and a multilayer substrate such as a ceramic substrate are adopted as the core layer, so that a more complicated circuit can be configured.
  • a substrate made of a semiconductor is employed as the connection substrate 13 provided in the removal region 12.
  • a through electrode 29 is formed to penetrate the connection substrate 13 made of a semiconductor such as silicon in the thickness direction.
  • connection pad on the connection substrate 13 connected to the through electrode 29 is connected to the first wiring layer 16A via the connection portion 31A.
  • a pad formed on the lower surface of the connection substrate 13 and in contact with the through electrode 29 is connected to the second wiring layer 16B via the connection portion 33A.
  • the wiring layer disposed on the upper surface of the core layer 11 and the wiring layer disposed on the lower surface of the core layer 11 are electrically connected via the through electrodes 29 provided on the connection substrate 13 which is a semiconductor chip.
  • the plurality of through electrodes 29 may be provided on the connection substrate 13 which is a semiconductor substrate, and the first wiring layer 16A and the second wiring layer 16B may be connected at a plurality of locations via these.
  • connection substrate 13 which is a semiconductor substrate by a diffusion process
  • the pad on the upper surface of the connection substrate 13 connected to this element passes through the connection portions 31B and 31C.
  • the first wiring layer 16A is connected.
  • the heat generated by the operation of a transistor or the like provided inside the connection substrate 13 is favorably released to the outside via the core layer 11.
  • a pad connected to the diffusion region may be provided on the lower surface of the connection substrate 13 and this pad may be connected to the second wiring layer 16B via the connection portion 33.
  • the substrate 10C can have many functions. Referring to FIG.
  • the circuit device 17 is configured by mounting the circuit element on the upper surface of the substrate 10A having the above-described configuration.
  • a chip element 48 and a semiconductor element 50 are mounted on the substrate 10A as circuit elements.
  • the electrodes at both ends of the chip element 48 which is a chip capacitor or a chip resistor are connected to the wiring of the uppermost layer of the substrate 10A via the brazing material 52.
  • the semiconductor element 50 which is an LSI, is mounted on the substrate 10A in a face-down state via bump electrodes made of solder or the like.
  • the upper surface of the substrate 10A may be coated with a resin material such as glass epoxy so that each semiconductor element is sealed.
  • a substrate 10D shown in FIG. 3B may be employed.
  • the configuration of a substrate 10D according to still another embodiment will be described with reference to FIG.
  • the basic configuration of the substrate 10D is the same as that of the substrate 10A shown in FIG. 1, and the difference is that a plurality of removal regions 12A are provided.
  • the core layer 11 is partially removed to provide a plurality of removal areas 12A, 12B, 12C, 12D, and functional elements such as the connection substrate 13 are accommodated in each removal area.
  • the connection substrate 13 is disposed in the removal region 12A
  • the chip element 38 is disposed in the removal region 12B
  • the semiconductor element 40 is disposed in the removal region 12C
  • the heat spreader 42 is in the removal region 12D. Is arranged.
  • the chip type element 38 employs an element provided with electrodes at both ends such as a chip capacitor and a chip resistor, and these electrodes are connected to the wiring layer via the connection portion.
  • the electrode of the chip type element 38 is connected to the first wiring layer 16A via the connection portion 31, but may be connected to the lower second wiring layer 16B via the connection portion 33.
  • the semiconductor element 40 is an LSI in which a large number of pads are disposed on the upper surface, and in this case, the semiconductor element 40 is disposed with the main surface on which the pads are disposed facing up.
  • each semiconductor element 40 is connected with the 1st wiring layer 16A via the connection part 31 which penetrates the 1st insulating layer 14A. Furthermore, the second wiring layer 16B, the connection portion 28, and the fourth wiring layer 16D are disposed below the semiconductor element 40, and the heat generated from the semiconductor element 40 is favorably dissipated to the outside via these. Ru.
  • a pad may be provided on the lower surface of the semiconductor element 40 and electrically connected to the second wiring layer 16B via the connection portion 33.
  • the heat spreader 42 is made of a metal excellent in thermal conductivity mainly made of copper or aluminum, and functions as a means for well dissipating the heat generated from the circuit element disposed on the upper surface of the substrate 10D. doing.
  • the upper surface of the heat spreader 42 is connected to the first wiring layer 16A and the third wiring layer 16C via the connection portion 31 and the connection portion 27. Furthermore, the lower surface of the heat spreader 42 is connected to the second wiring layer 16B and the fourth wiring layer 16D via the connection portion 33 and the connection portion 28.
  • each connection portion connected to the heat spreader 42 is not for passing current but functions as a thermal via hole for passing heat generated from the circuit element mounted on the upper surface.
  • the method of manufacturing the substrate 10D having the above-described structure is basically the same as the method of manufacturing the substrate 10A described later with reference to FIGS. 5 and 6, and a plurality of removal regions are provided in the core layer 11, The difference is that the connection substrate and the functional element are accommodated in the removal area.
  • connection points connecting the wiring layer on the upper surface of the core layer 11 and the wiring layer on the lower surface of the core layer 11 are concentrated on the connection substrate 13.
  • the connection points discretely arranged in the background art are consolidated into one place. Therefore, a plurality of removal areas 12B-12D can be provided in areas other than the area where the connection substrate 13 is disposed, and functional elements such as the semiconductor element 40 can be embedded in the removal areas 12B-12D.
  • the substrate 10D itself used to mount circuit elements such as transistors has various functions, so that the circuit device in which the substrate 10D is adopted becomes more sophisticated and smaller. Become.
  • the method of manufacturing the above-described substrate 10A will be described with reference to the cross-sectional views shown in FIGS.
  • core layer 11 made of metal whose main material is copper or aluminum having a thickness of about 100 ⁇ m to 200 ⁇ m is prepared, and a part of core layer 11 is removed to provide removed region 12.
  • a mechanical processing method such as press processing or router processing or etching processing is employed, but here, the etching processing is illustrated.
  • exposure and development processing is performed to expose both main surfaces of the core layer 11 in a portion to be removed.
  • the core layer 11 exposed from the resist 18 is etched by wet etching using an etchant to form a removal region 12.
  • the inner wall of the removal area 12 has a convex portion that protrudes to the removal area 12 side than the opening position of the front surface or the back surface. Since the convex portion is made of metal, a short circuit or the like is induced.
  • an insulating material is embedded in the space between the connection substrate 13 and the core layer 11. Although the first insulating layer is shown in the figure, another material may be used.
  • the connection substrate 13 is accommodated in the removal region 12 formed in the above process, and the conductive film serving as the material of the wiring layer via the insulating layer is used as the core layer 11.
  • connection substrate 13 including a multilayer wiring pattern is built in the inside of the removal region 12.
  • the connection substrate 13 is a connection means for connecting a wiring layer stacked on the upper surface of the core layer 11 and a wiring layer stacked on the lower surface of the core layer 11.
  • a plurality of wiring patterns are stacked via the insulating layer, and the wiring patterns are formed finer than the wiring layers stacked on the core layer 11.
  • a conductive film is laminated on the upper and lower main surfaces of the core layer 11 via the insulating layer.
  • the first conductive film 20 is stacked on the top surface of the core layer 11 via the first insulating layer 14A.
  • the second conductive film 22 is stacked on the lower surface of the core layer 11 via the second insulating layer 14B.
  • the first insulating layer 14A and the second insulating layer 14B are made of a resin material mixed with a filler, and the thickness of the insulating layer covering the core layer 11 is 50 ⁇ m to 100 ⁇ m as described above.
  • the first insulating layer 14A is prepared in a state of being attached to the lower surface of the first conductive film 20, and the second insulating layer 14B is prepared in a state of being attached to the upper surface of the second conductive film 22.
  • each insulating layer may be laminated to the core layer 11 in a sheet form separately from the conductive film.
  • first insulating layer 14A and the second insulating layer 14B may be heated and cured after being applied to the upper and lower main surfaces of the core layer 11 in a liquid state.
  • the first conductive film 20 and the second conductive film 22 are rolled conductive foils obtained by rolling a conductive material such as copper, and have a thickness of, for example, 20 ⁇ m or more and 50 ⁇ m or less.
  • a plated film can be adopted other than the piezoelectric conductive foil.
  • connection substrate 13 in the removal area 12, even if the first conductive film 20, the second conductive film 22, and the connection substrate 13 to which the insulating layer is attached are collectively stacked and stored. You may stack them separately and store them.
  • the second conductive film 22 is attached to the lower surface of the core layer 11 via the second insulating layer 14B.
  • the connection substrate 13 is accommodated from above in the removal region 12 whose lower side is closed by the second conductive film 22 and the second insulating layer 14B. At this time, the lower surface of the connection substrate 13 is the second insulating layer 14B. In a state of being in contact with the inside of the removal area 12 and fixed at a predetermined position.
  • the second insulating layer 14B in a semi-cured state acts as an adhesive for fixing the connection substrate 13 at a predetermined position.
  • the first conductive film 20 is attached to the upper surface of the core layer 11 via the first insulating layer 14A.
  • the resin component of the first insulating layer 14A is filled in the removal region 12.
  • a part of the first insulating layer 14A and the second insulating layer 14B is filled in the gap between the side surface of the core layer 11 facing the removal region 12 and the connection substrate 13, and the inside of the removal region 12 is The position of the connection substrate 13 is fixed. Referring to FIG.
  • each conductive film and each insulating layer are partially removed to form a through hole 30 to be a connection portion later.
  • the upper surface of the first conductive film 20 and the lower surface of the second conductive film 22 are covered with a resist 32 for etching.
  • the resist 32 is exposed and developed to expose the upper surface of the first conductive film 20 and the lower surface of the second conductive film 22 corresponding to the region where the through holes 30 are formed.
  • wet etching is performed using the resist 32 as a mask to remove the portions of the first conductive film 20 and the second conductive film 22 exposed from the resist 32.
  • the first insulating layer 14A exposed from the first conductive film 20 is removed by irradiating a laser to form a through hole 30 in which the upper surface of the core layer 11 is exposed.
  • the second insulating layer 14B exposed from the second conductive film 22 is irradiated with a laser to be removed, thereby forming a through hole 30 in which the lower surface of the core layer 11 is exposed.
  • the first wiring pattern 15A and the fourth wiring pattern 15D of the connection substrate 13 are also exposed from the through holes 30 formed by this method. Referring to FIG.
  • connection portion 31 is formed by embedding a conductive material such as a plating film in the through hole 30 penetrating the first insulating layer 14A.
  • the connection portion 31 connects the uppermost first wiring pattern 15A provided on the connection substrate 13 and the first conductive film 20 at a predetermined location.
  • the connection part 31 which connects the core layer 11 and the first conductive film 20 through the first insulating layer 14A is also provided by the same method.
  • a connection portion 33 connecting the second conductive film 22 and the core layer 11 is formed.
  • a connection portion 33 for connecting the fourth wiring pattern 15D of the connection substrate 13 and the second conductive film 22 is also formed. Referring to FIG.
  • first conductive film 20 and second conductive film 22 wet etching is selectively performed on first conductive film 20 and second conductive film 22 to form first wiring layer 16A and second wiring layer 16B.
  • a conductive film is further stacked via the insulating layer.
  • the third conductive film 24 is stacked on the upper surface of the first wiring layer 16A via the third insulating layer 14C
  • the fourth conductive film on the lower surface of the second wiring layer 16B via the fourth insulating layer 14D. 26 is stacked.
  • the details of the respective conductive films and the respective insulating layers stacked in this step are the same as those of the first insulating layer 14A and the first conductive film 20 described with reference to FIG. 5 (B).
  • connection portion penetrating the insulating layer is formed. Specifically, a connection portion 27 connecting the third conductive film 24 and the first wiring layer 16A is formed through the third insulating layer 14C. In addition, a connection portion 28 is formed which penetrates the fourth insulating layer 14D and connects the second wiring layer 16B and the fourth conductive film 26.
  • the method of forming the connection parts 27 and 28 is the same as the method of forming the connection parts 31 and 33 shown in FIGS. 5 (C) and 5 (D). Referring to FIG. 6C, the third wiring layer 16C and the fourth wiring layer 16D are formed by performing wet etching on the third conductive film 24 and the fourth conductive film 26 described above.
  • a substrate 10A having the configuration shown in FIG. 1 is formed. Further, in the above description, a total of four multilayer wirings are stacked on the upper and lower main surfaces of the core layer 11, but six or more wiring layers are formed by further laminating the wiring layer through the insulating layer. It is good. Furthermore, referring to FIG. 6C, the third and fourth wiring layers 16C and 16D of the uppermost and lowermost layers are covered with a solder resist, excluding the portions to which circuit elements and the like are connected later. You may. Furthermore, in the case of manufacturing the circuit device 17 as shown in FIG. 3C, in addition to the above steps, a step of mounting a circuit element such as the semiconductor element 50 and a step of welding the external electrode 19 are required. Become.
  • connection substrate 13 when the connection substrate 13 is accommodated in the removal region 12 of the core layer 11, alignment of the core layer 11 with the connection substrate 13 is performed with reference to the alignment mark.
  • a first mark made of, for example, a part of the conductive pattern is provided on the upper surface of the connection substrate 13.
  • a second mark formed by partially recessing or projecting the upper surface of the core layer 11 is provided. Then, when the connection substrate 13 is accommodated in the removal area 12 of the core layer 11, the position recognition is performed while photographing both from above with an imaging unit such as a CCD camera.
  • connection substrate 13 is accommodated in the removal area 12.
  • the connection substrate 13 is accommodated at a predetermined place in the removal region 12, and the relative positional accuracy of each element constituting the substrate is improved.
  • the connection substrate of FIG. 2A will be described with reference to FIG. This drawing is based on FIG. 5 and the first wiring pattern and the fourth wiring pattern are omitted.
  • an insulating resin layer such as a solder resist is provided on the first wiring pattern and the fourth wiring pattern.
  • a common substrate is coated with solder resist on the outermost surface, and electrical connections such as bonding pads or die pads are opened and exposed. However, here, the opening is not formed, and the front surface is covered with the solder resist.
  • the core layer 11 is removed by etching from both sides, and as shown in FIG. 8B, the connection substrate 13 is embedded.
  • the upper and lower surfaces of the connection substrate 13 are made of insulating resin (solder resist).
  • soldder resist insulating resin
  • connection substrate 13 a mold for sealing may be used so that the wiring is embedded.
  • separation of the connection substrate is performed by dicing, so the plane is rectangular, but if it is a mold, various structures such as circle, triangle, L-shape, etc. are possible.
  • the embedding of the substrate based on the core metal has been described.
  • the substrate of FIG. 1 is suitable for LED bars.
  • FIG. 9 is a further embodiment.
  • a TR, a chip capacitor, a chip resistor or an LSI chip 100 is mounted on at least two layers of the printed circuit board 10A.
  • this LSI chip is highly functional, the number of pins is very large and the size is small. Therefore, the connection substrate 13 requires a fine pattern substrate.
  • the substrate 10A in which the connection substrate 13 is built may be rough compared to the connection substrate. Further, by realizing the connection substrate with high definition and high density, the substrate 10A may have a rough pattern and a low density. Therefore, the wiring pattern 101 on the outermost surface of the front side (or the back side) of the connection substrate 13 and the wiring layer 102 on the outermost surface of the substrate 10A may be buried so as to be substantially the same surface. In this case, the solder resist 103 formed on the outermost surface can be formed on the surface of the substrate 10A and the surface of the connection substrate 13 at one time. The solder resist corresponding to the electrical connection may be removed.
  • connection substrate needs to be processed by a highly accurate process, but the substrate 10A can be rough and can be realized at low cost.
  • the wiring patterns on the front and back of the connection substrate are formed substantially in the same plane as the wiring layer of the substrate 10A, but in FIG. 9E, the wiring pattern on the front side of the connection substrate 13 is It is formed in substantially the same plane as the wiring layer on the front side of the substrate 10A.
  • the wiring pattern on the back side is embedded inside the wiring layer on the outermost surface on the back side of the substrate 10A.
  • FIG. 9B the LSI chip 100 is face down, and in FIG. 9C, the connection is connected to the connection substrate in face up.
  • connection wiring 104 is provided from a part of the connection substrate to the substrate 10A from the boundary.
  • the device is not mounted, and the substrate is embedded for crossover avoidance (crossover).
  • the wiring 105 is extended to the right substrate, the wiring 106 is extended to the left substrate, and the connection substrate is provided with the wirings 107 and 108 in the lower layer thereof so as to cross the connection wiring.
  • multilayer wiring is necessary because crossover is necessary, and by providing such a wiring substrate in a portion where crossover is necessary, the number of crossovers can be reduced and the number of layers of the substrate itself can be reduced.
  • the substrate is originally a six-layer wiring, it can be realized with two or four layers.

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Abstract

コア層の上面および下面に積層される配線層同士を簡易な手段で接続する構造の基板およびその製造方法を提供する。 基板１０Ａは、厚いコア層１１を部分的に貫通して設けた除去領域１２に接続基板１３を配置し、この接続基板１３を経由して、コア層１１の上面に積層された第１配線層１６Ａと、コア層１１の下面に積層された第２配線層１６Ｂとを電気的に接続している。この様にすることで、接続部毎にコア層１１を貫通する貫通孔を設ける必要が無くなるので、配線密度が高く且つ小型の基板１０Ａが得られる。

Description

多層プリント配線基板およびその製造方法
　本発明は多層プリント配線基板およびその製造方法に関し、特に、コア層の上面および下面に多層の配線層を積層させた多層プリント配線基板およびその製造方法に関する。
　近年の電子機器は高性能化・小型化が進行しており、実装基板に搭載する部品の大容量化、実装基板自体の高密度化により放熱の重要性が高まっている。そのため、例えば、放熱性、均熱性に優れたコア層を備えた基板が用いられている（例えば特許文献１参照）。
　図７の断面図を参照して、コア層を備えた基板１００の構成を説明する。基板１００は、コア層１１１と、コア層の上面に第１絶縁層１１４Ａを介して積層された第１配線層１１６Ａと、コア層１１１の下面に第２絶縁層１１４Ｂを介して積層された第２配線層１１６Ｂとを備えている。
　コア層１１１は、銅やアルミニウム等の金属から成る厚みが１００μｍ~２００μｍ程度の板状体であり、基板１００全体の機械的強度を担うと共に、基板１００を経由した放熱の効果を向上させる機能を有する。従って、基板１００の上面に実装されたトランジスタ等の回路素子から放出された熱は、コア層１１１を経由して良好に外部に放出される。
　第１配線層１１６Ａおよび第２配線層１１６Ｂは、銅箔等を所定形状にパターニングして形成され、樹脂から成る絶縁層によりコア層と絶縁されている。
　第１配線層１１６Ａと第２配線層１１６Ｂとは、コア層１１１を貫通して設けた貫通孔１２１の内部を経由して電気的に接続される。具体的には、先ず、コア層１１１を部分的に除去して貫通孔１２１が形成されている。そして、第１樹脂層１１４Ａおよび第２樹脂層１１６Ｂを構成する樹脂材料が貫通孔１２１に充填されており、この充填された樹脂材料を更に貫通して接続部１２５が形成されている。接続部１２５を経由して、コア層１１１の上面に形成された第１配線層１１６Ａと、コア層１１１の下面に形成された第２配線層１１６Ｂとが電気的に接続される。
特開２００７−２９４９３２号公報
　しかしながら、上記した基板１００に設けられる貫通孔１２１の直径Ｌ１０は例えば０．４ｍｍ程度であり、その内部に配置される接続部１２５の幅は例えば０．１ｍｍ程度である。貫通孔１２１や接続部１２５は、ウェットエッチング、レーザー照射およびメッキ処理により形成されるので、これらの部位を更に小さくすることは困難である。
　このことから、第１配線層１１６Ａおよび第２配線層１１６Ｂの配線幅を５０μｍ~１００μｍ程度に微細に形成しても、貫通孔１２１や接続部１２５が広い面積を占めるので、基板１００全体の更なる小型化が困難である問題があった。
　更には、第１配線層１１６Ａと第２配線層１１６Ｂとの接続箇所を複数設けるためには、この接続箇所毎に貫通孔１２１および接続部１２５を設ける必要があり、この様な場合は基板１００の小型化は更に困難になる。
　本発明は上述した問題点を鑑みて成されたものであり、本発明の主な目的は、コア層の上面および下面に積層される配線層同士を簡易な手段で接続する構造の基板およびその製造方法を提供することにある。
　本発明の基板は、第１主面と第２主面とを備えたコア層と、前記コア層の前記第１主面に第１絶縁層を介して積層された第１配線層と、前記コア層の前記第２主面に第２絶縁層を介して積層された第２配線層と、前記コア層を部分的に貫通して設けた除去領域と、前記除去領域に配置されると共に、複数層の配線パターンを備え、前記第１配線層と前記第２配線層とを接続する経路として機能する接続基板と、を備え、前記コア層の前記第１主面側の前記接続基板の第１配線パターンは、前記第１絶縁層を貫通して設けた第１接続部を経由して前記第１配線層に接続され、前記コア層の前記第２主面側の前記接続基板の第２配線パターンは、前記第２絶縁層を貫通して設けた第２接続部を経由して前記第２配線層に接続されることを特徴とする。
　本発明の基板の製造方法は、第１主面と、第２主面と、部分的に貫通して設けた除去領域とを備えたコア層を準備する工程と、前記第１主面側に設けられた第１配線パターンと、前記第２主面側に設けられた第２配線パターンとを備えた接続基板を、前記コア層の前記除去領域に配置する工程と、前記コア層の前記第１主面に第１絶縁層を介して第１配線層を積層し、前記コア層の前記第２主面に第２絶縁層を介して第２配線層を積層すると共に、前記接続基板を経由して前記第１配線層と前記第２配線層とを電気的に接続する工程と、を備えたことを特徴とする。
　本発明によれば、コア層を部分的に除去して除去領域を設け、この除去領域に配置された接続基板を介して、コア層の上面に積層された第１配線層と、コア層の下面に積層された第２配線層とを電気的に接続している。従って、配線層同士が接続される箇所毎にコア層に貫通孔を設ける必要がないので、配線層同士を接続する接続手段が占める面積が全体として小さくなり、基板の配線密度が向上される。
　更に、接続基板に多層に設けられる配線パターンは、コア層に積層される配線層よりも微細に形成される。従って、背景技術ではコア層に積層される配線層で構成されていた電気回路の一部分を、接続基板１３に含まれる配線パターンで置き換えることが可能となる。このことにより、基板の更なる小型化が達成される。
　更にまた、製造方法に於いては、コア層を貫通する接続手段を設けるためのレーザー照射工程やメッキ膜形成工程が不要となるので、基板の製造に必要とされるコストが低減される。
　図１は本発明の基板を示す図であり、（Ａ）は断面図であり、（Ｂ）は斜視図である。
　図２は本発明の基板を部分的に示す図であり、（Ａ）は基板を部分的に示す断面図であり、（Ｃ）は用いられる接続基板を示す斜視図であり、（Ｃ）は接続基板を拡大して示す平面図である。
　図３は（Ａ）および（Ｂ）は本発明の基板の他の形態を示す断面図であり、（Ｃ）は本発明の基板が採用された回路装置を示す断面図である。
　図４は本発明の基板の他の形態を示す断面図である。
　図５は本発明の基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。
　図６は本発明の基板の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。
　図７は背景技術の基板を示す断面図である。
　図８は本発明の基板の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。
　図９は本発明の基板を説明する図である。
　図１を参照して、本形態の基板１０Ａの構成を説明する。図１（Ａ）は基板１０Ａの構成を示す断面図であり、図１（Ｂ）は基板１０Ａの概要を示す斜視図である。
　図１（Ａ）を参照して、基板１０Ａは、厚いコア層１１と、コア層１１の上面に絶縁層を介して積層された配線層（第１配線層１６Ａ、第３配線層１６Ｃ）と、コア層１１の下面に絶縁層を介して積層された配線層（第２配線層１６Ｂ、第４配線層１６Ｄ）と、コア層１１の除去領域１２に埋設された接続基板１３とを具備している。
　ここでは、コア層１１の上下両主面に合計で４層の多層配線が構成されているが、積層される配線層の数は４層以外でも良く、２層配線でも良いし６層配線以上の配線層が形成されても良い。
　コア層１１は、基板１０Ａの機械的強度を高め且つ放熱性を向上させる層として機能している。コア層１１は、他の配線層よりも厚く形成され、その厚みは例えば１００μｍ以上２００μｍ以下である。コア層１１の材料としては、銅を主材料とする金属、アルミニウムを主材料とする金属、合金等を採用することができる。また、コア層１１の材料として、圧延された銅箔等の圧延金属を採用すると、コア層１１の機械的強度や放熱性を更に向上させることができる。
　コア層１１の材料としてアルミニウムが採用された場合は、コア層１１の上面および下面はアルミニウムを酸化させたアルマイト膜により被覆されても良い。Ａｌは、Ｃｕと同様に薄い厚みであると簡単に曲がる。そのため、自身のＡｌを材料とした酸化アルミニウムを主とする硬質層を設ければ、曲げに対して強くなる。よって硬質層を設ければ、変形に対して強くなり、基板１０Ａ自体の平坦性を維持することが可能となる。
　更に、コア層１１は、各配線層に入出力される電気信号が通過する信号パターンとして用いられても良いし、所定の箇所にて固定電位（例えば電源電位や接地電位）を取り出すためのパターンとして用いられても良い。
　ここで、コア層１１の材料として金属以外の材料を採用することも可能であり、例えばセラミック等の無機材料やガラスエポキシ基板等の樹脂材料を採用することも可能である。
　第１絶縁層１４Ａおよび第２絶縁層１４Ｂは、コア層１１の上面および下面を被覆している。第１絶縁層１４Ａおよび第２絶縁層１４Ｂがコア層１１を被覆する厚みは、例えば５０μｍ以上１００μｍ以下である。第１絶縁層１４Ａおよび第２絶縁層１４Ｂの材料としては、エポキシ樹脂等の熱硬化性樹脂や、ポリエチレン樹脂等の熱可塑性樹脂を採用することができる。
　更に、繊維状または粒子状のフィラーが充填された樹脂材料を第１絶縁層１４Ａおよび第２絶縁層１４Ｂの材料として採用すると、これらの樹脂層の熱抵抗が低減される。更に、フィラーが第１絶縁層１４Ａおよび第２絶縁層１４Ｂに混入されることにより、絶縁層の熱膨張係数が金属から成るコア層１１に接近して、温度変化が作用した際の基板の反りが抑制される。また、フィラーの材料としては、アルミナ、シリコン酸化物やシリコン窒化物を採用することができる。
　第１配線層１６Ａは、第１絶縁層１４Ａの上面に形成された配線層であり、第１絶縁層１４Ａに貼着された導電膜またはメッキ膜を選択的にエッチングして形成される。第１配線層１６ＡのＬ／Ｓは、例えば５０μｍ／５０μｍ以上、１００μｍ／１００μｍ以下に細くすることができる。
　ここで、Ｌ／Ｓとは配線の微細さを示し、Ｌ／Ｓが２０μｍ／２０μｍであれば、形成される配線の幅（Ｌ：ライン）が２０μｍであり、且つ配線同士が離間する距離（Ｓ：スペース）が２０μｍであることを示している。
　また、第１配線層１６Ａは、第１絶縁層１４Ａを貫通して設けた接続部３１を経由して、コア層１１と電気的に接続される。このようにすることで、コア層１１を接地電位を引き回すための層として用いることができる。
　第２配線層１６Ｂは、第２絶縁層１４Ｂの下面に形成された配線層であり、上記した第１配線層１６Ａと同様の構成である。また、第２配線層１６Ｂは、第２絶縁層１４Ｂを貫通して設けた接続部３３を介して、コア層１１の下面と導通している。
　接続部３１および接続部３３は、絶縁層を除去して設けた貫通孔に形成されたメッキ膜または導電ペースト等の導電材料から成り、各配線層とコア層１１とを接続する働きを有する。ここでは、第１絶縁層１４Ａを貫通して設けた接続部３１により第１配線層１６Ａとコア層１１とが接続される。また、第２絶縁層１４Ｂを貫通して設けた接続部３３により、第２配線層１６Ｂとコア層１１とが接続される。
　ここで、各接続部は、電気信号が通過する経路して機能しても良いし、電気信号が通過しない所謂ダミーのものでも良い。接続部３１等が電気信号を通過させないものであっても、熱が通過するサーマルビアホールとして用いることができる。
　第１配線層１６Ａの上面には第３絶縁層１４Ｃを介して第３配線層１６Ｃが積層されている。第１絶縁層１４Ａおよび第３配線層の詳細は、上記した第１絶縁層１４Ａおよび第１配線層１６Ａと同様である。更に、第３絶縁層１４Ｃを貫通する接続部２７を経由して、第３配線層１６Ｃと第１配線層１６Ａとが所定箇所にて電気的に接続される。
　また、最上層の配線層である第３配線層１６Ｃには、ＩＣ等の回路素子が接続される。さらに、回路素子と接続される部分の第３配線層１６Ｃを除外して、第３配線層１６Ｃおよび第３絶縁層１４Ｃの上面がソルダーレジストにより被覆されても良い。この様にすることで、素子実装に用いられる半田が第３配線層１６Ｃに付着してしまうことが防止され、実装工程に於ける配線同士のショートが防止される。
　第２配線層１６Ｂの下面には、第４絶縁層１４Ｄを介して第４配線層１６Ｄが形成される。第４絶縁層１４Ｄおよび第４配線層１６Ｄの詳細は、上記した第２絶縁層１４Ｂおよび第２配線層１６Ｂと同様である。また、第４絶縁層１４Ｄを貫通して形成された接続部２８を経由して、第２配線層１６Ｂと第４配線層１６Ｄが電気的に接続される。最下層の第４配線層１６Ｄには、半田ボール等の外部接続電極が形成されても良い。更には、接続箇所となる部分の第４配線層１６Ｄを除外して、第４配線層１６Ｄおよび第４絶縁層１４Ｄの下面がソルダーレジストにより被覆されても良い。
　接続基板１３は、コア層１１を部分的に除去して設けた除去領域１２に収納された多層基板であり、コア層１１の上面に積層された配線層と、コア層１１の下面に積層された配線層とを接続する接続手段として機能している。
　具体的には、接続基板１３は、ガラスエポキシ樹脂やセラミック等の絶縁材料を介して積層された多層の配線パターンを備えている。即ち、上層から、第１配線パターン１５Ａ、第２配線パターン１５Ｂ、第３配線パターン１５Ｃおよび第４配線パターン１５Ｄが接続基板１３に設けられている。これらの配線パターン同士は、絶縁材料を貫通して所定箇所にて接続されている。
　接続基板１３の厚みは、コア層１１と同等であり、例えば１００μｍ以上２００μｍ以下である。また、図１（Ｂ）を参照すると、コア層１１に対して部分的なエッチングまたはプレス加工を行うことにより、平面視で四角形形状の除去領域１２が設けられており、接続基板１３は、この除去領域１２に収納されている。接続基板１３の平面視での大きさは、コア層１１に設けられる除去領域１２よりも小さく形成されている。そして、図１（Ａ）を参照して、接続基板１３は、除去領域１２に面するコア層１１の側面から離間している。除去領域１２に収納される接続基板１３の表面は、第１絶縁層１４Ａおよび第２絶縁層１４Ｂを構成する樹脂材料により被覆されている。更にここで、接続基板１３は基板の中心部を避けた領域に配置されても良い。このようにすることで、基板全体が湾曲した際に、湾曲部は、殆ど中心に来るので、この湾曲による応力により接続基板１３が破壊されることが抑制される。
　ここで、接続基板１３の厚みはコア層１１よりも薄くても良いし厚くても良い。この場合、第１絶縁層１４Ａおよび第２絶縁層１４Ｂの材料としてシート状で用意される樹脂材料を用いると、コア層１１と接続基板１３の厚みの差異に起因して、両絶縁層に段差が発生する恐れがある。しかしながら、第１絶縁層１４Ａおよび第２絶縁層１４Ｂの材料として、液状の樹脂材料を塗布することにより、段差が発生してしまう現象が緩和される。
　また、ここでは１つの接続基板１３のみが図示されているが、必要に応じてコア層１１に複数個の除去領域１２を設け、個々の除去領域１２に接続基板１３を配置しても良い。更に、比較的大型の除去領域１２を形成し、この除去領域１２の内部に複数個の接続基板１３を配置しても良い。
　更には、接続基板１３の内部で配線パターンを所定形状にすることで、コンデンサやコイルを構成しても良い。また、コイル、コンデンサ、抵抗器を接続基板１３に内蔵させても良いし、これらを接続基板１３と共に除去領域１２に埋設して各配線層と接続しても良い。この様にすることで、背景技術では基板１０Ａの上面に配置される素子が備える機能が、コア層１１の除去領域１２に内蔵されるので、基板１０Ａを含む回路装置が小型なも
のとなる。
　また、接続基板１３としてセラミック基板が採用されると、導電材料を焼成することにより、セラミック基板の内部や表面にコンデンサや抵抗を容易に設けることができる。セラミックから成る基板は、他の材料から成る基板と比較して、高周波領域での特性に優れ、更に高耐圧である利点がある。
　接続基板１３に設けられる第１配線パターン１５Ａ等は、コア層１１に積層される第１配線層１６Ａ等よりも微細に形成される。第１配線パターン１５Ａ等のＬ／Ｓは、例えば３０μｍ／３０μｍ以下である。この様に微細な導電パターンが接続基板１３に形成されることで、背景技術であればコア層に積層される配線層で構成される電気回路の一部を、接続基板１３で構成することができる。結果的に、コア層１１に積層される第１配線層１６Ａ−第４配線層１６Ｄで実現される回路部分が小さくなり、基板１０Ａ自体を小型化することが可能となる。
　上記構成の接続基板１３を経由して、コア層１１に積層される第１配線層１６Ａと第２配線層１６Ｂとが電気的に接続される。具体的には、接続基板１３の上面に配置された第１配線パターン１５Ａは、第１絶縁層１４Ａを貫通して設けた接続部３１を経由して第１配線層１６Ａと接続されている。更に、接続基板１３の最下層に設けた第４配線パターン１５Ｄは、第２絶縁層１４Ｂを貫通して設けた接続部３３を経由して、第２配線層１６Ｂと接続されている。この様にすることで、コア層１１の上面に位置する第１配線層１６Ａが、コア層１１の下面に位置する第２配線層１６Ｂと、接続基板１３を経由して接続される。
　また、接続基板１３の第１配線パターン１５Ａと第１配線層１６Ａとは、複数個の接続部３１を介して接続されている。更に、接続基板１３の第４配線パターン１５Ｄと第２配線層１６Ｂも、複数個の接続部３３を経由して接続されている。この様にすることで、コア層１１の上面に積層された配線層と、下面に積層された配線層とを接続する接続箇所を、接続基板１３に集約することができる。このことにより、背景技術に示す接続孔を複数個設ける必要が無くなるので、基板全体としては小型化が達成される。この場合は、内側に配置される配線層である第１配線層１６Ａおよび第２配線層１６Ｂには、上記した接続箇所を引き回すための配線が含まれる。
　ここで、接続基板１３の配線パターンは、第３配線層１６Ｃまたは第４配線層１６Ｄと接続することも可能である。接続基板１３と第３配線層１６Ｃが接続される場合は、第１絶縁層１４Ａおよび第３絶縁層１４Ｃを貫通して、接続基板１３の第１配線パターン１５Ａと第３配線層１６Ｃとが接続される。また、接続基板１３と第４配線層１６Ｄが接続される場合は、接続基板１３の第４配線パターン１５Ｄと第４配線層１６Ｄとが、第２絶縁層１４Ｂおよび第４絶縁層１４Ｄを貫通して接続される。
　本形態では、上記したようにコア層１１の除去領域１２に収納した接続基板１３を経由して、コア層１１の上面に積層された配線層と、コア層１１の下面に積層された配線層とを接続している。従って、接続部毎にコア層１１に貫通孔を設けていた背景技術と比較すると、上層の配線層と下層の配線層とを接続する接続部が占有する面積を小さくすることが可能となる。このことから、基板１０Ａ全体を小型なものとすることができる。
　更に上記したように、接続基板１３は単に接続手段として機能しているのではなく、接続基板１３の内部にコイル等の機能素子を収納して回路を構成することが出来る。このことが、基板１０Ａ全体の更なる小型化や高機能化に貢献する。
　図２の各図を参照して、基板１０Ａの構成を更に説明する。
　図２（Ａ）は、図１（Ａ）にて点線の円で囲まれる部分を拡大して示す他の形態である。図１（Ａ）では、接続基板１３の上面には最上層の第１配線パターン１５Ａが配置されていたが、ここでは、接続基板１３の上面には第１配線パターン１５Ａは配置されていない。ここでは、接続基板１３の上面は樹脂等の絶縁材料が露出する面と成っている。このようにすることで、樹脂などの絶縁材料から成る接続基板１３の上面全域が、第１絶縁層１４Ａと密着することと成り、両者の接着強度が強固なものとなる。更なる説明は、図８を採用して説明する。
　この構成に於いて、接続基板１３と第１配線層１６Ａとを接続する場合は、先ず、第１絶縁層１４Ａとその下方の接続基板１３の絶縁材料を、レーザー照射により除去して貫通孔を形成する。更に、この貫通孔に導電材料を埋め込むことにより接続部３１が形成される。接続部３１を経由して、接続基板１３に内蔵される第２配線パターン１５Ｂと、第１配線層１６Ａとが接続される。
　このような構造は接続基板１３の下面でも同様である。具体的には、図１（Ａ）を参照して、接続基板１３の下面には第４配線パターン１５Ｄが設けられずに、樹脂材料が全面的に露出する面と成る。このことで、樹脂等の絶縁材料から成る接続基板１３の下面と第２絶縁層１４Ｂとが良好に密着するように成る。また、第２絶縁層１４Ｂおよび接続基板１３の絶縁材料を貫通して設けた接続部を経由して、接続基板１３の第３配線パターン１５Ｃは第２配線層１６Ｂと接続される。
　このような場合に用いられる接続基板１３を図２（Ｂ）に示す。ここでは、接続基板１３の上面および下面は、樹脂等の絶縁材料が全面的に露出する面である。また、最上層の層として設けられる第２配線パターン１５Ｂは、絶縁材料に被覆されており上面には露出していない。ここでは、第２配線パターン１５Ｂを点線で示している。
　図２（Ｃ）は、接続基板１３が配置される部分の基板１０Ａを示す平面図である。この図を参照して、本形態では、コア層１１の上面に配置された第１配線層１６Ａと、コア層１１の下面に配置された第２配線層１６Ｂとを、接続基板１３で集約して接続している。換言すると、第１配線層１６Ａと第２配線層１６Ｂとを接続するためにはコア層１１を貫通する接続部が必要となるが、本形態ではこの接続を全て接続基板１３で行っている。即ち、本形態では、第１配線層１６Ａおよび第２配線層１６Ｂを用いて、この接続箇所を接続基板１３に再配置することで集約させている。このことにより、コア層１１を貫通する接続部をコア層１１に離散的に複数設ける必要が無いので、基板１０Ａの構成および製造方法が簡素なものと成り、コストダウンが実現される。図７では、必要な部分に貫通孔が点在して多数設けられ、その中には、貫通電極が通過するため、絶縁耐圧に問題がある場合がある。しかしながらガラスエポキシ等の樹脂から成る基板をプリント基板として採用するので、この絶縁耐圧もクリアになる。
　図３を参照して、他の形態に係る基板および回路装置の構成を説明する。図３（Ａ）および図３（Ｂ）は他の形態の基板を示す断面図であり、図３（Ｃ）は本形態の基板が用いられる回路装置を示す断面図である。
　図３（Ａ）に示す基板１０Ｂの基本的な構成は図１に示した基板１０Ａと同様であり、多層配線（ここでは４層）を備えた基板がコア層１１として採用されていることが異なる。例えば、多層配線を備えたガラスエポキシ基板またはセラミック基板がコア層１１として採用されている。そして、コア層の最上層に設けられた配線層が、接続部３１を経由して第１配線層１６Ａと接続されている。また、コア層１１の最下層に設けられた配線層は、接続部３３を経由して第２配線層１６Ｂと接続されている。
　一般的なガラスエポキシを用いた基板がコア層１１として採用された場合、コア層１１に設けられる配線層のＬ／Ｓは、例えば５０μｍ／５０μｍ以上１００μｍ／１００μｍ以下の範囲であり、この値は接続基板１３に設けられる配線パターンよりも大きい。
　基板１０Ｂでは、コア層としてガラスエポキシ等の樹脂材料から成るプリント基板、セラミック基板等の多層基板を採用しているので、更に複雑な回路を構成することが可能となる。
　図３（Ｂ）に示す基板１０Ｃでは、除去領域１２に備えられる接続基板１３として半導体から成る基板が採用されている。そして、シリコン等の半導体から成る接続基板１３を厚み方向に貫通する貫通電極２９が形成されている。更に、貫通電極２９と接続された接続基板１３上の接続パッドは、接続部３１Ａを経由して第１配線層１６Ａと接続される。一方、接続基板１３の下面に形成されて貫通電極２９とコンタクトするパッドは、接続部３３Ａを経由して第２配線層１６Ｂと接続される。このことにより、半導体チップである接続基板１３に設けた貫通電極２９を経由して、コア層１１の上面に配置された配線層と、コア層１１の下面に配置された配線層とが電気的に接続される。ここで、半導体基板である接続基板１３に複数個の貫通電極２９を設け、これらを経由して複数箇所にて第１配線層１６Ａと第２配線層１６Ｂとを接続しても良い。
　また、半導体基板である接続基板１３の内部には、拡散工程によりトランジスタ等の素子が形成されており、この素子と接続される接続基板１３の上面のパッドは、接続部３１Ｂ、３１Ｃを経由して第１配線層１６Ａと接続される。ここで、接続基板１３の内部に設けられたトランジスタ等が動作することで発生した熱は、コア層１１を経由して外部に良好に放出される。ここで、拡散領域と接続されたパッドを接続基板１３の下面に設け、接続部３３を経由してこのパッドを第２配線層１６Ｂと接続しても良い。
　この様に、トランジスタ等の素子が作り込まれた半導体基板を接続基板１３として採用することにより、基板１０Ｃにより多くの機能を持たせることが出来る。
　図３（Ｃ）を参照して、ここでは、上記した構成の基板１０Ａの上面に回路素子が実装されることにより、回路装置１７が構成されている。ここでは、回路素子としてチップ型素子４８および半導体素子５０が基板１０Ａに実装されている。チップコンデンサ又はチップ抵抗であるチップ型素子４８の両端の電極は、ロウ材５２を介して基板１０Ａの最上層の配線に接続される。ＬＳＩである半導体素子５０は、半田等から成るバンプ電極を介して、フェイスダウンの状態で基板１０Ａに実装されている。
　なお、各半導体素子が封止されるように基板１０Ａの上面を、ガラスエポキシ等の樹脂材料で被覆しても良い。また、基板１０Ａの替わりに、図３（Ａ）に示す基板１０Ｂまたは図３（Ｂ）に示す基板１０Ｃが採用されても良い。
　図４を参照して、更なる他の形態に係る基板１０Ｄの構成を説明する。
　基板１０Ｄの基本的な構成は、図１に示した基板１０Ａと同様であり、相違点は複数個の除去領域１２Ａが設けられていることにある。
　ここでは、コア層１１を部分的に除去することで複数個の除去領域１２Ａ、１２Ｂ、１２Ｃ、１２Ｄが設けられ、各々の除去領域に接続基板１３等の機能素子が収納されている。
　具体的には、除去領域１２Ａには接続基板１３が配置され、除去領域１２Ｂにはチップ型素子３８が配置され、除去領域１２Ｃには半導体素子４０が配置され、除去領域１２Ｄにはヒートスプレッダー４２が配置されている。除去領域１２Ａと接続基板１３との間には絶縁層の一部が充填されており、この構成は他の除去領域でも同様である。
　チップ型素子３８は、チップコンデンサやチップ抵抗等の両端に電極を備える素子が採用され、これらの電極は、接続部を経由して配線層に接続されている。ここでは、チップ型素子３８の電極は接続部３１を経由して第１配線層１６Ａに接続されているが、下層の第２配線層１６Ｂに接続部３３を経由して接続されても良い。
　半導体素子４０は上面に多数個のパッドが配置されたＬＳＩであり、ここではパッドが配置される主面を上面にして配置されている。そして、各半導体素子４０の上面に配置されたパッドは、第１絶縁層１４Ａを貫通する接続部３１を経由して第１配線層１６Ａと接続されている。更に、半導体素子４０の下方には、第２配線層１６Ｂ、接続部２８および第４配線層１６Ｄが配置されており、半導体素子４０から発生した熱はこれらを経由して良好に外部に放出される。ここで、半導体素子４０の下面にパッドを設けて接続部３３を経由して第２配線層１６Ｂと電気的に接続するようにしても良い。
　ヒートスプレッダー４２は、銅またはアルミニウムを主材料とした熱伝導性に優れた金属から成り、基板１０Ｄの上面に配置された回路素子から発生した熱を、良好に外部に放熱するための手段として機能している。ヒートスプレッダー４２の上面は、接続部３１および接続部２７を経由して、第１配線層１６Ａおよび第３配線層１６Ｃに接続されている。更に、ヒートスプレッダー４２の下面は、接続部３３および接続部２８を経由して、第２配線層１６Ｂおよび第４配線層１６Ｄに接続される。ここで、ヒートスプレッダー４２と接続される各接続部は電流が通過する為のものではなく、上面に実装された回路素子から発生する熱を通過させるためのサーマルビアホールとして機能している。
　上記した構成の基板１０Ｄの製造方法は、図５および図６を参照して後述する基板１０Ａの製造方法と基本的には同様であり、コア層１１に複数個の除去領域を設け、各々の除去領域に対して接続基板や機能素子を収納する点が異なる。
　基板１０Ｄでは、コア層１１の上面の配線層と、コア層１１の下面の配線層とを接続する接続箇所を、接続基板１３に集約させている。このことにより、背景技術では離散的に配置されていた接続箇所が一箇所に集約される。従って、接続基板１３が配置される箇所以外の領域に、複数個の除去領域１２Ｂ−１２Ｄを設け、この除去領域１２Ｂ−１２Ｄに半導体素子４０等の機能素子を埋設することが可能と成る。
　このようにすることで、トランジスタ等の回路素子を実装するために用いられる基板１０Ｄ自体が様々な機能を備えることになるので、この基板１０Ｄが採用される回路装置が、更に高機能および小型になる。
　図５および図６に示す断面図を参照して、上記した基板１０Ａの製造方法を説明する。
　図５（Ａ）を参照して先ず、厚みが１００μｍ~２００μｍ程度の銅またはアルミニウムを主材料とした金属から成るコア層１１を準備し、コア層１１の一部分を除去して除去領域１２を設ける。除去領域１２の形成方法としては、プレス加工やルータ加工等の機械的加工方法やエッチング加工が採用されるが、ここではエッチング加工を図示している。具体的には、コア層１１の両主面をエッチング用のレジスト１８により被覆した後に露光現像処理を行い、除去される部分のコア層１１の両主面を露出させる。次に、エッチャントを用いたウェットエッチングを行うことにより、レジスト１８から露出するコア層１１をエッチングして除去領域１２が形成される。その結果、図５（Ａ）に示すように、除去領域１２の内壁には、表面または裏面の開口位置よりも除去領域１２側に飛び出した凸部を有する。この凸部は、金属から成るため、ショート等を誘発するため、図５（Ｃ）の如く、接続基板１３とコア層１１の間のスペースには、絶縁材料が埋め込まれている。図では、第１絶縁層で成るが、別の材料でもよい。
　図５（Ｂ）を参照して、次に、上記工程にて形成された除去領域１２に接続基板１３を収納すると共に、絶縁層を経由して配線層の材料となる導電膜をコア層１１の両主面に積層させる。
　具体的には、先ず、除去領域１２の内部に、多層の配線パターンを備える接続基板１３を内蔵させる。ここで、接続基板１３は、コア層１１の上面に積層させる配線層と、コア層１１の下面に積層される配線層とを接続する接続手段である。更に、接続基板１３は、絶縁層を介して複数の配線パターンが積層されており、この配線パターンは、コア層１１に積層される配線層よりも微細に形成される。
　次に、コア層１１の上下両主面に絶縁層を介して導電膜を積層する。具体的には、コア層１１の上面に、第１絶縁層１４Ａを介して、第１導電膜２０を積層させる。更に、コア層１１の下面に、第２絶縁層１４Ｂを介して、第２導電膜２２を積層させる。第１絶縁層１４Ａおよび第２絶縁層１４Ｂは、フィラーが混入された樹脂材料から成り、これらの絶縁層がコア層１１を被覆する厚みは上記したように５０μｍ以上１００μｍ以下である。
　第１絶縁層１４Ａは第１導電膜２０の下面に貼着された状態で用意され、第２絶縁層１４Ｂは第２導電膜２２の上面に貼着された状態で用意される。ここで、各絶縁層は導電膜とは別個にコア層１１にシート状体で積層されても良い。更には、第１絶縁層１４Ａおよび第２絶縁層１４Ｂは、液状の状態でコア層１１の上下主面に塗布された後に、加熱硬化されても良い。
　第１導電膜２０および第２導電膜２２は、銅等の導電材料を圧延加工した圧延導電箔であり、厚みは例えば２０μｍ以上５０μｍ以下である。第１導電膜２０および第２導電膜２２の材料としては、圧電導電箔以外にもメッキ膜が採用可能である。
　尚、除去領域１２に接続基板１３を収納させる具体的手法としては、絶縁層が貼着された第１導電膜２０、第２導電膜２２および接続基板１３を一括して積層および収納させても良いし、これらを個別に積層および収納しても良い。
　個別に収納および積層が行われる場合は、先ず、コア層１１の下面に、第２絶縁層１４Ｂを介して第２導電膜２２を貼着させる。次に、第２導電膜２２および第２絶縁層１４Ｂにより下方が塞がれた除去領域１２に、上方から接続基板１３を収納する、このとき、接続基板１３は、下面が第２絶縁層１４Ｂに接触した状態で、除去領域１２の内部に於いて所定箇所に固定される。即ち、半硬化状態の第２絶縁層１４Ｂが、接続基板１３を所定箇所に固着するための接着剤として作用する。最後に、第１絶縁層１４Ａを介して第１導電膜２０をコア層１１の上面に貼着する。この際に、第１絶縁層１４Ａの樹脂成分は除去領域１２に充填される。結果的に、第１絶縁層１４Ａおよび第２絶縁層１４Ｂの一部が、除去領域１２に面するコア層１１の側面と接続基板１３との間隙に充填され、除去領域１２の内部に於ける接続基板１３の位置が固定される。
　図５（Ｃ）を参照して、次に、各導電膜および各絶縁層を部分的に除去して、後に接続部となる貫通孔３０を形成する。具体的には、先ず、第１導電膜２０の上面および第２導電膜２２の下面を、エッチング用のレジスト３２により被覆する。次に、レジスト３２に対して露光現像処理を施すことで、貫通孔３０が形成される領域に対応する第１導電膜２０の上面および第２導電膜２２の下面を露出させる。次に、レジスト３２をマスクとしてウェットエッチングを行うことにより、レジスト３２から露出する部分の第１導電膜２０および第２導電膜２２を除去する。
　更に、レジスト３２を除去した後に、第１導電膜２０から露出する第１絶縁層１４Ａにレーザーを照射して除去し、コア層１１の上面が露出する貫通孔３０を形成する。また、第２導電膜２２から露出する第２絶縁層１４Ｂにレーザーを照射して除去することで、コア層１１の下面が露出する貫通孔３０を形成する。
　更にまた、接続基板１３の第１配線パターン１５Ａおよび第４配線パターン１５Ｄも、この方法により形成された貫通孔３０から露出するようになる。
　図５（Ｄ）を参照して、次に、第１絶縁層１４Ａを貫通する貫通孔３０にメッキ膜等の導電材料を埋設することで接続部３１を形成する。この接続部３１により、接続基板１３に設けられた最上層の第１配線パターン１５Ａと、所定箇所の第１導電膜２０とが接続される。更にまた、同様の方法により、第１絶縁層１４Ａを貫通してコア層１１と第１導電膜２０とを接続する接続部３１も設けられる。同様に、第２導電膜２２とコア層１１とを接続する接続部３３が形成される。更に、接続基板１３の第４配線パターン１５Ｄと第２導電膜２２とを接続する接続部３３も形成される。
　図６（Ａ）を参照して、次に、第１導電膜２０および第２導電膜２２に対して選択的なウェットエッチングを行うことにより、第１配線層１６Ａおよび第２配線層１６Ｂを形成する。
　図６（Ｂ）を参照して、次に、絶縁層を介して更に導電膜を積層させる。具体的には、第１配線層１６Ａの上面に第３絶縁層１４Ｃを介して第３導電膜２４を積層させ、第２配線層１６Ｂの下面に第４絶縁層１４Ｄを介して第４導電膜２６を積層させる。本工程で積層される各導電膜および各絶縁層の詳細は、図５（Ｂ）を参照して説明した第１絶縁層１４Ａや第１導電膜２０と同様である。
　更に本工程でも、絶縁層を貫通する接続部が形成される。具体的には、第３絶縁層１４Ｃを貫通して、第３導電膜２４と第１配線層１６Ａとを接続する接続部２７が形成される。また、第４絶縁層１４Ｄを貫通して第２配線層１６Ｂと第４導電膜２６とを接続する接続部２８が形成される。接続部２７、２８を形成する方法は、図５（Ｃ）および図５（Ｄ）に示す接続部３１、３３を形成する方法と同様である。
　図６（Ｃ）を参照して、上記した第３導電膜２４および第４導電膜２６に対してウェットエッチングを行うことにより、第３配線層１６Ｃおよび第４配線層１６Ｄを形成する。
　以上の工程により、図１に構成を示す基板１０Ａが構成される。
　また、上記説明では、コア層１１の上下主面に合計で４層の多層配線が積層されたが、絶縁層を介して更に配線層を積層することにより、６層以上の配線層が形成されても良い。
更にまた、図６（Ｃ）を参照して、後に回路素子等が接続される部分を除外して、最上層および最下層の第３配線層１６Ｃおよび第４配線層１６Ｄを、ソルダーレジストにより被覆しても良い。
　更にまた、図３（Ｃ）に示すような回路装置１７を製造する場合は、上記工程に加えて、半導体素子５０等の回路素子を実装する工程、および外部電極１９を溶着する工程が必要となる。
　更にここで、図５（Ｂ）を参照して、コア層１１の除去領域１２に接続基板１３を収納させる際には、位置合わせマークを基準として、コア層１１と接続基板１３との位置合わせを行っても良い。具体的には、接続基板１３の上面に、例えば導電パターンの一部から成る第１マークを設ける。更に、コア層１１の上面に、例えばコア層１１の上面を部分的に凹状または凸状とすることにより形成された第２マークを設ける。そして、接続基板１３をコア層１１の除去領域１２に収納させる際には、ＣＣＤカメラ等の撮像手段にて両者を上方から撮影しつつ位置認識を行う。そして、接続基板１３の第１マークと、コア層１１の第２マークとが所定の位置関係と成るように、両者の平面的な位置を調整する。この調整を行った後に、接続基板１３を除去領域１２に収納する。このようにすることで、除去領域１２の内部の所定箇所に接続基板１３が収納され、基板を構成する各要素の相対的な位置精度が向上する。
　続いて、図８を用いて、図２（Ａ）の接続基板について、説明する。
この図面は、図５をベースに書き換えたもので、第１配線パターン、第４配線パターンが省略されたものである。または第１配線パターン、第４配線パターンの上にソルダーレジスト等の絶縁樹脂層が設けられたものである。一般の基板は、最表面にソルダーレジストが被覆され、ボンディングパッドまたはダイパッド等の電気的接続部は、開口されて露出している。しかしここでは、開口部が形成されず、前面がソルダーレジストで覆われている。
　図８（Ａ）の如く、コア層１１を両側からエッチングで取り除き、図８（Ｂ）の様に、接続基板１３を埋め込む。ここで接続基板１３の上下表面は、絶縁樹脂（ソルダーレジスト）からなる。よって、第１絶縁層１４Ａおよび第２絶縁層１４Ｂとの密着性が向上できる。
　ここでは、絶縁層の上に導電膜が形成されたシートを用意し、両側に貼り合わせる。
　最後に、レジスト３２を形成したら、レジストの開口部を介して導電膜を取り除き、この導電膜の穴をレーザ照射して、貫通孔３０を形成する。
この後は、図６と同様な工程を経る。
　ここで接続基板１３は、配線が埋め込まれるように、封止用の金型を用いてもよい。一般に、接続基板の分離はダイシングで行うため、平面は矩形であるが、金型であれば、円、三角、Ｌ字型等と色々な構造を可能とする。
　以上、コアメタルをベースにした基板の埋め込みについて説明した。例えば、図１の基板は、ＬＥＤバーに好適である。コア層がある部分にＬＥＤが実装され、この駆動回路は、ＩＣ等が実装されるため、接続基板１３の上に配置される。そしてこの配線基板をバーの周囲に配置すれば、メインの光反射部分に影響を与えることもない。
　図９は、更なる実施例である。一般に携帯電話等に採用されるモジュールは、少なくとも２層のプリント基板１０ＡにＴＲ、チップコンデンサ、チップ抵抗またはＬＳＩチップ１００が実装されている。しかしながら、このＬＳＩチップは、高機能であるため、ピン数が非常に多く、しかもそのサイズが小さくなっている。そのため、接続基板１３は、ファインパターンの基板が必要になる。例えば、このＬＳＩチップだけ、またはＬＳＩチップとその周辺回路において、微細なパターンが必要で、この接続基板１３が内蔵される基板１０Ａは、接続基板に比べてラフである場合がある。
　また接続基板を高精細、高密度で実現する事で、基板１０Ａは、パターンがラフで、低密度であっても良い場合がある。よって接続基板１３の表側（または裏側）の最表面の配線パターン１０１と基板１０Ａの最表面の配線層１０２が実質同一面になるように埋め込まれても良い。
　この場合、最表面に形成されるソルダーレジスト１０３は、基板１０Ａの表面と接続基板１３の表面に一度に形成することができる。そして電気的接続部に相当するソルダーレジストを除けば良い。すると、接続基板は、精度の高いプロセスで加工する必要があるが、基板１０Ａは、ラフでよく、安価で実現できる。
　図９（Ａ）は、接続基板の表、裏の配線パターンが基板１０Ａの配線層と実質同一面で形成されているが、図９（Ｅ）は、接続基板１３の表側の配線パターンが、基板１０Ａの表側の配線層と実質同一面で形成されている。そして裏側の配線パターンは、基板１０Ａの裏側の最表面の配線層よりも内側に埋め込まれる事になる。
　図９（Ｂ）は、ＬＳＩチップ１００がフェイスダウンで、図９（Ｃ）は、フェイスアップで、接続基板に接続されている。そして接続基板の一部から接続配線１０４が、境界から基板１０Ａに渡り設けられている。
　図９（Ｄ）は、素子が実装されず、交差回避（クロスオーバー）のために、基板を埋め込んだものである。配線１０５は右の基板へ、配線１０６は左の基板へ延在され、接続基板には、その下層にもぐり、接続配線と交差するように配線１０７、１０８が設けられている。一般には、クロスオーバーが必要なことから多層配線が必要なのであり、このような配線基板をクロスオーバーが必要な部分に設けることで、クロスオーバーの数が減らせ、基板自体の層数を減らせる。例えば本来６層配線の基板なのに、２、４層で実現できる。
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ　　基板
１１　　　コア層
１２、１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ　　　除去領域
１３　　　接続基板
１４Ａ　第１絶縁層
１４Ｂ　第２絶縁層
１４Ｃ　第３絶縁層
１４Ｄ　第４絶縁層
１５Ａ　第１配線パターン
１５Ｂ　第２配線パターン
１５Ｃ　第３配線パターン
１５Ｄ　第４配線パターン
１６Ａ　第１配線層
１６Ｂ　第２配線層
１６Ｃ　第３配線層
１６Ｄ　第４配線層
１７　　　回路装置
１８　　　レジスト
１９　　　外部電極
２０　　　第１導電膜
２２　　　第２導電膜
２４　　　第３導電膜
２６　　　第４導電膜
２７　　　接続部
２８　　　接続部
２９　　　貫通電極
３０　　　貫通孔
３１、３１Ａ、３１Ｂ、３１Ｃ　　　接続部
３２　　　レジスト
３３、３３Ａ　　接続部
３６　　　レジスト
３８　　　チップ型素子
４０　　　半導体素子
４２　　　ヒートスプレッダー
４８　　　チップ型素子
５０　　　半導体素子
５２　　　ロウ材
１００　　ＬＳＩチップ
１０１　　配線パターン
１０２　　配線層
１０３　　ソルダーレジスト
１０４　　接続配線
１０５　　配線
１０６　　配線
１０７　　配線
１０８　　配線

Claims (18)

  1. 　金属材料からなるメタルコア層と、前記メタルコア層の表面および裏面に、少なくとも絶縁層および前記絶縁層上の導体から成る配線層が形成されたメタルコア型の多層プリント配線基板であり、
    　前記メタルコア層の一部に貫通して設けられた少なくとも一つの除去領域と、前記除去領域に設けられて埋め込まれ、絶縁材料から成る樹脂コア層をベースとした多層プリント基板から成る接続基板とを有し、
    　前記表面の配線層と前記裏面の配線層は、前記接続基板を介して電気的に接続されるメタルコア型の多層プリント配線基板。
  2. 　前記除去領域の側壁は、前記除去領域の開口部よりも前記除去領域側に飛び出した凸部を有し、前記コア層と前記配線基板の間には、絶縁材料が埋め込まれる請求項２に記載の多層プリント配線基板。
  3. 　第１主面と第２主面とを備えたコア層と、
    　前記コア層の前記第１主面に第１絶縁層を介して積層された第１配線層と、
    　前記コア層の前記第２主面に第２絶縁層を介して積層された第２配線層と、
    　前記コア層を部分的に貫通して設けた除去領域と、
    　前記除去領域に配置されると共に、複数層の配線パターンを備え、前記第１配線層と前記第２配線層とを接続する経路として機能する接続基板と、
    　を備え、
    　前記コア層の前記第１主面側の前記接続基板の第１配線パターンは、前記第１絶縁層を貫通して設けた第１接続部を経由して前記第１配線層に接続され、
    　前記コア層の前記第２主面側の前記接続基板の第２配線パターンは、前記第２絶縁層を貫通して設けた第２接続部を経由して前記第２配線層に接続されることを特徴とする多層プリント配線基板。
  4. 　前記接続基板に設けられる前記配線パターンは、前記第１配線層および前記第２配線層よりも微細に形成されることを特徴とする請求項３に記載の多層プリント配線基板。
  5. 　前記第１接続部および前記第２接続部は。複数個設けられることを特徴とする請求項３または請求項４に記載の多層プリント配線基板。
  6. 　前記除去領域に面する前記コア層の内壁と、前記接続基板との間隙には、前記第１絶縁および前記第２絶縁層の一部が充填されることを特徴とする請求項３から請求項５の何れかに記載の多層プリント配線基板。
  7. 　前記コア層は、金属から成ることを特徴とする請求項３から請求項６の何れかに記載の多層プリント配線基板。
  8. 　前記接続基板は半導体基板であり、
    　前記半導体基板を貫通する貫通電極を経由して、前記コア層の第１主面側に設けた前記第１配線層と、前記コア層の前記第２主面側に設けた第２配線層とが接続されることを特徴とする請求項３から請求項６の何れかに記載の多層プリント配線基板。
  9. 　前記半導体基板は、拡散工程により形成された素子領域と、前記素子領域と接続されたパッドとを備え、
    　前記パッドは、前記第１接続部または前記第２接続部を経由して、前記第１配線層または前記第２配線層と接続されることを特徴とする請求項８に記載の多層プリント配線基板。
  10. 　前記コア層はアルミニウムから成る基板であり、
    　前記コア層の前記第１主面および前記第２主面は酸化膜により被覆されることを特徴とする請求項３から請求項７の何れかに記載の多層プリント配線基板。
  11. 　前記第１配線層には回路素子が電気的に接続され、
    　前記第２配線層は外部接続端子として機能することを特徴とする請求項３から請求項１０の何れかに記載の多層プリント配線基板。
  12. 　前記除去領域には、前記接続基板が収納される第１除去領域と、機能部品が収納される第２除去領域が含まれることを特徴とする請求項３から請求項１０の何れかに記載の多層プリント配線基板。
  13. 　前記機能部品は、半導体素子またはチップ部品であることを特徴とする請求項１２に記載の多層プリント配線基板。
  14. 　前記機能部品には、ヒートスプレッダーが含まれることを特徴とする請求項１３に記載の多層プリント配線基板。
  15. 　前記第１絶縁層を貫通する第１接続部を経由して前記ヒートスプレッダーの上面を前記第１配線層と接続し、前記第２絶縁層を貫通する第２接続部を経由して前記ヒートスプレッダーの下面を前記第２配線層と接続することを特徴とする請求項１４に記載の多層プリント配線基板。
  16. 　第１主面と、第２主面と、部分的に貫通して設けた除去領域とを備えたコア層を準備する工程と、
    　前記第１主面側に設けられた第１配線パターンと、前記第２主面側に設けられた第２配線パターンとを備えた接続基板を、前記コア層の前記除去領域に配置する工程と、
    　前記コア層の前記第１主面に第１絶縁層を介して第１配線層を積層し、前記コア層の前記第２主面に第２絶縁層を介して第２配線層を積層すると共に、前記接続基板を経由して前記第１配線層と前記第２配線層とを電気的に接続する工程と、
    　を備えたことを特徴とする多層プリント配線基板の製造方法。
  17. 　前記第１絶縁層を貫通する第１接続部により、前記接続基板の第１配線パターンと前記第１配線層とを接続し、
    　前記第２絶縁層を貫通する第２接続部により、前記接続基板の第２配線パターンと前記第２配線層とを接続する工程と、を更に備えることを特徴とする請求項１６に記載の多層プリント配線基板の製造方法。
  18. 　前記第１絶縁層および前記第２絶縁層の一部を、前記除去領域に面する前記コア層の内壁と前記接続基板との間隙に充填させることを特徴とする請求項１６または請求項１７に記載の多層プリント配線基板の製造方法。
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