CN102771200A - 多层印刷电路板及其制造方法 - Google Patents

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Abstract

本发明提供具有用简单部件使层叠在芯层的上表面和下表面的布线层彼此连接的结构的基板及其制造方法。在基板（10A）中，将连接基板（13）配置于以贯通较厚的芯层（11）的一部分的方式设置的去除区域（12），经由该连接基板（13）使层叠于芯层（11）的上表面的第1布线层（16A）与层叠于芯层（11）的下表面的第2布线层（16B）电连接。通过上述设置，由于不必在每个连接部处设置贯通芯层（11）的通孔，因而，能够获得布线密度较高且小型的基板（10A）。

Description

多层印刷电路板及其制造方法
技术领域
本发明涉及一种多层印刷电路板及其制造方法，特别是，涉及一种将多层的布线层层叠于芯层的上表面和下表面而形成的多层印刷电路板及其制造方法。
背景技术
近年来的电子设备的高性能化、小型化不断发展，搭载于安装基板的零件的大容量化、安装基板本身的高密度化使散热的重要性增强。因此，例如，使用一种具有散热性、匀热性优异的芯层的基板（例如参照专利文献1）。
参照图7的剖视图，说明具有芯层的基板100的结构。基板100包括芯层111、隔着第1绝缘层114A层叠于芯层的上表面的第1布线层116A、隔着第2绝缘层114B层叠于芯层111的下表面的第2布线层116B。
芯层111为由铜、铝等金属制成的、厚度为100μm～200μm左右的板状体，其承载整个基板100的机械强度并具有提升经由基板100的散热效果的功能。因此，由安装在基板100的上表面的晶体管等电路元件释放的热量经由芯层111良好地释放到外部。
第1布线层116A和第2布线层116B是通过使铜箔等图案化形成为预定形状而形成的，其利用由树脂制成的绝缘层与芯层绝缘。
使第1布线层116A和第2布线层116B经由以贯通芯层111的方式设成的通孔121的内部电连接。具体而言，首先，通过部分地去除芯层111的方式来形成通孔121。接着，将构成第1树脂层114A和第2树脂层116B的树脂材料充填到通孔121，以进一步贯通该充填后的树脂材料的方式形成连接部125。经由连接部125使形成于芯层111的上表面的第1布线层116A与形成于芯层111的下表面的第2布线层116B电连接。
在先技术文献
专利文献
专利文献1：日本特开2007-294932号公报
发明内容
发明所要解决的课题
然而，设于上述基板100的通孔121的直径L 10例如为0.4mm左右，配置于通孔121的内部的连接部125的宽度例如为0.1mm左右。由于通孔121、连接部125是利用湿蚀刻、激光照射和镀敷处理而形成的，因而，难以使这些部位进一步变小。
因此，即使使第1布线层116A和第2布线层116B的布线宽度微细地形成为50μm～100μm左右，由于通孔121、连接部125占有较大的面积。因而，也存在难以使整个基板100进一步小型化的问题。
并且，为了设置第1布线层116A和第2布线层116B的多个连接部位，有必要在每个该连接部位设置通孔121和连接部125，在这种情况下，基板100的小型化变得更加困难。
本发明是考虑到上述问题点而提出的，本发明的主要目的在于提供一种具有用简单部件使层叠在芯层的上表面和下表面的布线层彼此连接的结构的基板及其制造方法。
用于解决课题的方案
本发明的基板的特征在于，其包括：芯层，其具有第1主表面和第2主表面；第1布线层，其隔着第1绝缘层层叠于上述芯层的上述第1主表面；第2布线层，其隔着第2绝缘层层叠于上述芯层的上述第2主表面；去除区域，其以部分地贯通上述芯层的方式设置；连接基板，其配置于上述去除区域并具有多层的布线图案，用于作为连接上述第1布线层与上述第2布线层的路径起作用，上述连接基板的靠上述芯层的上述第1主表面侧的第1布线图案经由贯通上述第1绝缘层的方式设置的第1连接部与上述第1布线层相连接，上述连接基板的靠上述芯部的上述第2主表面侧的第2布线图案经由以贯通上述第2绝缘层的方式设置的第2连接部与上述第2布线层相连接。
本发明的基板的制造方法的特征在于，其包括以下工序：准备具有第1主表面、第2主表面、及以部分贯通的方式设置的去除区域的芯层，将具有设于上述第1主表面侧的第1布线图案与设于上述第2主表面侧的第2布线图案的连接基板配置于上述芯层的上述去除区域，隔着第1绝缘层将第1布线层层叠于上述芯层的上述第1主表面，隔着第2绝缘层将第2布线层层叠于上述芯层的上述第2主表面，并经由上述连接基板使上述第1布线层与上述第2布线层电连接。
技术效果
采用本发明，部分地去除芯层以设置去除区域，经由配置于该去除区域的连接基板使层叠于芯层的上表面的第1布线层与层叠于芯层的下表面的第2布线层电连接。因此，由于不必在布线层彼此连接的每个部位设置用于贯通芯层的通孔，因而，用于使布线层彼此连接的连接部件所占的面积在整体上变小，能够提高基板的布线密度。
并且，与层叠于芯层的布线层相比，设于连接基板的多层的布线图案形成为更加微细。因此，能够用包含在连接基板13中的布线图案来替换背景技术中的、由层叠于芯层的布线层构成的电路的一部分。由此，能够实现基板的进一步的小型化。
另外，在制造方法中，由于不需要用于设置贯通芯层的连接部件的激光照射工序、镀敷膜形成工序，因而，能够降低制造基板所需的成本。
附图说明
图1是表示本发明的基板的图，其中，图1的（A）是剖视图，图1的（B）是立体图。
图2是局部地表示本发明的基板的图，其中，图2的（A）是局部地表示基板的剖视图，图2的（C）是表示所使用的连接基板的立体图，图2的（C）是表示放大地表示连接基板的俯视图。
图3的（A）和（B）是表示本发明的基板的其他的实施方式的剖视图，图3的（C）是表示采用有本发明的基板的电路装置的剖视图。
图4是表示本发明的基板的其他的实施方式的剖视图。
图5是表示本发明的基板的制造方法的图，图5的（A）-（D）是剖视图。
图6是表示本发明的基板的制造方法的图，图6的（A）-（C）是剖视图。
图7是表示背景技术的基板的剖视图。
图8是表示本发明的基板的制造方法的图，图8的（A）-（C）是剖视图。
图9是用于说明本发明的基板的图。
具体实施方式
参照图1说明本实施方式的基板10A的结构。图1（A）是表示基板10A的结构的剖视图，图1（B）是表示基板10A的概要的立体图。
参照图1（A），基板10A包括：较厚的芯层11；布线层（第1布线层16A、第3布线层16C），其隔着绝缘层层叠于芯层11的上表面；布线层（第2布线层16B、第4布线层16D），其隔着绝缘层层叠于芯层11的下表面；连接基板13，其埋设于芯层11的去除区域12内。
此处，在芯层11的上下两主表面合计构成了4层的多层布线，但是，层叠的布线层的数量也可以是4层以外的数量，可以形成两层布线的布线层，也可以形成6层布线以上的布线层。
芯层11作为提高基板10A的机械强度且提高散热性的层起作用。芯层11形成为比其他的布线层厚，其厚度例如为100μm～200μm。作为芯层11的材料，能够采用以铜为主要材料的金属、以铝为主要材料的金属、及合金等。并且，作为芯层11的材料，当采用轧制后的铜箔等轧制金属时，能够进一步提高芯层11的机械强度、散热性。
当将铝用作芯层11的材料的情况下，也可以利用使铝氧化而形成的氧化铝膜来被覆芯层11的上表面和下表面。与Cu相同，当Al为较薄的厚度时容易弯曲。因此，若设置以由本身的铝为材料制成的氧化铝为主的硬质层，则与弯曲相抗衡的能力变强。因此，若设置硬质层，则与变形相抗衡的能力变强，能够维持基板10A本身的平坦性。
并且，芯层11可以用作供输入输出于各布线层的电信号通过的信号图案，也可以用作用于在预定的部位取出固定电位（例如电源电位、接地电位）的图案。
此处，作为芯层11的材料，也可以采用金属以外的材料，例如，也可以采用陶瓷等无机材料、环氧玻璃(ガラスエポキシ)基板（衬底）等树脂材料。
第1绝缘层14A和第2绝缘层14B被覆芯层11的上表面和下表面。第1绝缘层14A和第2绝缘层14B被覆芯层11的厚度例如为50μm～100μm。作为第1绝缘层14A和第2绝缘层14B的材料，能够采用环氧树脂等热固性树脂、聚乙烯树脂等热塑性树脂。
并且，当将充填有纤维状或颗粒状的填料的树脂材料用作第1绝缘层14A和第2绝缘层14B的材料时，这些树脂层的热阻降低。并且，通过使填料混入第1绝缘层14A和第2绝缘层14B中，从而绝缘层的热膨胀系数接近由金属制成的芯层11，能够抑制温度变化起作用时的基板的翘曲。并且，作为填料的材料，能够采用氧化铝、硅氧化物、硅氮化物。
第1布线层16A为形成于第1绝缘层14A的上表面的布线层，其是通过选择性地对贴附于第1绝缘层14A的导电膜或镀敷膜进行蚀刻而形成的。第1布线层16A的L/S能够较细地形成为例如50μm/50μm～100μm/100μm。
此处，L/S表示布线的微细程度，若L/S为20μm/20μm，则表示所形成的布线的宽度（L∶线）为20μm且布线彼此分离的距离（S：间隔）为20μm。
并且，第1布线层16A经由以贯通第1绝缘层14A的方式设置的连接部31与芯层11电连接。通过上述设置，能够将芯层11用作用于引绕接地电位的层。
第2布线层16B为形成于第2绝缘层14B的下表面的布线层，其为与上述第1布线层16A相同的结构。并且，第2布线层16B经由以贯通第2绝缘层14B的方式设置的连接部33与芯层11的下表面导通。
连接部31和连接部33由形成于以去除绝缘层的方式设置的通孔处的镀敷膜或导电糊剂等导电材料制成，其具有连接各布线层与芯层11的作用。此处，利用以贯通第1绝缘层14A的方式设置的连接部31来连接第1布线层16A与芯层11。并且，通过以贯通第2绝缘层14B的方式设置的连接部33来连接第2布线层16B与芯层11。
此处，各连接部可以作为供电信号通过的路径起作用，也可以作为电信号不通过的所谓的虚设的部件（ダミ一）。即使连接部31等为不使电信号通过的部件，也能够用作供热量通过的散热孔（サ一マルビアホ一ル，散热辅助孔）。
在第1布线层16A的上表面隔着第3绝缘层14C层叠有第3布线层16C。第1绝缘层14A和第3布线层的详细情况与上述第1绝缘层14A和第1布线层16A相同。并且，经由贯通第3绝缘层14C的连接部27使第3布线层16C与第1布线层16A在预定部位电连接。
并且，最上层的布线层即第3布线层16C与IC等电路元件连接。并且，除了与电路元件连接的部分的第3布线层16C之外的第3布线层16C和第3绝缘层14C的上表面也可以被阻焊剂被覆。通过上述设置，能够防止用于元件安装的软钎料附着于第3布线层16C，防止安装工序中的布线之间短路。
在第2布线层16B的下表面隔着第4绝缘层14D形成有第4布线层16D。第4绝缘层14D和第4布线层16D的详细情况与上述第2绝缘层14B和第2布线层16B相同。并且，经由贯通第4绝缘层14D形成的连接部28使第2布线层16B与第4布线层16D电连接。也可以在最下层的第4布线层16D处形成钎焊球等外部连接电极。并且，除了作为连接部位的部分的第4布线层16D之外的第4布线层16D和第4绝缘层14D的下表面也可以被阻焊剂被覆。
连接基板13是容纳于以部分地去除芯层11的方式设置的去除区域12内的多层印刷电路板，其作为连接层叠于芯层11的上表面的布线层与层叠于芯层11的下表面的布线层的连接部件起作用。
具体而言，连接基板13具有隔着环氧玻璃树脂、陶瓷等绝缘材料层叠而成的多层布线图案。即，从上层起第1布线图案15A、第2布线图案15B、第3布线图案15C和第4布线图案15D依次设于连接基板13。这些布线图案彼此贯通绝缘材料而连接于预定部位。
连接基板13的厚度与芯层11相同，例如为100μm～200μm。并且，参照图1（B），通过对芯层11施加部分的蚀刻或冲压加工来设置在俯视时呈四边形形状的去除区域12，连接基板13容纳于该去除区域12内。连接基板13在俯视时的大小形成为小于设于芯层11的去除区域12的大小。并且，参照图1（A），连接基板13从与去除区域12相面对的芯层11的侧面分离。容纳于去除区域12内的连接基板13的表面被构成第1绝缘层14A和第2绝缘层14B的树脂材料被覆。并且，此处，连接基板13也可以配置在避开基板的中心部的区域。通过上述设置，在整个基板弯曲时，由于弯曲部基本上发生于中心部位，因而，能够抑制连接基板13被该弯曲产生的应力破坏。
此处，连接基板13的厚度可以比芯层11薄或比芯层11厚。该情况下，当将以片状准备的树脂材料用作第1绝缘层14A和第2绝缘层14B的材料时，会担心芯层11与连接基板13的厚度的差异引起两绝缘层处产生台阶。然而，通过涂敷作为第1绝缘层14A和第2绝缘层14B的材料的液状的树脂材料，能够缓和产生台阶的现象。
并且，此处，仅图示了1个连接基板13，但是，也可以根据需要在芯层11中设置多个去除区域12，并在各个去除区域12内配置连接基板13。并且，也可以形成较大的去除区域12，并在该去除区域12的内部配置多个连接基板13。
并且，也可以通过在连接基板13的内部将布线图案设成预定形状来形成电容器、线圈。另外，可以将线圈、电容器、电阻器内置于连接基板13内，也可以将线圈、电容器、电阻器连同连接基板13一起埋设于去除区域12内并与各布线层连接。由于通过上述设置使背景技术中的、配置于基板10A的上表面的元件所具有的功能内置于芯层11的去除区域12内，因而，可使包括基板10A的电路装置小型化。
并且，当将陶瓷基板用作连接基板13时，通过烧制导电材料，能够容易地在陶瓷基板的内部、表面设置电容器、电阻。与由其他的材料构成的基板相比，由陶瓷制成的基板在高频区域的特性优异，并具有高耐压的优点。
与层叠于芯层11的第1布线层16A等相比，设于连接基板13的第1布线图案15A等形成为更加微细。第1布线图案15A等的L/S例如为30μm/30μm以下。这样，通过使微细的导电图案形成于连接基板13，从而能够利用连接基板13来构成在背景技术中的、由层叠于芯层的布线层构成的电路的一部分。结果，由层叠于芯层11的第1布线层16A-第4布线层16D实现的电路部分变小，能够使基板10A本身小型化。
经由上述结构的连接基板13，使层叠于芯层11的第1布线层16A与第2布线层16B电连接。具体而言，配置于连接基板13的上表面的第1布线图案15A经由以贯通第1绝缘层14A的方式设置的连接部31与第1布线层16A连接。并且，设于连接基板13的最下层的第4布线图案15D经由以贯通第2绝缘层14B的方式设置的连接部33与第2布线层16B连接。通过上述设置，使位于芯层11的上表面的第1布线层16A与位于芯层11的下表面的第2布线层16B经由连接基板13相连接。
并且，连接基板13的第1布线图案15A与第1布线层16A经由多个连接部31相连接。并且，连接基板13的第4布线图案15D与第2布线层16B也经由多个连接部33相连接。通过上述设置，能够将用于连接层叠于芯层11的上表面的布线层与层叠于芯层11的下表面的布线层的连接部位集成于连接基板13。由此，由于不必设置背景技术所述的多个连接孔，因而，能够实现基板整体上的小型化。该情况下，在配置于内侧的布线层即第1布线层16A和第2布线层16B中，包括用于引绕上述连接部位的布线。
此处，也可以使连接基板13的布线图案与第3布线层16C或第4布线层16D相连接。在要将连接基板13与第3布线层16C连接的情况下，贯通第1绝缘层14A和第3绝缘层14C，使连接基板13的第1布线图案15A与第3布线层16C相连接。并且，在要将连接基板13与第4布线层16D连接的情况下，使连接基板13的第4布线图案15D与第4布线层16D以贯通第2绝缘层14B和第4绝缘层14D的方式相连接。
在本实施方式中，如上所述，经由容纳于芯层11的去除区域12内的连接基板13，连接层叠于芯层11的上表面的布线层与层叠于芯层11的下表面的布线层。因此，若与在每个连接部设置通孔的背景技术相比，能够使连接上层的布线层与下层的布线层的连接部占有的面积变小。由此，能够使整个基板10A小型化。
并且，如上所述，连接基板13并不仅作为连接部件起作用，能够将线圈等功能元件容纳于连接基板13的内部以构成电路。这有助于整个基板10A的进一步的小型化、高功能化。
参照图2的各图进一步说明基板10A的结构。
图2（A）是对在图1（A）中用虚线的圆包围起来的部分进行放大表示的其他的实施方式。在图1（A）中，在连接基板13的上表面配置有最上层的第1布线图案15A，但是，此处，在连接基板13的上表面没有第1布线图案15A。此处，连接基板13的上表面构成树脂等绝缘材料露出的表面。通过上述设置，使由树脂等绝缘材料制成的连接基板13的整个上表面与第1绝缘层14A贴紧，两者的粘接强度变强。采用图8进行进一步的说明。
在该结构中，在将要连接连接基板13与第1布线层16A的情况下，首先，利用激光照射去除第1绝缘层14A与第1绝缘层14A的下方的连接基板13的绝缘材料以形成通孔。并且，通过将导电材料埋入该通孔来形成连接部31。经由连接部31，使内置于连接基板13内的第2布线图案15B与第1布线层16A相连接。
这种结构在连接基板13的下表面也相同。具体而言，参照图1（A），在连接基板13的下表面不设置第4布线图案15D，而是形成树脂材料全部露出的表面。由此，使由树脂等绝缘材料制成的连接基板13的下表面与第2绝缘层14B良好地贴紧。并且，经由以贯通第2绝缘层14B和连接基板13的绝缘材料的方式设置的连接部，使连接基板13的第3布线图案15C与第2布线层16B相连接。
图2（B）表示在这种情况下使用的连接基板13。此处，连接基板13的上表面与下表面为树脂等绝缘材料全部露出的表面。并且，作为最上层的层设置的第2布线图案15B被绝缘材料被覆而没有露出到上表面。此处，用虚线表示第2布线图案15B。
图2（C）是表示配置有连接基板13的部分的基板10A的俯视图。参照该图，在本实施方式中，利用连接基板13来集成地连接配置于芯层11的上表面的第1布线层16A与配置于芯层11的下表面的第2布线层16B。换言之，为了连结第1布线层16A与第2布线层16B，需要贯通芯层11的连接部，但是，在本实施方式中，全部利用连接基板13来进行该连接。即，在本实施方式中，使用第1布线层16A与第2布线层16B，通过将该连接部位再次配置于连接基板13来进行集成。由此，由于不必将贯穿芯层11的连接部离散地多个设置于芯层11，因而，基板10A的结构和制造方法变得简单，能够实现减低成本。在图7中，在需要的部分处分散地设置有多个通孔，由于其中有贯通电极通过，因而，存在绝缘耐压有问题的情况。然而，由于将环氧玻璃树脂等树脂制成的基板用作印刷电路板，因而，该绝缘耐压也没有问题。
参照图3说明其他实施方式的基板和电路装置的结构。图3（A）和图3（B）是表示其他实施方式的基板的剖视图，图3（C）是表示使用有本实施方式的基板的电路装置的剖视图。
图3（A）所示的基板10B的基本结构与图1所示的基板10A的相同，在将具有多层布线（此处为4层）的基板用作芯层11这点上不同。例如，具有多层布线的环氧玻璃基板或陶瓷基板用作芯层11。并且，设于芯层的最上层的布线层经由连接部31与第1布线层16A连接。并且，设于芯层11的最下层的布线层经由连接部33与第2布线层16B连接。
在将使用了通常的环氧玻璃的基板用作了芯层11的情况下，设于芯层11的布线层的L/S例如为50μm/50μm～100μm/100μm的范围，该值大于设于连接基板13的布线图案的L/S的值。
在基板10B中，由于将由环氧玻璃等树脂材料制成的印刷电路板、陶瓷基板等多层印刷电路板（基板）用作芯层，因而，能够构成更加复杂的电路。
在图3（B）所示的基板10C中，将由半导体制成的基板用作设于去除区域12内的连接基板13。并且，形成有贯通电极29，该贯通电极29沿由硅等半导体制成的连接基板13的厚度方向贯通连接基板13。并且，与贯通电极29连接的连接基板13上的连接焊盘（パッド，焊区）经由连接部31A与第1布线层16A连接。另一方面，在连接基板13的下表面形成的、与贯通电极29接触的焊盘经由连接部33A与第2布线层16B连接。由此，经由设于作为半导体芯片的连接基板13的贯通电极29，使配置于芯层11的上表面的布线层与配置于芯层11的下表面的布线层电连接。此处，也可以在作为半导体基板（半导体衬底）的连接基板13上设置多个贯通电极29，并经由这些贯通电极29将第1布线层16A与第2布线层16B连接于多个部位。
并且，在作为半导体基板的连接基板13的内部，利用扩散工序形成有晶体管等元件，与该元件连接的连接基板13的上表面的焊盘经由连接部31B、31C与第1布线层16A连接。此处，设于连接基板13的内部的晶体管等进行动作而产生的热量经由芯层11良好地释放到外部。此处，也可以将与扩散区域连接了的焊盘设于连接基板13的下表面，并经由连接部33使该焊盘与第2布线层16B连接。
这样，通过将组装有晶体管等元件的半导体基板用作连接基板13，能够利用基板10C具有很多的功能。
参照图3（C），此处，通过在上述结构的基板10A的上表面安装电路元件来构成电路装置17。此处，将作为电路元件的芯片型元件48和半导体元件50安装于基板10A。作为芯片电容器或芯片电阻的芯片型元件48的两端的电极经由钎焊材料52与基板10A的最上层的布线相连接。作为LSI的半导体元件50经由由软钎料等制成的凸块电极（バンプ電極）以倒装（倒焊，フエイスダウン）的状态安装于基板10A。
另外，为了密封各半导体元件，也可以用环氧玻璃等树脂材料被覆基板10A的上表面。并且，也可以代替基板10A，而采用图3（A）所示的基板10B或图3（B）所示的基板10C。
参照图4说明其他实施方式的基板10D的结构。
基板10D的基本结构与图1所示的基板10A相同。不同点在于设有多个去除区域12A。
此处，通过部分地去除芯层11来设置多个去除区域12A、12B、12C、12D，在各个去除区域容纳有连接基板13等功能元件。
具体而言，在去除区域12A内配置有连接基板13，在去除区域12B内配置有芯片型元件38，在去除区域12C内配置有半导体元件40，在去除区域12D内配置有散热器42。在去除区域12A与连接基板13之间充填有绝缘层的一部分，其他的去除区域也具有该结构。
芯片型元件38采用芯片电容器、芯片电阻等的在两端设置有电极的元件，这些电极经由连接部与布线层连接。此处，芯片型元件38的电极经由连接部31与第1布线层16A连接，但是，芯片型元件38的电极也可以经由连接部33与第2布线层16B连接。
半导体元件40是在上表面配置多个焊盘而成的LSI，此处，半导体元件40以将配置有焊盘的主表面设为上表面的方式配置。并且，配置于各半导体元件40的上表面的焊盘经由贯通第1绝缘层14A的连接部31与第1布线层16A连接。并且，在半导体元件40的下方配置有第2布线层16B、连接部28和第4布线层16D，由半导体元件40产生的热量经由第2布线层16B、连接部28和第4布线层16D良好地释放到外部。此处，也可以在半导体元件40的下表面设置焊盘（パッド）并经由连接部33使该焊盘与第2布线层16B电连接。
散热器42由以铜或铝为主要材料的热传导性优异的金属制成，其作为用于将配置于基板10D的上表面的电路元件所产生的热量良好地散热到外部的元件起作用。散热器42的上表面经由连接部31和连接部27与第1布线层16A和第3布线层16C连接。并且，散热器42的下表面经由连接部33和连接部28与第2布线层16B和第4布线层16D连接。此处，与散热器42连接的各连接部并不供电流通过，该各连接部作为供由安装于上表面的电路元件产生的热量通过的散热孔起作用。
上述结构的基板10D的制造方法与参照图5和图6后述的基板10A的制造方法基本上相同，在芯层11处设置多个去除区域且对于各个去除区域容纳连接基板、功能元件这点上不同。
在基板10D中，将用于连接芯层11的上表面的布线层与芯层11的下表面的布线层的连接部位集成于连接基板13。由此，使背景技术中离散地配置的连接部位集成于一处。因此，能够在配置有连接基板13的部位以外的区域设置多个去除区域12B-12D并在该去除区域12B-12D内埋设半导体元件40等功能元件。
通过上述设置，由于用于安装晶体管等电路元件的基板10D本身具有各种功能，因而，采用有该基板10D的电路装置能够进一步达到高功能化和小型化。
参照图5和图6所示的剖视图说明上述基板10A的制造方法。
参照图5（A），首先，准备厚度为100μm～200μm左右的由铜或铝为主要材料的金属制成的芯层11，去除芯层11的一部分以设置去除区域12。作为去除区域12的形成方法，可采用冲压加工、刳刨（ル一タ）加工等机械加工方法、蚀刻加工，此处，图示了蚀刻加工。具体而言，在利用蚀刻用的抗蚀剂18被覆芯层11的两主表面后，进行曝光显影处理，使要被去除的部分的芯层11的两主表面露出。其次，通过进行使用了蚀刻剂的湿蚀刻来对从抗蚀剂18露出的芯层11进行蚀刻以形成去除区域12。其结果，如图5（A）所示，在去除区域12的内壁具有比表面或背面的开口位置向去除区域12侧突出的凸部。由于该凸部由金属制成而诱发短路等，因而，如图5（C）所示，在连接基板13与芯层11之间的空间埋入有绝缘材料。在图中，绝缘材料由第1绝缘层形成，但是，也可以为其他材料。
参照图5（B），接着，将连接基板13容纳于由上述工序形成的去除区域12内，并且，隔着绝缘层使构成布线层的材料的导电膜层叠于芯层11的两主表面。
具体而言，首先，在去除区域12的内部内置具有多层的布线图案的连接基板13。此处，连接基板13为用于连接层叠于芯层11的上表面的布线层与层叠于芯层11的下表面的布线层的连接部件。并且，在连接基板13中，隔着绝缘层层叠有多个布线图案，与层叠于芯层11的布线层相比，该布线图案形成为更加微细。
接着，隔着绝缘层将导电膜层叠于芯层11的上下两主表面。具体而言，隔着第1绝缘层14A使第1导电膜20层叠于芯层11的上表面。并且，隔着第2绝缘层14B使第2导电膜22层叠于芯层11的下表面。第1绝缘层14A和第2绝缘层14B由混入了填料的树脂材料制成，如上所述，这些绝缘层被覆芯层11的厚度为50μm～100μm。
准备贴附于第1导电膜20的下表面状态下的第1绝缘层14A，准备贴附于第2导电膜22的上表面状态下第2绝缘层14B。此处，各绝缘层也可以以与导电膜相分开的方式以片状体个别地层叠于芯层11。并且，也可以将第1绝缘层14A和第2绝缘层14B以液体的状态涂敷于芯层11的上下主表面后，使第1绝缘层14A和第2绝缘层14B加热固化。
第1导电膜20和第2导电膜22为对铜等的导电材料进行轧制加工而成的轧制导电箔，第1导电膜20和第2导电膜22的厚度例如为20μm～50μm。作为第1导电膜20和第2导电膜22的材料，除了轧制导电箔之外，还能够采用镀敷膜。
另外，作为将连接基板13容纳于去除区域12内的具体方法，可以使贴附有绝缘层的第1导电膜20、第2导电膜22和连接基板13一起层叠和容纳，也可以使贴附有绝缘层的第1导电膜20、第2导电膜22和连接基板13个别地层叠和容纳。
在进行个别地层叠和容纳的情况下，首先，隔着第2绝缘层14B使第2导电膜22贴附于芯层11的下表面。接着，从上方将连接基板13容纳于下方被第2导电膜22和第2绝缘层14B封堵起来的去除区域12内。此时，连接基板13以下表面与第2绝缘层14B相接触的状态固定于去除区域12的内部的预定部位。即，半固化状态的第2绝缘层14B作为用于将连接基板13粘着于预定部位的粘接剂起作用。最后，隔着第1绝缘层14A将第1导电膜20粘附于芯层11的上表面。此时，第1绝缘层14A的树脂成分充填到去除区域12内。结果，第1绝缘层14A和第2绝缘层14B的一部分充填到与去除区域12相面对的芯层11的侧面与连接基板13的间隙中，使去除区域12的内部的连接基板13的位置固定。
参照图5（C），接着，部分地去除各导电膜和各绝缘层，形成之后作为连接部的通孔30。具体而言，首先，利用蚀刻用的抗蚀剂32被覆第1导电膜20的上表面和第2导电膜22的下表面。其次，通过对抗蚀剂32施加曝光显影处理使与用于形成通孔30的区域相对应的第1导电膜20的上表面和第2导电膜22的下表面露出。接着，通过将抗蚀剂32作为掩模并实施湿蚀刻，从而去除从抗蚀剂32露出的部分的第1导电膜20和第2导电膜22。
并且，在去除抗蚀剂32后，对从第1导电膜20露出的第1绝缘层14A照射激光以去除该部分的第1绝缘层14A，从而形成供芯层11的上表面露出的通孔30。并且，通过对从第2导电膜22露出的第2绝缘层14B照射激光以去除该部分的第2绝缘层14B，从而形成供芯层11的下表面露出的通孔30。
并且，使连接基板13的第1布线图案15A和第4布线图案15D也从利用该方法形成的通孔30露出。
参照图5（D），接着，通过将镀敷膜等导电材料埋设于贯通第1绝缘层14A的通孔30中来形成连接部31。利用该连接部31使设于连接基板13的最上层的第1布线图案15A与预定部位第1导电膜20相连接。而且，利用相同的方法，还设有以贯通第1绝缘层14A的方式连接芯层11与第1导电膜20的连接部31。同样，形成有用于连接第2导电膜22与芯层11的连接部33。而且，也形成有用于连接连接基板13的第4布线图案15D与第2导电膜22的连接部33。
参照图6（A），接着，通过对第1导电膜20和第2导电膜22进行选择性的湿蚀刻来形成第1布线层16A和第2布线层16B。
参照图6（B），接着，隔着绝缘层进一步层叠导电膜。具体而言，隔着第3绝缘层14C使第3导电膜24层叠于第1布线层16A的上表面，隔着第4绝缘层14D使第4导电膜26层叠于第2布线层16B的下表面。用本工序层叠的各导电膜和各绝缘层的详细内容与参照图5（B）说明的第1绝缘层14A、第1导电膜20相同。
并且，在本工序中，也形成贯通绝缘层的连接部。具体而言，形成有以贯通第3绝缘层14C的方式连接第3导电膜24与第1布线层16A的连接部27。并且，形成有以贯通第4绝缘层14D的方式连接第2布线层16B与第4导电膜26的连接部28。用于形成连接部27、28的方法与用于形成图5（C）和图5（D）所示的连接部31、33的方法相同。
参照图6（C），通过对上述第3导电膜24和第4导电膜26进行湿蚀刻来形成第3布线层16C和第4布线层16D。
利用以上的工序来构成图1所示的结构的基板10A。
并且，在上述说明中，在芯层11的上下两主表面合计层叠了4层的多层布线，但是，也可以通过隔着绝缘层进一步层叠布线层来形成6层以上的布线层。
并且，参照图6（C），也可以利用阻焊剂来被覆除了与后述的电路元件等连接的部分之外的、最上层和最下层的第3布线层16C和第4布线层16D。
并且，在将要制造图3（C）所示那样的电路装置17的情况下，除了上述工序之外，还需要安装半导体元件50等电路元件的工序、及焊接外部电极19的工序。
并且，此处，参照图5（B），在将连接基板13容纳于芯层11的去除区域12内时，也可以以对准标记为基准进行芯层11与连接基板13的对准。具体而言，在连接基板13的上表面，例如设置由导体图案的一部分构成的第1标记。并且，在芯层11的上表面，例如设置通过将芯层11的上表面部分地设成凹状或凸状而形成的第2标记。于是，在将连接基板13容纳于芯层11的去除区域12时，利用CCD照相机等拍摄部件从上方对两者进行拍摄和位置识别。并且，以使连接基板13的第1标记与芯层11的第2标记成为预定的位置关系的方式调整两者的平面位置。在进行该调整后，将连接基板13容纳于去除区域12内。通过上述设置，使连接基板13容纳于去除区域12的内部的预定部位，提高了构成基板的各元件的相对的位置精度。
接着，使用图8说明图2（A）的连接基板。
该附图是以图5为基础重新绘图而形成的，省略了第1布线图案、第4布线图案。或者是在第1布线图案、第4布线图案上设置阻焊剂等绝缘树脂层。在通常的基板中，最外表面被阻焊剂被覆，使接合焊盘(ボンデインダパッド)或芯片焊盘(ダイパッド)等电连接部开口并露出。但是，此处，没有形成开口部，基板的整个表面被阻焊剂覆盖。
如图8（A）所示，利用蚀刻从两侧去除芯层11，如图8（B）所示，埋入连接基板13。此处，连接基板13的上下表面由绝缘树脂（阻焊剂）构成。因此，能够提高与第1绝缘层14A和第2绝缘层14B的密合性。
此处，准备以在绝缘层之上形成导电膜的方式构成的薄片，在芯层11的两侧粘贴该薄片。
最后，在形成了抗蚀剂32时，经由抗蚀剂的开口部去除导电膜，对该导电膜的孔照射激光，从而形成通孔30。
然后，经过与图6相同的工序。
此处，连接基板13也可以以被埋入布线的方式使用密封用的模具。通常，由于利用切割进行连接基板的分离，因而，在俯视时为矩形，但是，若使用模具，则能够构成圆形、三角形、L字型等各种结构。
以上，说明了以芯金属为底层的基板的埋入方法。例如，图1的基板优选为LED灯管（LEDバ一）。将LED安装于具有芯层的部分，由于在该驱动电路中安装有IC等，因而，将该驱动电路配置于连接基板13之上。并且，若将该电路板（配線基板）配置在灯管的周围，则不会影响主要的光反射部分。
图9是另一个实施例。通常，在移动电话等中采用的模块中，在至少两层的基板10A上安装有TR、芯片电容器、芯片电阻或LSI芯片100。然而，由于该LSI芯片为高功能，因而，引脚数量非常多，并且，其尺寸小。因此，连接基板13需要为精细图案的基板。例如，存在仅在该LSI芯片处或在LSI芯片与其周围电路处需要设置微细的图案，而与连接基板相比，内置有该连接基板13的基板10A为粗制（ラフ）的情况。
并且，由于以高精度、高密度实现了连接基板，因而，存在基板10A的图案也可以为粗且低密度的情况。因此，连接基板13的靠表面侧（或背面侧）的最外表面的布线图案101与基板10A的最外表面的布线图案102也可以以位于实质上的同一面的方式埋入。
该情况下，形成在最外表面的阻焊剂103能够一次性地形成于基板10A的表面与连接基板13的表面。然后，只要去除相当于电连接部的阻焊剂即可。此时，需要用精度较高的工艺加工连接基板，但是，能够以粗糙且廉价的方式实现基板10A。
在图9（A）中，连接基板的表面、背面的布线图案以与基板10A的布线层位于实质上的同一面的方式形成，而在图9（E）中，连接基板13的表面侧的布线图案以与基板10A的表面侧的布线层位于实质上的同一面的方式形成。于是，背面侧的布线图案埋入比基板10A的背面侧的最外表面的布线层靠内侧。
在图9（B）中，LSI芯片100以倒装的方式，而在图9（C）中，LSI芯片100以正装（フエイスアップ）的方式与连接基板连接。并且，连接布线104以从连接基板的一部分从边界跨到基板10A的方式设置。
在图9（D）中，没有安装元件，且为了避免交叉（クロスオ一バ一）而埋设基板。布线105向右侧的基板延伸，布线106向左侧的基板延伸，连接基板以穿过连接基板的下层并与连接布线相交叉的方式设有布线107、108。通常，由于需要交叉，因而，需要多层布线，通过将这种电路板设于需要交叉的部分，从而减少交叉的数量，并减少基板本身的层数。例如，利用两层、4层就能够实现原本需要6层布线的基板。
附图标记说明
10A、10B、10C、10D：基板(基板，衬底)；11：芯层；12、12A、12B、12C、12D：去除区域；13：连接基板(接続基板)；14A：第1绝缘层；14B：第2绝缘层；14C：第3绝缘层；14D：第4绝缘层；15A：第1布线图案；15B：第2布线图案；15C：第3布线图案；15D：第4布线图案；16A：第1布线层；16B：第2布线层；16C：第3布线层；16D：第4布线层；17：电路装置；18：抗蚀剂；19：外部电极；20：第1导电膜；22：第2导电膜；24：第3导电膜；26：第4导电膜；27：连接部；28：连接部；29：贯通电极；30：通孔；31、31A、31B、31C：连接部；32：抗蚀剂(レジスト)；33、33A：连接部；36：抗蚀剂；38：芯片型元件；40：半导体元件；42：散热器(ヒ一トスプレツダ一)；48：芯片型元件；50：半导体元件；52：钎焊材料；100：LSI芯片；101：布线图案；102：布线层；103：阻焊剂(ソルダ一レジスト)；104：连接布线；105：布线；106：布线；107：布线；108：布线。

Claims (18)

1.一种金属芯型的多层印刷电路板，其包括由金属材料制成的金属芯层与在所述金属芯层的表面和背面形成的至少由绝缘层和所述绝缘层上的导体构成的布线层，其中，
该多层印刷电路板包括：至少一个去除区域，其贯通地设置于所述金属芯层的一部分；连接基板，其被设置和埋入于所述去除区域，并由以绝缘材料构成的树脂芯层为底层的多层印刷电路板构成，
所述表面的布线层与所述背面的布线层经由所述连接基板电连接。
2.根据权利要求2所述的多层印刷电路板，其中，
所述去除区域的侧壁具有相比所述去除区域的开口部向所述去除区域侧突出的凸部，在所述芯层与所述电路板之间的空间埋入有绝缘材料。
3.一种多层印刷电路板，其特征在于，包括：
芯层，其具有第1主表面和第2主表面；
第1布线层，其隔着第1绝缘层层叠于所述芯层的所述第1主表面；
第2布线层，其隔着第2绝缘层层叠于所述芯层的所述第2主表面；
去除区域，其以部分地贯通所述芯层的方式设置；和
连接基板，其配置于所述去除区域并具有多层的布线图案，作为连接所述第1布线层与所述第2布线层的路径起作用，
所述连接基板的靠所述芯层的所述第1主表面侧的第1布线图案经由以贯通所述第1绝缘层的方式设置的第1连接部与所述第1布线层相连接，
所述连接基板的靠所述芯层的所述第2主表面侧的第2布线图案经由以贯通所述第2绝缘层的方式设置的第2连接部与所述第2布线层相连接。
4.根据权利要求3所述的多层印刷电路板，其特征在于，
设于所述连接基板的所述布线图案形成得比所述第1布线层和所述第2布线层微细。
5.根据权利要求3或4所述的多层印刷电路板，其特征在于，
设有多个所述第1连接部和所述第2连接部。
6.根据权利要求3至5中任一项所述的多层印刷电路板，其特征在于，
在所述芯层的与所述去除区域相面对的内壁与所述连接基板之间的间隙中充填有所述第1绝缘层和所述第2绝缘层的一部分。
7.根据权利要求3至6中任一项所述的多层印刷电路板，其特征在于，
所述芯层由金属制成。
8.根据权利要求3至6中任一项所述的多层印刷电路板，其特征在于，
所述连接基板为半导体基板，
经由贯通所述半导体基板的贯通电极，使设于所述芯层的第1主表面侧的所述第1布线层与设于所述芯层的所述第2主表面侧的第2布线层相连接。
9.根据权利要求8所述的多层印刷电路板，其特征在于，
所述半导体基板包括利用扩散工序形成的元件区域和与所述元件区域连接的焊盘，
所述焊盘经由所述第1连接部或所述第2连接部与所述第1布线层或所述第2布线层连接。
10.根据权利要求3至7中任一项所述的多层印刷电路板，其特征在于，
所述芯层为由铝制成的基板，
所述芯层的所述第1主表面和所述第2主表面由氧化膜被覆。
11.根据权利要求3至10中任一项所述的多层印刷电路板，其特征在于，
在所述第1布线层上电连接电路元件，
所述第2布线层作为外部连接端子起作用。
12.根据权利要求3至10中任一项所述的多层印刷电路板，其特征在于，
在所述去除区域中包括用于容纳所述连接基板的第1去除区域与用于容纳功能零件的第2去除区域。
13.根据权利要求12所述的多层印刷电路板，其特征在于，
所述功能零件为半导体元件或芯片零件。
14.根据权利要求13所述的多层印刷电路板，其特征在于，
在所述功能零件中包括散热器。
15.根据权利要求14所述的多层印刷电路板，其特征在于，
经由贯通所述第1绝缘层的第1连接部使所述散热器的上表面与所述第1布线层连接，经由贯通所述第2绝缘层的第2连接部使所述散热器的下表面与所述第2布线层连接。
16.一种多层印刷电路板的制造方法，其特征在于，包括以下工序：
准备具有第1主表面、第2主表面及以部分贯通的方式设置的去除区域的芯层，
将具有设于所述第1主表面侧的第1布线图案与设于所述第2主表面侧的第2布线图案的连接基板配置于所述芯层的所述去除区域，和
隔着第1绝缘层将第1布线层层叠于所述芯层的所述第1主表面，隔着第2绝缘层将第2布线层层叠于所述芯层的所述第2主表面，并经由所述连接基板使所述第1布线层与所述第2布线层电连接。
17.根据权利要求16所述的多层印刷电路板的制造方法，其特征在于，还包括以下工序：
利用贯穿所述第1绝缘层的第1连接部来连接所述连接基板的第1布线图案与所述第1布线层，和
利用贯穿所述第2绝缘层的第2连接部来连接所述连接基板的第2布线图案与所述第2布线层。
18.根据权利要求16或17所述的多层印刷电路板的制造方法，其特征在于，
将所述第1绝缘层和所述第2绝缘层的一部分充填到所述芯层的与所述去除区域相面对的内壁与所述连接基板之间的间隙中。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103813636A (zh) * 2012-11-09 2014-05-21 太阳诱电株式会社 电子部件内置基板
CN103813635A (zh) * 2012-11-12 2014-05-21 太阳诱电株式会社 高频电路模块
WO2014146469A1 (zh) * 2013-03-20 2014-09-25 深南电路有限公司 一种封装基板及其制作方法和基板组件
WO2014153999A1 (zh) * 2013-03-26 2014-10-02 深南电路有限公司 一种封装基板单元及其制作方法和基板组件
CN104582235A (zh) * 2013-10-15 2015-04-29 宏达国际电子股份有限公司 复合式电路板
CN104640382A (zh) * 2013-11-06 2015-05-20 太阳诱电株式会社 复合基板和刚性基板
CN107919334A (zh) * 2016-10-07 2018-04-17 南亚电路板股份有限公司 组件埋入式电路板结构及其制造方法
CN110707272A (zh) * 2018-07-10 2020-01-17 矢崎总业株式会社 装配有连接器的电路体以及汇流条模块
CN110839318A (zh) * 2018-08-16 2020-02-25 三星电子株式会社 具有埋入式无源组件的板
CN112949246A (zh) * 2019-12-11 2021-06-11 东友精细化工有限公司 印刷电路板、包括印刷电路板的天线结构和包括天线结构的图像显示设备

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8908377B2 (en) * 2011-07-25 2014-12-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5189672B2 (ja) * 2011-09-01 2013-04-24 株式会社フジクラ 部品内蔵基板およびその製造方法
JP5754333B2 (ja) * 2011-09-30 2015-07-29 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
JP5406322B2 (ja) * 2012-03-01 2014-02-05 株式会社フジクラ 電子部品内蔵多層配線基板及びその製造方法
JP2014107431A (ja) * 2012-11-28 2014-06-09 Ibiden Co Ltd 電子部品内蔵配線板、及び、電子部品内蔵配線板の製造方法
KR20140081193A (ko) * 2012-12-21 2014-07-01 삼성전기주식회사 고밀도 및 저밀도 기판 영역을 구비한 하이브리드 기판 및 그 제조방법
TWI461127B (zh) * 2012-12-25 2014-11-11 Univ Nat Taipei Technology 電子裝置及其製法
KR101472640B1 (ko) * 2012-12-31 2014-12-15 삼성전기주식회사 회로 기판 및 회로 기판 제조방법
US10383231B2 (en) 2013-02-08 2019-08-13 Fujikura Ltd. Component-embedded board and method of manufacturing same
US9826623B2 (en) * 2013-05-22 2017-11-21 Kaneka Corporation Heat dissipating structure
JP6120704B2 (ja) 2013-07-03 2017-04-26 三菱電機株式会社 半導体装置
JP6266908B2 (ja) * 2013-07-09 2018-01-24 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP5583828B1 (ja) 2013-08-05 2014-09-03 株式会社フジクラ 電子部品内蔵多層配線基板及びその製造方法
KR102148845B1 (ko) * 2013-12-12 2020-08-27 엘지이노텍 주식회사 인쇄회로기판
US9351410B2 (en) 2014-03-07 2016-05-24 Fujikura Ltd. Electronic component built-in multi-layer wiring board and method of manufacturing the same
TWM497903U (zh) * 2014-11-21 2015-03-21 Boardtek Electronics Corp 陶瓷內埋式電路板
KR102163039B1 (ko) * 2015-04-07 2020-10-08 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
KR102306719B1 (ko) * 2015-04-22 2021-09-30 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
CN106356351B (zh) * 2015-07-15 2019-02-01 凤凰先驱股份有限公司 基板结构及其制作方法
KR102150555B1 (ko) * 2015-08-12 2020-09-01 삼성전기주식회사 방열부재 및 이를 구비한 인쇄회로기판
EP3366092B1 (en) 2015-10-22 2023-05-03 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Using a partially uncured component carrier body for manufacturing component carrier
JP2017123459A (ja) * 2016-01-08 2017-07-13 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板
JPWO2019194200A1 (ja) * 2018-04-04 2021-04-01 太陽誘電株式会社 部品内蔵基板
US11632860B2 (en) * 2019-10-25 2023-04-18 Infineon Technologies Ag Power electronic assembly and method of producing thereof
JP2021129073A (ja) * 2020-02-17 2021-09-02 日東電工株式会社 インダクタの加工物の製造方法および積層シートの製造方法
KR20220062913A (ko) * 2020-11-09 2022-05-17 삼성전기주식회사 브리지 내장기판

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281446B1 (en) * 1998-02-16 2001-08-28 Matsushita Electric Industrial Co., Ltd. Multi-layered circuit board and method of manufacturing the same
CN1874648A (zh) * 2005-06-03 2006-12-06 日本特殊陶业株式会社 布线板以及布线板的制造方法
JP2007288179A (ja) * 2006-03-24 2007-11-01 Ngk Spark Plug Co Ltd 配線基板、埋め込み用セラミックチップ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11317582A (ja) * 1998-02-16 1999-11-16 Matsushita Electric Ind Co Ltd 多層配線基板およびその製造方法
JPH11298104A (ja) * 1998-04-16 1999-10-29 Sumitomo Metal Electronics Devices Inc 半導体搭載用回路基板
JP4771583B2 (ja) * 1999-12-01 2011-09-14 イビデン株式会社 パッケージ基板
JP2003347741A (ja) * 2002-05-30 2003-12-05 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
JP4587772B2 (ja) * 2004-10-22 2010-11-24 イビデン株式会社 多層プリント配線板
US7683266B2 (en) * 2005-07-29 2010-03-23 Sanyo Electric Co., Ltd. Circuit board and circuit apparatus using the same
JP4546415B2 (ja) * 2005-09-01 2010-09-15 日本特殊陶業株式会社 配線基板、セラミックキャパシタ
US7742314B2 (en) * 2005-09-01 2010-06-22 Ngk Spark Plug Co., Ltd. Wiring board and capacitor
JP4907273B2 (ja) * 2005-09-01 2012-03-28 日本特殊陶業株式会社 配線基板
BRPI0822705A2 (pt) * 2008-05-19 2015-07-07 Ibiden Co Ltd Painel de ligações impresso e método para fabricar o mesmo
CN102037795A (zh) * 2008-05-19 2011-04-27 揖斐电株式会社 电路板及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281446B1 (en) * 1998-02-16 2001-08-28 Matsushita Electric Industrial Co., Ltd. Multi-layered circuit board and method of manufacturing the same
CN1874648A (zh) * 2005-06-03 2006-12-06 日本特殊陶业株式会社 布线板以及布线板的制造方法
JP2007288179A (ja) * 2006-03-24 2007-11-01 Ngk Spark Plug Co Ltd 配線基板、埋め込み用セラミックチップ

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103813636A (zh) * 2012-11-09 2014-05-21 太阳诱电株式会社 电子部件内置基板
CN103813635B (zh) * 2012-11-12 2018-03-20 太阳诱电株式会社 高频电路模块
CN103813635A (zh) * 2012-11-12 2014-05-21 太阳诱电株式会社 高频电路模块
WO2014146469A1 (zh) * 2013-03-20 2014-09-25 深南电路有限公司 一种封装基板及其制作方法和基板组件
WO2014153999A1 (zh) * 2013-03-26 2014-10-02 深南电路有限公司 一种封装基板单元及其制作方法和基板组件
CN104582235A (zh) * 2013-10-15 2015-04-29 宏达国际电子股份有限公司 复合式电路板
CN104640382A (zh) * 2013-11-06 2015-05-20 太阳诱电株式会社 复合基板和刚性基板
CN104640382B (zh) * 2013-11-06 2018-06-01 太阳诱电株式会社 复合基板和刚性基板
CN107919334A (zh) * 2016-10-07 2018-04-17 南亚电路板股份有限公司 组件埋入式电路板结构及其制造方法
CN110707272A (zh) * 2018-07-10 2020-01-17 矢崎总业株式会社 装配有连接器的电路体以及汇流条模块
CN110707272B (zh) * 2018-07-10 2022-05-17 矢崎总业株式会社 装配有连接器的电路体以及汇流条模块
CN110839318A (zh) * 2018-08-16 2020-02-25 三星电子株式会社 具有埋入式无源组件的板
CN112949246A (zh) * 2019-12-11 2021-06-11 东友精细化工有限公司 印刷电路板、包括印刷电路板的天线结构和包括天线结构的图像显示设备

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